TWI733155B

TWI733155B - 用於減少漏電流的裝置及方法

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Publication number: TWI733155B
Application number: TW108127317A
Authority: TW
Inventors: 森迪爾庫瑪爾賈亞帕; 劉超群; 吳一品; 志強蘇
Original assignee: 新加坡商聯發科技（新加坡）私人有限公司
Priority date: 2019-01-21
Filing date: 2019-08-01
Publication date: 2021-07-11
Also published as: CN111462789B; CN111462789A; US20200234737A1; US11004480B2; TW202028925A

Abstract

一種用於減少漏電流的裝置包括記憶體單元陣列，電源開關和核心邏輯。記憶體單元陣列電連接到提供第一電壓電平的第一電源軌。當電源開關接通時，藉由電源開關核心邏輯電路電連接到第二電源軌。第二電源軌提供低於第一電壓電平的第二電壓電平。藉由提供於電源開關的柵極端的第一電壓電平電源開關被關斷，從而將處於休眠狀態的核心邏輯電路與第二電源軌斷開。

Description

用於減少漏電流的裝置及方法

本發明涉及雙軌裝置中的電源管理。

雙軌處理器將記憶體單元的電壓與邏輯電路的電壓分離。這種分離允許記憶體單元在安全電壓範圍內具有穩定的電壓，而邏輯電路電壓可被減少以減少功耗。功耗的減少與電池供電裝置(例如移動裝置和物聯網(Internet-of-things，簡稱IoT)裝置)的電池壽命直接相關。為了進一步延長電池壽命，當裝置不使用時，例如處於休眠或待機狀態，裝置控制流過其邏輯電路的漏電流。休眠狀態下的洩漏功率減少顯著延長了電池供電裝置的操作時間。

用於洩漏功率減少的一種方法是在休眠狀態期間關斷核心邏輯。一些現有技術使用功率門控單元作為電源開關來切斷提供於核心邏輯的功率。然而，這些技術要麼不能實現足夠的功率減少，要麼導致額外電路或系統複雜性的顯著增加。

在一個實施例中，提供一種裝置以減少漏電流。該裝置包括記憶體單元陣列，電源開關和核心邏輯電路。記憶體單元陣列電連接到提供第一電壓電平的第一電源軌。當電源開關接通時，藉由電源開關核心邏輯電路電連接到第二電源軌。第二電源軌提供低於第一電壓電平的第二電壓電平。藉由提供於電源開關的柵極端的第一電壓電平來關斷電源開關，從而將處於休眠狀態的核心邏輯電路與第二電源軌斷開。

在另一個實施例中，提供了一種由裝置執行的方法，用於減少漏電流。該方法包括：向電源開關提供接通電壓電平以接通電源開關。電源開關在接通時將核心邏輯電路電連接到提供第二電壓電平的第二電源軌。該裝置包括記憶體單元陣列，其電連接到第一電源軌，第一電源軌提供高於第二電壓電平的第一電壓電平。該方法還包括：將第一電壓電平提供於電源開關以關斷電源開關，從而將處於休眠狀態的核心邏輯電路與第二電源軌斷開。

在下面的描述中將詳細解釋本發明的優點。

100、200、400:DrM電路

110:核心邏輯

120:PSH

125、225、425:單元緩衝器

150、250、450:裝置

210:記憶體位元單元陣列

230:週邊邏輯

435:供電開關

51、52、53、54、55、56、57、58:時間段

900:方法

910、920:步驟

1000:裝置

1001:電源控制電路

1002:雙軌電源

1003:洩露減少電路

1004:SRAM

1005:核心邏輯

在附圖中，藉由示例而非限制的方式說明了本發明，其中相同的附圖標記表示相似的元件。應當注意，本公開中對“一”或“一個”實施例的不同引用不一定是相同的實施例，並且這樣的引用意味著至少一個。此外，當結合實施例描述具體特徵，結構或特性時，提出，無論是否明確描述，本領域習知技藝者的認知內可結合其他實施例實現這樣的特徵，結構或特性。

第1圖是根據一實施例的用於減小漏電流的電路的示意圖。

第2圖是根據另一實施例的用於減小漏電流的電路的示意圖。

第3圖是根據一實施例的應用於第1圖和第2圖的電路的第一電源控制序列的時序圖。

第4圖是根據另一實施例的用於減小漏電流的電路的示意圖。

第5圖是根據一實施例應用於第4圖的電路的第二電源控制序列的時序圖。

第6圖是示出根據一實施例的第4圖的電路的多個信號和開關的狀態的表。

第7圖是根據一實施例的第4圖的電路中的信號的時序圖。

第8圖是根據一實施例的第4圖的電路中的額外的信號的時序圖。

第9圖是示出根據一實施例的由用於減少洩漏功率的裝置執行的方法的流程圖。

第10圖是示出根據一實施例的包括漏電流減少電路的裝置的圖。

在以下描述中，闡述了許多具體細節。然而，應該理解，本發明的實施例可在沒有這些具體細節的情況下被實現。在其他情況下，公知的電路，結構和技術沒有被詳細示出，以免模糊對本說明書的理解。然而，本領域習知技藝者將理解，本發明可在沒有這些具體細節的情況下被實現。藉由包括的描述，本領域習知技藝者將能夠實現適當的功能而無需過多的實驗。

本發明的實施例減小了雙軌裝置的漏電流。該裝置可以是片上系統(system-on-a-chip，簡稱SOC)裝置，其進一步包括記憶體單元陣列，週邊邏輯和核心邏輯。該裝置可以是具有嵌入式記憶體的處理裝置。該裝置可以是移動裝置，IoT裝置或是可依靠電池供電的另一種低功率裝置。核心邏輯可以是處理器中的處理核心，諸如中央處理單元(central processing unit，簡稱CPU)，圖形處理單元(graphic processing unit，GPU)，數位訊號處理器(digital signal processing，DSP)，媒體處理器，影像處理器，算數邏輯單元(arithmetic logic unit，簡稱ALU)，或其他通用或專用處理電路。週邊邏輯可以包括控制記憶體訪問和定時的電路。記憶體單元陣列的示例是高速緩衝記憶體，諸如靜態隨機訪問記憶體(static random access memory，簡稱靜態RAM或SRAM)，或其他易失性或非易失性處理器記憶體。

在以下描述中，術語“連接”，“已連接”及其衍生物用於指示可能或可能不直接物理接觸的兩個或更多個元件之間具有電連接。因此，下文中的術語“連接”和“已連接”分別等效地用於“電連接”和“已電連接”。術語“斷開”，“已斷開”及其衍生物用於指示可能或可能不直接物理接觸的兩個或更多個元件之間沒有電連接。因此，下文中的術語“斷開”和“已斷開”分別等效地用於“電斷開”和“已電斷開”。

在一實施例中，記憶體單元陣列由提供第一電壓電平(CVCC)的第一電源軌供電，並且週邊邏輯由提供第二電壓電平(RVDD)的第二電源軌供電，其中RVDD低於CVCC。當核心邏輯不被使用時，核心邏輯可被置於休眠狀態(也稱為待機狀態或斷電狀態)。為了減少休眠狀態下的洩漏電流，該裝置還包括洩漏減少電路，例如雙軌多閾值互補金屬氧化物半導體(Dual-Rail Multi-threshold Complementary Metal Oxide Semiconductor，簡稱MTCMOS)電路，即DrM電路，以控制提供於核心邏輯的功率。除了其他元件之外，DrM電路還包括電源開關，其將第二電源軌連接到核心邏輯以向核心邏輯提供操作電壓RVDD。當核心邏輯處於操作狀態時電源開關被接通以允許電流從第二電源軌流向核心邏輯，並且當核心邏輯處於休眠狀態時電源開關被關斷以切斷電流。在一實施例中，功率開關可以是基於半導體的開關，例如P溝道金屬氧化物半導體場效應(P-channel Metal Oxide Semiconductor Field Effect，簡稱P-MOSFET)電晶體或PMOS電晶體。

根據本發明的實施例，當洩漏減少電路接收到用於核心邏輯進入休眠狀態的休眠信號時，電源開關可在其柵極端處接收第一電壓電平(CVCC)。與在同一電源開關的相同柵極端處具有RVDD相比，用CVCC驅動電源開關的柵極端引起較小的漏電流。也就是說，可以藉由將電源開關的柵極端處的電壓電平從RVDD升高到CVCC來關斷電源開關以減小漏電流。電源開關處的漏電流較小意味著當核心邏輯處於休眠狀態時核心邏輯浪費的電力較少。洩漏減少電路利用第一電源軌，其將CVCC供應到記憶體單元陣列，以驅動電源開關的柵極。因此，使用洩漏減少電路所需的額外電路量的開銷最小。

雙電源軌可根據指定用於裝置的電源控制序列提供CVCC和RVDD。根據CVCC和RVDD的時序，不同的洩漏減少電路可被提供用於裝置。第一電源控制序列(如第3圖所示)指定在第二電源軌接通之前接通第一電源軌，並且在第二電源軌斷開之後關斷第一電源軌。也就是說，在第二電源軌上的第二電壓電平(RVDD)可用之前，第一電壓軌上的第一電壓電平(CVCC)可用，並且在第二電壓軌上的第二電壓電平(RVDD)變得不可用之後，第一電源軌上的第一電壓電平(CVCC)變得不可用。第二電源控制序列(如第5圖所示)指定在第一個電源軌接通之前接通第二個電源軌，在第一個電源軌關斷後關斷第二個電源軌。也就是說，在第一電源軌上的第一電壓電平(CVCC)可用之前在第二電源軌上的第二電電平(RVDD)可用，並且第一電壓軌上的第一電壓電平(CVCC)變得不可用之後，第二電源軌的第二電壓電平(RVDD)變得不可用。在本文的描述中，術語“可用”和“啟用”可互換使用，術語“不可用”和“禁用”也可互換使用。

第1圖是根據一實施例包括DrM電路100的裝置150的示意電路圖。裝置150根據第3圖中的第一電源控制序列操作。裝置150包括第1圖中未示出的額外電路元件，例如耦合到第一電源軌的記憶體單元陣列以接收CVCC，以及耦合到第二電源軌的週邊電路以接收RVDD。

如第1圖的虛線區域所示，DrM電路100耦合到核心邏輯110，並且包括在其柵極端處從單元緩衝器125接收電壓的電源開關(power switch，簡稱PSH)120。單元緩衝器125包括耦合到第二反相器(i1)的第一反相器(i0)。每個反相器包括CMOS電路，該CMOS電路還包括耦合到NMOS電晶體的PMOS電晶體。兩個反相器(i0和i1)在一端接收上拉電壓CVCC(由第一電源軌提供)，在另一端接收下拉電壓DVSS。第二電壓電平RVDD被提供於單元緩衝器125、PSH 120和核心邏輯110中的CMOS電路的N阱。在一實施例中，單元緩衝器125，PSH 120和核心邏輯110的N阱是非隔離的；即，它們位於相同的N阱中。當反相器i0接收到休眠信號(置為高電平)時，反相器i1(在節點y處)的輸入為低電平，將反相器i1(在節點x處)的輸出上拉至CVCC。因此，PSH120被關斷，切斷到核心邏輯110的電流。用CVCC而不是RVDD關斷PSH120，顯著地減少了在休眠狀態期間藉由PSH120從RVDD流到核心邏輯110的子閾值洩漏電流。

第2圖是根據另一實施例的包括DrM電路200的裝置250的示意性電路圖。裝置250根據第3圖的第一電源控制時序操作。如第2圖的虛線區域所示，DrM電路200耦合到核心邏輯110，並且包括PSH120，PSH120在其柵極端處接收從第一個反相器(i0)輸出的電壓。在該實施例中，反相器i0的輸入是休眠信號(反相功率下降信號pdb)，其被判斷為低；也就是說，當pdb為低時，核心邏輯110進入休眠狀態。DrM電路200包括單元緩衝器225，其還包括反相器i0和i1，它們可以是與第1圖的DrM電路100中的CMOS反相器i0和i1相同。DrM電路200中的兩個反相器(i0和i1)均在一端接收上拉電壓CVCC(由第一電源軌提供)，在另一端接收下拉電壓DVSS。第二電壓電平RVDD被提供於週邊邏輯230、以及單元緩衝器225和核心邏輯110中的CMOS電路的N阱。為了簡化說明，N阱連接未在第2圖中示出。第一電壓電平CVCC被提供於裝置250中的記憶體位元單元陣列210。

當反相器i0接收到低pdb信號時，反相器i0的輸出(在節點x處)被上拉到CVCC。因此，PSH120被關斷，到核心邏輯110的電流被切斷。使用CVCC而不是RVDD關斷PSH120，顯著地減少了休眠狀態期間藉由PSH 120從RVDD流到核心邏輯110的子閾值洩漏電流。

在DrM電路200中，反相器i0的輸出耦合到第二反相器(i1)，其輸出 pdb的輸出版本，被稱為opdb。信號opdb和pdb具有相同的波形和相同的幅度。

第2圖中的DrM電路200僅示出延遲鏈中的多個級中的一個，其將電流驅動到核心邏輯110中。級的數量可取決於核心邏輯110的大小和所需電流。在一些實施例中，裝置可在延遲鏈中包括數百或數千個這樣的級。每個級包括相應的電源開關(例如，PSH120)，以將核心邏輯110的相應部分連接到第二電源軌(RVDD)。每個級還包括相應的單元緩衝器(例如，單元緩衝器225)以控制同一級中的PSH120的接通和關斷，並且在與CVCC相同的級中過驅動PSH120的柵極端以關斷PSH120。一級的opdb信號被饋入下一級作為下一級的輸入pdb信號。也就是說，休眠信號(在這種情況下，為pdb信號)在延遲鏈中從一級被傳播到下一級，以使核心邏輯110進入休眠狀態。

第3圖示出了CVCC(由第一電源軌提供)和RVDD(由第二電源軌提供)的第一電源控制序列。根據第一個電源控制序列，CVCC在RVDD可用之前可用，並且在RVDD變得不可用之後保持一段可用時間。

第4圖是根據又一實施例的包括DrM電路400的裝置450的示意電路圖。裝置450根據第5圖的第二電源控制序列操作。裝置450可包括多個級，每個級包括PSH120，單元緩衝器425和供電開關435。為了簡化說明，N阱連接未在第4圖中示出。

單元緩衝器425耦合到核心邏輯110並且包括與第2圖的單元緩衝器225中相同的反相器i0和i1。單元緩衝器425的每個級驅動同一級中相應的PSH120的柵極端。與第2圖中的反相器i0和i1被上拉至CVCC不同，第5圖中的反相器i0和i1上拉至BuffDVDD。BuffDVDD信號是供電開關435的輸出。

供電開關435連接在單元緩衝器425與第一和第二電源軌之間。供電開關435輸出BuffDVDD，其在第一時間段中等於CVCC，並且在第二時間段中等於RVDD。第一時間段包括當CVCC可用時的持續時間。第二時間段包括當 CVCC不可用且RVDD可用的持續時間。供電開關435被用在根據第二電源控制序列操作的裝置中，以在CVCC不可用於過驅動PSH120的柵極端時避免未知或競爭條件。

供電開關435包括連接到第一電晶體開關p1和第二電晶體開關p2的兩個反相器i2和i3。在該實施例中，p1和p2都是PMOS電晶體。第一電晶體開關p1將第一電源軌(CVCC)連接到單元緩衝器425。p1的上拉端被上拉到CVCC，並且其柵極端由控制信號ODSleep驅動。第二電晶體開關p2將第二個電源軌(RVDD)連接到單元緩衝器425。p2的上拉端被上拉至RVDD，其柵極端由反相器i2的輸出(反相ODSleep)驅動。根據控制信號ODSleep，開關p1和p2被接通和被關斷。反相器i3將反相器i2的輸出反相，以產生下一級的ODSleep。

因此，當pdb信號在反相器i0(休眠狀態被啟用)的輸入處為低並且CVCC可用時，單元緩衝器425可操作以用CVCC過驅動PSH 120的柵極端。因此，PSH120被關斷以切斷提供於核心邏輯110的電流。當pdb為低並且CVCC不可用且RVDD可用時，單元緩衝器425用RVDD驅動PSH120的柵極端以關斷PSH120從而切斷提供於核心邏輯110的電流。當PSH120的柵極端由CVCC驅動而不是RVDD時，當PSH120關斷時的漏電流被顯著減小。

第5圖示出根據一實施例的控制DrM電路400(第4圖)的多個信號的時序圖。前兩行(row)顯示RVDD和CVCC的電源控制序列，其中CVCC在RVDD上升後上升，和在RVDD下降之前下降。時間段51標記“加電”時間，時間段52標記“軟體就緒”時間，時間段53標記“斷電”時間。用於指示何時RVDD可用但CVCC不可用的時間段54和55由ODSleep信號獲取。ODSleep(時間段54)的第一上升沿由RVDD的上升沿觸發，ODSleep(時間段55)的第二上升沿觸發CVCC的下降沿。第5圖的時序圖顯示當RVDD可用且CVCC不可用時ODSleep信號為高，使得上述當CVCC不可用時的未知或競爭條件可被避免。

如第4圖的電路示意圖所示，ODSleep信號使供電開關435在RVDD和CVCC之間進行選擇，以及輸出BuffDVDD。信號BuffDVDD中標記了三個時間段；在時間段56和58中(當ODSleep為高時)，BuffDVDD等於RVDD，以及在時間段57中(當ODSleep為低時)，BuffDVDD等於CVCC。pdb信號(即，休眠信號sleepb被判斷為低)可在時間段56，57和58期間的任何時間變高，以藉由打開PSH120和向核心邏輯110供電來啟用核心邏輯110的操作狀態(即，禁用休眠狀態)。

第6圖示出根據一實施例的DrM電路400(第4圖)中的多個控制信號和開關的對應狀態的表。表的頂部表示“非過驅動模式”對應於第5圖中的時間段56和58。表的底部“過驅動模式”對應於第5圖中的時間段57。返回參考第4圖，非過驅動模式是當ODSleep信號為“1”時，從供電開關435輸出的BuffDVDD是RVDD。因此，當核心邏輯110進入休眠狀態時(即，當pdb為“0”時)，在柵極端處PSH120由RVDD關斷。過驅動模式是當ODSleep信號為“0”時，從供電開關435輸出的BuffDVDD是CVCC。因此，當核心邏輯110進入休眠狀態時(即，當pdb為“0”時)，在柵極端處PSH 120由CVCC關斷。應理解，這裡描述的邏輯電平“0”和“1”是說明性的；在替代實施例中，邏輯電平和相應的信號電平可與這裡示出和描述的內容相反。這些替代實施例中的洩漏減少電路可包括額外的反相器以與反相信號一起工作。

第7圖和第8圖示出根據另一實施例的控制DrM電路400(第4圖)的多個信號的時序圖。第7圖顯示了CVCC，RVDD，ODSleep和BuffDVDD之間的關係。第8圖進一步示出PSH120(在第4圖中的節點x處)的輸入信號和休眠(即pdb)信號。第7圖和第8圖顯示當RVDD可用且CVCC不可用時ODSleep為高，並且在CVCC可用後可能在短時間內保持高電平。當CVCC和RVDD都可用時，ODSleep信號為低電平時的持續時間也是如此。

第9圖是示出根據一實施例的由用於減少洩漏功率的裝置執行的方法900的流程圖。方法900開始於步驟910，其中裝置向電源開關提供接通電壓電平以接通電源開關。電源開關，在接通時，將核心邏輯電路電連接到提供第二電壓電平的第二電源軌，以及該裝置包括電連接到第一電源軌的記憶體單元陣列，第一電源軌提供高於第二電壓電平的第一電壓電平。在步驟920，裝置還將第一電壓電平提供於電源開關以關斷電源開關，從而將處於休眠狀態的核心邏輯電路與第二電源軌斷開。

在電源開關是PMOS電晶體的實施例中，接通電壓可以是地電壓或表示邏輯0的另一電壓。第一電壓電平可以是CVCC，第二電壓電平可以是上述RVDD。

第10圖是根據一實施例的可操作以執行方法900的裝置1000。裝置1000包括電源控制電路1001，其產生第1圖中的休眠信號，第2圖和第4圖中的pdb信號，以及第4圖中的ODSleep信號。裝置1000還包括雙軌電源1002，其進一步包括含有供應CVCC的第一電源軌和供應RVDD的第二電源軌。器件1000還包括記憶體單元陣列，例如SRAM陣列1004，以及核心邏輯電路1005，其是第1圖，第2圖和第4圖中所示的核心邏輯110的示例。器件1000還包括洩漏減少電路1003，例如，包括第1圖，第2圖或第4圖中的PSH120，以及單元緩衝器(第1圖中的125，第2圖中的225或第4圖中的425)。在一些實施例中，洩漏減少電路1003還可以包括第4圖中的供電開關435。裝置1000的示例包括但不限於移動計算和/或通信裝置(例如，智慧型電話，平板電腦，膝上型電腦，物聯網裝置等)。裝置1000可以是第1圖中的裝置150，第2圖中的裝置250或第4圖中的裝置450的示例。

參考第1圖，第2圖，第4圖，第5圖和第10圖的示例性實施例，第9圖的流程圖的操作已被描述。然而，應該理解，除了參考第1圖，第2圖，第4圖，第5圖和第10圖討論的那些實施例之外，第9圖的流程圖的操作還可由其他實施例來執行，以及參考第1圖，第2圖，第4圖，第5圖和第10圖討論的實施例可執行與參考流程圖討論的操作不同的操作。儘管第9圖的流程圖示出由本發明的特定實施例執行的特定操作順序，但是應該理解，這種順序是示例性的(例如，替代實施例可以以不同的順序執行操作，組合特定操作，重疊特定操作等)。

雖然本發明已根據若干實施例被描述，但是本領域的習知技藝者將認識到，本發明不限於所描述的實施例，以及可在所附申請專利範圍的精神和範圍內藉由修改和變更來實踐。因此，該描述被認為是說明性的而非限制性的。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

900:方法

910、920:步驟

Claims

一種用於減少漏電流的裝置，包括：一記憶體單元陣列，電連接於用於提供一第一電壓電平的一第一電源軌；一電源開關；一核心邏輯電路，其中當該電源開關被接通時，該核心邏輯電路藉由該電源開關電連接於一第二電源軌，該第二電源軌提供低於該第一電壓電平的一第二電壓電平；以及一供電開關，在一第一時間段將該第一電壓電平輸出到一單元緩衝器，以及在一第二時間段將該第二電壓電平輸出到該單元緩衝器，以及該單元緩衝器用於接通和關斷該電源開關，以及將該供電開關的輸出提供於電源開關的該柵極端，其中藉由提供於該電源開關的一柵極端的該第一電壓電平，該電源開關被關斷以將處於休眠狀態的該核心邏輯電路與該第二電源軌斷開。
如申請專利範圍第1項所述之用於減少漏電流的裝置，還包括：一延遲鏈，由多個級形成，用於將一休眠信號從一級傳播到下一級，從而使得該核心邏輯電路進入一休眠狀態，每級包括一相應的電源開關以將該核心邏輯電路的一相應部分與該第二電源軌連接。
如申請專利範圍第1項所述之用於減少漏電流的裝置，還包括：一單元緩衝器，操作為接通或關斷該電源開關，其中該單元緩衝器包括至少一反相器，該至少一反相器具有與該第一電源軌連接的一上拉端。
如申請專利範圍第3項所述之用於減少漏電流的裝置，其中，該裝置根據一第一電源控制序列操作，其中在該第二電源軌上的該第二電壓電平可用之前，該第一電源軌上的該第一電壓電平可用，以及在該第二電源軌上的該第二電壓電平變得不可用之後，該第一電源軌上的該第一電壓電平變得不可用。
如申請專利範圍第1項所述之用於減少漏電流的裝置，其中，該供電開關進一步包括一第一電晶體開關，該第一電晶體開關將該第一電源軌連接到該單元緩衝器，和一第二電晶體開關，該第二電晶體開關將該第二電源軌連接到該單元緩衝器，以及其中該第一電晶體開關和該第二電晶體開關根據一控制信號被接通和被關斷。
如申請專利範圍第1項所述之用於減少漏電流的裝置，其中，該第二時間段包括當該第一電壓電平不可用和該第二電壓電平可用時的一持續時間。
如申請專利範圍第1項所述之用於減少漏電流的裝置，其中，該裝置根據一第二電源控制序列操作，其中在該第一電源軌上的該第一電壓電平可用之前，該第二電源軌上的該第二電壓電平可用，以及在該第一電源軌上的該第一電壓電平變得不可用之後，該第二電源軌上的該第二電壓電平變得不可用。
如申請專利範圍第1項所述之用於減少漏電流的裝置，還包括：多個雙軌多閾值互補金屬氧化物半導體電晶體，用於接通或關斷該電源開關。
如申請專利範圍第1項所述之用於減少漏電流的裝置，其中該電源開關是P通道金屬氧化物半導體電晶體。
一種用於減少漏電流的裝置執行的方法，包括：向一電源開關提供一接通電壓電平以接通該電源開關，其中當該電源開關接通時，該電源開關電將一核心邏輯電路連接於一第二電源軌，該第二電源軌提供一第二電壓電平，以及其中該裝置包括電連接於一第一電源軌的一記憶體單元陣列，該第一電源軌提供高於該第二電壓電平的一第一電壓電平；以及在一第一時間段藉由一供電開關將該第一電壓電平輸出到一單元緩衝器；在一第二時間段藉由該供電開關將該第二電壓電平輸出到該單元緩衝器，其中該單元緩衝器用於控制接通和關斷該電源開關和將該供電開關的一輸出提供於該電源開關的一柵極端；以及向該電源開關提供該第一電壓電平以關斷該電源開關，從而將處於一休眠狀態的該核心邏輯電路從該第二電源軌斷開。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，還包括：在一延遲鏈中將一休眠信號從一級傳播到下一級，該延遲鏈包括多個級以使該核心邏輯電路進入該休眠狀態，每級包括一相應的電源開關以將該核心邏輯電路的一相應部分與該第二電源軌連接。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，其中，藉由一反相器該第一電壓電平被提供於該電源開關的一柵極端，該反相器具有與該第一電源軌連接的一上拉端。
根據申請專利範圍第12項所述之用於減少漏電流的裝置執行的方法，其中該裝置根據一第一電源控制序列操作，其中在該第二電源軌上的該第二電壓電平可用之前，該第一電源軌上的該第一電壓電平可用，以及在該第二電源軌上的該第二電壓電平變得不可用之後，該第一電源軌上的該第一電壓電平變得不可用。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，還包括：藉由該供電開關接收一控制信號，該控制信號在該第一時間段接通一第一電晶體開關以將該第一電壓電平輸出到該單元緩衝器，和在該第二時間段接通一第二電晶體開關以將該第二電壓電平輸出到該單元緩衝器。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，其中，該第二時間段包括當該第一電壓電平不可用和該第二電壓電平可用時的一持續時間。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，其中，該裝置根據一第二電源控制序列操作，其中在該第一電源軌上的該第一電壓電平可用之前，該第二電源軌上的該第二電壓電平可用，以及在該第一電源軌上的該第一電壓電平變得不可用之後，該第二電源軌上的該第二電壓電平變得不可用。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，還包括：使用多個雙軌多閾值互補金屬氧化物半導體電晶體來接通或關斷該電源開關。
根據申請專利範圍第10項所述之用於減少漏電流的裝置執行的方法，其中該電源開關是P通道金屬氧化物半導體電晶體。