TW201638940A - 處理設備以及相關控制方法 - Google Patents

Abstract

一種處理設備，包含：記憶體單元陣列，通過第一開關耦接到第一電源軌，接收第一電壓位準；邏輯電路，通過第二開關耦接到第二電源軌，接收第二電壓位準，其中該第二電壓位準不同於該第一電壓位準；電源開關，耦接到至少該第二電源軌，被使能來等化供應到該記憶體單元陣列與該邏輯電路的電壓。

Description

處理設備以及相關控制方法 【交叉引用】

本申請要求於2015年4月30日提交之美國臨時申請案62/154,971之優先權，本申請以引用方式包含該臨時案之全部。

本發明的實施例有關於一種處理器中的電源管理。

現代處理器包含邏輯電路與記憶體單元陣列。在運作中，供給處理器的電壓可以動態改變來適應負荷需要。舉例來說，處理器可根據動態電壓頻率縮放(Dynamic Voltage Frequency Scaling，DVFS)，來達到電源節約。可是，記憶體單元陣列對電壓變化比對邏輯閘電路更敏感。隨著電晶體閾值電壓變化增加，記憶體單元陣列會遇到更多故障。

一種雙電源軌的架構將記憶體單元電壓與邏輯電路電壓分開。這樣的分開允許存儲器具有在一個安全電壓範圍內具有額定靜態雜訊裕度(nominal static noise margin)的穩定電壓。邏輯電路電壓可因動態電源的節約而大幅降低。當使用雙電源軌時，處理器設計者有能力既大幅減少邏輯閘電路中 的電源供應，又能維持電壓記憶體單元陣列的安全電壓。

為了保證記憶體單元陣列的正常運行，一個運行條件是記憶體單元陣列的電壓(V_mem)不能低於邏輯電路(V_logic)的電壓。換句話說，運行條件是：V_mem V_logic。在高電壓操作中，V_logic可遭受不可忽略的電壓紋波(ripple)，使得很難符合運行要求。

有鑑於此，本發明提供特提出一種新的處理設備及相關控制方法。

本申請一方面提供一種處理設備，包含：記憶體單元陣列，通過第一開關耦接到第一電源軌，接收第一電壓位準；邏輯電路，通過第二開關耦接到第二電源軌，接收第二電壓位準，其中第二電壓位準不同于第一電壓位準；電源開關，耦接到至少第二電源軌，被使能來等化供應到記憶體單元陣列與邏輯電路的電壓。

本申請另一方面提供一種處理設備的控制方法，該處理設備包含記憶體單元陣列與邏輯電路，該控制方法包含：禁用電源開關，讓該記憶體單元陣列接收由第一電源軌供應的第一電壓位準，並讓邏輯電路接收由第二電源軌供應的第二電壓位準，其中第一電壓位準不同于第二電壓位準；以及使能電源開關，以等化供應到記憶體單元陣列與邏輯電路的電壓。

本申請的新的處理設備及相關控制方法能夠在雙軌模式與單軌模式間切換，使得供電更加靈活。

本領域具有通常知識者在閱讀完後面以多幅附圖及圖式顯示之較佳實施例之詳細描述後，應能毫無疑義地瞭解本發明之上述及其他目的。

100，200‧‧‧處理設備

110‧‧‧記憶體單元陣列

120‧‧‧邏輯電路

115‧‧‧第一開關

125‧‧‧第二開關

113‧‧‧邏輯電源軌

123‧‧‧記憶體電源軌

150‧‧‧電源開關

200‧‧‧電源開關

500‧‧‧計算系統

510‧‧‧處理器

511‧‧‧核心

520‧‧‧互聯

530‧‧‧系統記憶體

540‧‧‧電源控制開關

550‧‧‧網路介面

560‧‧‧網路

第1圖顯示根據本發明第一實施例的包含雙軌電源等化器的處理設備的結構示意圖。

第2圖顯示根據本發明第二實施例的包含雙軌電源等化器的處理設備的結構示意圖。

第3圖顯示根據本發明一實施例的雙軌電源等化器的流程圖。

第4A圖顯示根據本發明一實施例的在雙軌模式中的記憶體單元電壓與邏輯電壓的示意圖。

第4B圖顯示根據本發明一實施例的在單軌模式中的記憶體單元電壓與邏輯電壓的示意圖。

第5圖顯示根據本發明一實施例的計算系統的示意圖。

本發明的實施例提供一種系統及方法，用於在一個包含雙電軌的邏輯電路中等化由記憶體單元陣列與邏輯電路接收的電壓。處理設備的實施例包含但不限於，中央處理器(CPU)，核心，影像處理器(GPU)，數位訊號處理器(DSP)等等。在一個實施例中，處理設備可以是移動計算及/或通信設備的一部分(例如，智慧機，平板電腦，筆記型電腦，等等)。在另一實施例中，處理設備可以是雲計算系統的一部分。記憶體單 元陣列的一個實施例是快取記憶體(cache memory)，例如同步RAM(SRAM)或其他易失性或非易失性處理器上記憶體。邏輯電路可以是算數邏輯單位(Arithmetic Logic Unit，ALU)中的邏輯閘電路，或者是在周邊電路控制器中，或者是記憶體單元陣列中的I/O控制器，或者處理設備的其他部分電路中。

一般來說，邏輯電路的電壓(V_logic)會波動，特別是在高電壓位準下，而記憶體單元陣列的電壓(V_mem)保持在恒定或接近恒定位準。為了滿足V_mem V_logic的操作要求，處理設備可選擇在雙軌模式操作或單軌模式操作。在一個實施例中，當V_logic的操作電壓位準高於或等於一個預定閾值時，處理設備操作記憶體單元陣列與邏輯電路運行於單軌模式中。當V_logic小於預定閾值時，處理設備操作記憶體單元陣列與邏輯電路於雙軌模式。在雙軌模式下，記憶體單元陣列從第一電源軌(即記憶體電源軌)接收V_mem(也被稱作記憶體電壓或第一電壓)，邏輯電路從第二電源軌(即邏輯電源軌)接收V_logic(也被稱作邏輯電壓或第二電壓)。在單軌模式中，記憶體單元陣列與邏輯電路都接收同一電壓。一般來說，邏輯電源軌能夠比記憶體電源軌供應更高位準的電壓。因此，在一個實施例中(例如第2圖中所示的第二實施例)，單軌模式下同樣的電壓V_logic是從邏輯電源軌供應的。

第1圖與第2圖顯示如何用一個電源開關來實現在雙軌模式與單軌模式的選擇性切換。

第1圖顯示根據第一實施例的處理設備100包含記憶體單元陣列110與邏輯電路120。記憶體單元陣列110通過第 一開關115耦接到記憶體電源軌113，邏輯電路120通過第二開關125耦接到邏輯電源軌123。第一開關115與第二開關125可為半導體基礎的開關，例如金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field-effect transistors，MOSFET)，場效應電晶體(field-effect transistors，FET)，或其他任何類型的開關。如第1圖所示的實施例中，第一開關115與第二開關125都是P-通道FET，PFET)開關，它們的源極端都連接到各自的電源軌。處理設備100也包含一個電源開關150，其也可以是PFET開關或其他類型的開關。在本實施例中，電源開關150連接到第一開關115與第二開關125的源極端。也就是說，電源開關150通過電源開關150連接邏輯電源軌123至記憶體電源軌113。當電源開關150開啟時，其能等化由記憶體單元陣列110與邏輯電路120接收的電壓。

在一個實施例中，電源開關150是由信號DREQ_B控制的PFET開關，該信號是DREQ的反信號。電源開關150在DREQ使能(即DREQ_B為低)時開啟。也就是說，處理設備100在DREQ使能時工作在單軌模式。另一方面，電源開關150在DREQ禁用(即DREQ_B為高)時關閉。也就是說，處理設備100在DREQ使能時工作在雙軌模式。

在一實施例中，第一開關115與第二開關125還耦接到睡眠信號及/或關電信號。為了簡單解釋，這裡的“睡眠信號”用來表示任何關閉給記憶體單元陣列110與邏輯電路210的電源的控制信號。當睡眠信號使能時，第一開關115與第二開關125都關閉。另外，DREQ禁用來關閉電源開關150。當睡眠 信號被禁用時，第一開關115與第二開關125都開啟，DREQ控制電源開關150的開啟/關閉。下面的表I列出了睡眠信號與DREQ的不同組合，以及由記憶體單元陣列110與邏輯電路210接收的結果電壓。在表I中，V_eq=V_logic。

第2圖顯示根據第二實施例的處理設備200，其也包含記憶體單元陣列110與邏輯電路120。與第1圖的第一實施例類似，記憶體單元陣列110通過第一開關115連接到記憶體電源軌113，邏輯電路120通過第二開關125連接到邏輯電源軌123。與第一實施例不同，第二實施例中的記憶體單元陣列110也通過電源開關150耦接到邏輯電源軌123。當睡眠信號被禁用，電源開關150與第一開關115由互補信號控制；例如分別是DREQ_B與DREQ。在一個實施例中，第一開關115，第二開關125以及電源開關150是P型開關，例如是PFET。因此，當DREQ使能(即DREQ為高且DREQ_B為低)時，開啟電源開關150，關閉第一開關115，導致記憶體單元陣列110耦接到邏輯電源軌123。也就是說，當DREQ被使能時，記憶體單元陣列110與邏輯電路120從邏輯電源軌123接收同一電壓，處理設備200在單軌模式下操作。當DREQ被禁用(即DREQ為低，DREQ_B為高)時，電源開關150關閉而第一開關115開啟，導致記憶體 單元陣列110耦接到記憶體電源軌113。也就是說，處理設備100在DREQ被禁用時操作在雙軌模式下。

在一個實施例中，第一開關115，第二開關125及電源開關150也連接到睡眠信號。當睡眠信號被使能時，所有的三個開關(第一開關115，第二開關125及電源開關150)都被關閉。下方的表II列出睡眠信號與DREQ的各種組合，以及記憶體單元陣列110與邏輯電路210接收的結果電壓。

在另外一個實施例中，睡眠信號與DREQ的值可以儲存在寄存器中。處理設備100或200可讀取寄存器值並對應設置開關。

第3圖是根據本發明一實施例的雙軌電源等化方法300的流程圖。雙軌電源等化可通過控制電源開關來達到，例如如第1圖或第2圖中的電源開關150。電源開關可被禁用，以讓記憶體單元陣列來接收由第一電源軌供應的第一電壓位準，並讓邏輯電路來接收由第二電源軌供應的第二電壓位準(步驟310)。第一電壓位準與第二電壓位準不同；例如，第一電壓位準可以是V_mem而第二電壓位準可以是V_logic，在第1圖與第2圖中已有相關描述。電源開關可以被使能來等化供應到記憶體單元陣列與邏輯電路的電壓(步驟320)。步驟310與320可以用任 何順序來執行。

在一個實施例中，方法300可以由電源控制單元來執行，其可產生例如DREQ或DREQ_B的控制信號，或者更新儲存DREQ或DREQ_B的寄存器。電源控制單元可以在處理設備100或200的之內或之外。在一實施例中，電源控制單元可基於V_logic當前操作的電壓位準是否超過一個預定閾值電壓來使能或禁用DREQ或DREQ_B。

第4A圖是根據本發明一實施例的雙軌模式的電壓位準示意圖。平虛線代表V_mem而曲線代表V_loglc。在本圖中，V_logic在一個低電壓區域工作(低於預定閾值的電壓)。即便V_logic有波動，其仍然如操作要求V_mem V_logic處於V_mem下方。第4B圖是根據本發明一實施例的單軌模式的電壓位準的示意圖。在本示意圖中，V_logic在高電壓區域電壓(高於預定閾值電壓)工作。為了滿足操作要求，V_mem與V_logic的電壓位準被平均化；也就是說，V_mem與V_logic之間的差異是零或接近於零。等化後的電壓的波動通常在一定的容錯度內且不會導致任何錯誤。在此處的單軌模式下，設置開關來從V_logic獲取電源。這是因為V_logic位準一般在雙軌模式下更高。因此，V_logic上的供應電壓更能處理多餘的負載。

第5圖是根據一實施例的計算系統500的結構示意圖。計算系統500包含一個或多個處理器510(也被稱作中央處理器，CPU)，且每個處理器包含一個或多個核心511。計算系統500可以是移動設備或電腦主機的一部分。處理器510可以形成一個或多個集群(cluster)。在一個實施例中，每個核心 511包含第1圖的處理設備100或第2圖的處理設備200。處理設備100或200可以是核心511本身，在核心511內的快取記憶體(包含記憶體單元陣列與相關控制邏輯電路)，或是其他邏輯電路及記憶體元件。

處理器510可通過互聯520存取系統記憶體530(例如動態隨機存取記憶體，DRAM)。計算系統500更包含網路介面550，用於存取網路560。計算系統500也可包含周邊設備，例如顯示，攝像或者數據機，等等或者其他未在第5圖中顯示的設備。

在一個實施例中，計算系統500還包含電源控制單元540，來偵測V_logic的操作電壓以及控制雙軌模式與單軌模式之間的切換。電源控制單元540可另外在每個核心511之內，或在核心511之外，但在每個處理器510之內，或者在計算系統500中的任何位置。在另一實施例中，計算系統500也可包含一個或多個GPU，DSP或其他類型的處理器，其可包含圖1的處理設備100或圖2的處理設備200，來執行第3圖中所述的雙軌電源等化器的操作。處理設備100或200根電源控制單元540的指示執行如第3圖所述的雙軌電源等化操作。

第3圖流程圖的操作已經根據第1圖，第2圖及第5圖進行說明。可是，需要注意的是，第3圖的流程圖的操作可以與第1圖，第2圖及第5圖中描述的不同的本發明實施例來執行。而第1圖，第2圖及第5圖中的實施例可以執行不同於第3圖中所描述的操作。既然第3圖的流程圖顯示本發明特定實施例所執行的特點順序的操作，這樣的順序應被理解為一種範例 (例如其他實施例中可以不同順序來執行，或者合併某些操作，或者重疊某些操作等等)。

總結來說，本發明公開了一種處理設備，包含記憶體單元陣列，邏輯電路以及電源開關。記憶體單元陣列通過第一開關耦接到第一電源軌來接收第一電壓位準。邏輯電路通過第二開關耦接到第二電源軌來接收第二電壓位準，其中第二電壓位準不同于第一電壓位準。電源開關耦接到至少第二電源軌並用來被使能，以等化供應到記憶體單元陣列與邏輯電路的電壓。

本發明還公開一種控制包含記憶體單元陣列與邏輯電路的處理設備內的電源開關的方法。該方法包含：禁用電源開關，讓記憶體單元陣列接收由第一電源軌供應的第一電壓位準，並讓邏輯電路接收由第二電源軌供應的第二電壓位準，其中第一電壓位準不同于第二電壓位準；使能電源開關來等化供應到記憶體單元陣列與邏輯電路的電壓。

而且，應瞭解本領域技術人員，總體來說，本文所用的詞彙，特別是權利要求中所用的，例如後附的權利要求，總體上應被解讀為“開方式”詞彙，例如，詞彙“包含”應該被解讀為“包含但不限於”，而詞彙“具有”也應被解讀為“至少有”，詞彙“包括”應該被解讀為“包含但不限於”等等。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧處理設備

110‧‧‧記憶體單元陣列

120‧‧‧邏輯電路

115‧‧‧第一開關

125‧‧‧第二開關

113‧‧‧邏輯電源軌

123‧‧‧記憶體電源軌

150‧‧‧電源開關

Claims (17)

1. 一種處理設備，包含：一記憶體單元陣列，通過一第一開關耦接到一第一電源軌，接收一第一電壓位準；一邏輯電路，通過一第二開關耦接到一第二電源軌，接收一第二電壓位準，其中該第二電壓位準不同於該第一電壓位準；一電源開關，耦接到至少該第二電源軌，被使能來等化供應到該記憶體單元陣列與該邏輯電路的電壓。
2. 如申請專利範圍第1項所述的處理設備，其中該電源開關具有耦接到該第一電源軌的第一端，以及耦接到該第二電源軌的第二端，該電源開關被使能來等化該第一電壓位準與該第二電壓位準。
3. 如申請專利範圍第1項所述的處理設備，其中該電源開關具有耦接到該記憶體單元陣列的第一端，以及耦接到該第二電源軌的第二端，該電源開關被使能來供應該第二電壓位準給該記憶體單元陣列與該邏輯電路。
4. 如申請專利範圍第3項所述的處理設備，其中當該電源開關被禁用時，該第一開關被使能，以供應該第一電壓位準給該記憶體單元陣列。
5. 如申請專利範圍第1項所述的處理設備，其中當該第二電壓位準低於一閾值時，該電源開關被禁用，該記憶體單元陣列與該邏輯電路操作於兩個不同電壓位準。
6. 如申請專利範圍第5項所述的處理設備，其中當該第二電壓 位準超過該閾值，該電源開關被使能，該記憶體單元陣列與該邏輯電路操作於該等化的電壓位準。
7. 如申請專利範圍第1項所述的處理設備，其中該電源開關由一控制信號被開啟或關閉。
8. 如申請專利範圍第1項所述的處理設備，其中該電源開關根據儲存在一指定寄存器內的一值來被開啟或關閉。
9. 如申請專利範圍第1項所述的處理設備，其中該記憶體單元陣列包含快取記憶體的至少一部分。
10. 如申請專利範圍第1項所述的處理設備，其中該電源開關是P類型場效應電晶體。
11. 一種處理設備的控制方法，該處理設備包含一記憶體單元陣列與一邏輯電路，該控制方法包含：禁用一電源開關，讓該記憶體單元陣列接收由一第一電源軌供應的一第一電壓位準，並讓該邏輯電路接收由一第二電源軌供應的一第二電壓位準，其中該第一電壓位準不同於該第二電壓位準；以及使能該電源開關，以等化供應到該記憶體單元陣列與該邏輯電路的電壓。
12. 如申請專利範圍第11項所述的處理設備的控制方法，更包含：當該第二電壓位準低於閾值時，禁用該電源開關。
13. 如申請專利範圍第11項所述的處理設備的控制方法，更包含：當該第二電壓位準超過閾值時，使能該電源開關。
14. 如申請專利範圍第11項所述的處理設備的控制方法，其中該電源開關具有耦接到該第一電源軌的第一端以及耦接到該第二電源軌的第二端。
15. 如申請專利範圍第11項所述的處理設備的控制方法，其中當該電源開關具有耦接到該記憶體單元陣列的第一端以及耦接到該第二電源軌的第二端，其中使能該電源開關的步驟更包含：供應該第二電壓位準給該記憶體單元陣列與該邏輯電路。
16. 如申請專利範圍第11項所述的處理設備的控制方法，其中更包含：發送一控制信號給該電源開關來使能或禁用該電源開關。
17. 如申請專利範圍第11項所述的處理設備的控制方法，其中更包含：在一指定寄存器內產生一值來使能或禁用該電源開關。