[go: up one dir, main page]

CN109219926B - 具有宽输入电压范围的低功率接收器 - Google Patents

具有宽输入电压范围的低功率接收器 Download PDF

Info

Publication number
CN109219926B
CN109219926B CN201780031868.XA CN201780031868A CN109219926B CN 109219926 B CN109219926 B CN 109219926B CN 201780031868 A CN201780031868 A CN 201780031868A CN 109219926 B CN109219926 B CN 109219926B
Authority
CN
China
Prior art keywords
inverter
transistor
input
receiver
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780031868.XA
Other languages
English (en)
Other versions
CN109219926A (zh
Inventor
L·R·彼得森
T·布赖恩
J·施耐德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN109219926A publication Critical patent/CN109219926A/zh
Application granted granted Critical
Publication of CN109219926B publication Critical patent/CN109219926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/69—Indexing scheme relating to amplifiers the amplifier stage being a common drain coupled MOSFET, i.e. source follower

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

一种输入接收器被提供有传输晶体管，传输晶体管被控制为仅在用于输入信号的第一二元状态等于低电压时向反相器传递输入信号。输入接收器还包括源极跟随器晶体管，源极跟随器晶体管被配置为在输入信号的第一二元状态等于高电压时传递输入信号的阈值电压降低版本，高电压大于低电压。

Description

具有宽输入电压范围的低功率接收器
相关申请的交叉引用
本申请是2016年5月23日提交的美国申请No.15/162,430的继续申请。
技术领域
本申请涉及接收器，并且更特别地涉及具有宽输入电压范围的接收器。
背景技术
通过降低移动设备中的功耗来延长电池寿命是一项有挑战性的任务，因为用于它们的集成电路(诸如片上系统(SOC))的处理功率持续增加。为了在用于移动市场的动态随机访问存储器(DRAM)设备中提供降低的功耗，已经演进出各种低功率双倍数据速率(LPDDR)DRAM标准，其中DRAM可以改变用于向接收SOC传输数据的信令电压。在低电压模式下，DRAM使用较低的信令电压，诸如0.5V，而在高电压模式下，DRAM可以使用较高的信令电压，诸如0.9V或1.1V。相比之下，由SOC中的接收器用于从外部DRAM接收数据的接收器电源电压(VDDIO)不依赖于DRAM信令电压，但是VDDIO也可能变化很大，诸如从0.5到1.1V，这取决于SOC内的操作模式。
接收器中的DRAM信令电压与电源电压VDDIO之间的独立变化使得低功率操作具有挑战性。例如，通过利用接收的数据信号来驱动反相器中串联堆叠的PMOS和NMOS晶体管对的栅极而从DRAM接收数据是方便的。如果电源电压VDDIO相对高(例如，1.1V)而DRAM信令电压相对低，则尽管接收到二元高信号，但是接收器的反相器中的PMOS晶体管仍然将微弱地导通，因为接收的0.5伏信号充当对PMOS的微弱零，因为它的源极附接到1.1伏电源电压。反相器因此将不合意地传导电流，因为PMOS晶体管没有完全截止。此外，构建如下的接收器是一种挑战，该接收器容忍用于输入信号的较高电压范围，但仍然重新得到足够的输入放大而以较低的输入电压摆幅来工作。
因此，本领域需要具有宽输入电压范围的改进的低功率接收器。
发明内容
提供了一种低功率接收器用于接收输入信号，输入信号具有用于表示第一二元状态(例如，逻辑一值或逻辑零值，取决于给定实施方式中的逻辑约定)的相对宽的电压范围。输入信号具有第一二元状态由低电压表示的低电压操作模式，该低电压小于在高电压操作模式期间的用于第一二元状态的高电压。高电压可以是低电压的两倍或更高。为了适应用于输入信号的这种宽电压范围，接收器包括传输晶体管，传输晶体管由控制电路控制以在低电压操作模式期间向反相器的输入传递输入信号。在高电压操作模式期间，控制电路阻止传输晶体管向反相器的输入传递高电压输入信号。
源极跟随器晶体管起作用以在高电压操作模式期间向反相器的输入传递输入信号的阈值电压降低版本。输入信号的阈值降低版本被减小了用于源极跟随器晶体管的阈值电压。反相器因此从不暴露于用于输入信号的高电压，从而反相器可以由薄氧化物器件构建，以促进用于输入接收器的高速操作。
通过以下详细描述可以更好地明白这些和另外的优点。
附图说明
图1是示例输入接收器的电路图。
图2是图1的输入接收器的修改版本的电路图。
图3是用于图1的输入接收器的操作方法的流程图。
通过参考随后的详细描述，本公开的实施例和它们的优点最好地被理解。应当明白，相似的参考标号用于标识附图中的一个或多个附图中图示的相似元件。
具体实施方式
提供了一种低功率接收器，其适应对具有宽范围的可能的二元高电压的数据信号的接收。例如，在一个实施例中，用于输入信号的第一二元状态(例如，它的二元高值)的范围可以是从0.5V至0.9V。以下讨论将假定第一二元状态是二元高(逻辑一)状态，但是将明白，在替代实施方式中，用于输入信号的正电压可以表示逻辑零值。用于输入信号的二元高电压(表示二元一的电压状态)在本文中标示为电压输入高(VIH)，其可以具有2:1(或更大)的范围，从低电压信令模式下它的最低值相比于高电压信令模式下它的最高值。例如，当根据低功率双倍数据速率(LPDDR)标准进行操作时，DRAM设备可以呈现如此的宽VIH输入电压范围，但是将明白，本文中公开的接收器不限于LPDDR输入信号的接收。
给定这个宽输入信号电压范围，一种方法是使用由厚氧化物晶体管构建的反相器来接收这样的输入信号。但是，作为结果的输入接收器实现高速操作具有困难。此外，这种常规接收器中的反相器中的PMOS晶体管(不管氧化物厚度如何)将倾向于在用于输入信号的低电压模式操作(这种操作模式在本文中将简称为低VIH模式)期间不必要地对电流放电。优选地是，替代地使用薄氧化物晶体管来构建反相器以用于高速操作，但是作为结果的反相器然后可能由用于输入信号的高电压操作模式(这种操作模式在本文中将简称为高VIH模式)施加应力。为了防止该应力，所公开的接收器包括传输晶体管，其用于在低VIH模式期间向反相器传递输入信号。控制电路控制传输晶体管的栅极，以控制传输晶体管是传递还是阻止输入高信号。具体地，当VIH处于低VIH模式时，控制电路维持传输晶体管导通。因此，在VIH等于低电压的低VIH模式期间，传输晶体管向反相器传递输入信号。如果输入信号切换到VIH等于高电压的高VIH模式，则控制电路使传输晶体管截止。当输入信号为二元零(地)时，传输晶体管起作用以在低VIH模式和高VIH模式两者下传递输入信号。
在VIH等于高电压的高VIH模式期间，输入信号替代地通过源极跟随器晶体管的源极来驱动反相器的输入。源极跟随器晶体管在它的源极电压中引入阈值下降，从而尽管接收到高电压输入信号，但是反相器中的薄氧化物器件未受到应力。作为结果的接收器因此维持用于它的反相器的高速操作的优点，而没有来自高VIH模式的任何电压应力。图1中示出了示例输入接收器100。反相器125包括薄氧化物PMOS晶体管P2，PMOS晶体管P2使它的源极附接到电源节点以得到接收器电源电压VDDIO，其独立于用于输入信号110的VIH。反相器125还包括薄氧化物NMOS晶体管M4，NMOS晶体管M4使它的漏极耦合到晶体管P2的漏极。这些漏极形成反相器125的输出节点。晶体管P2和M4的栅极形成反相器125的输入节点。晶体管M4的源极耦合到地。
如由控制电路130控制的，NMOS传输晶体管M1在低VIH模式期间传递输入信号110。在一种实施方式中，控制电路130包括由PMOS晶体管P1形成的反相器，PMOS晶体管P1使它的源极耦合到供应稳定电源电压VDDPX的稳定电源电压节点。这种稳定电源电压VDDPX的示例由LPDDR4标准使用，在该情况下，VDDPX被保证为近似1.1V。在LPDDR实施例中，VDDPX因此也可以标示为稳定LPDDR电源电压。该稳定电源电压可以由例如功率管理集成电路(PMIC)(未图示)既提供给输入接收器100，并且又提供给向接收器100驱动输入信号110的外部DRAM(也未图示)。一般地，VDDPX应当是至少与高VIH模式期间的VIH一样高的稳定电源电压。晶体管P1的漏极耦合到NMOS晶体管M3，NMOS晶体管M3使它的源极耦合到地。晶体管P1和M3的漏极耦合到传输晶体管M1的栅极。在低VIH模式期间，晶体管P1导通，以使得传输晶体管M1的栅极被充电到VDDPX。在低VIH模式下，传输晶体管M1传递输入信号110而没有对反相器125中的晶体管P2和M4的栅极的任何阈值电压降。反相器125因此在低VIH模式期间通过传输晶体管M1接收输入信号110。如果VIH切换到高VIH模式，则控制电路130中的晶体管M3导通以将传输晶体管M1的栅极接地，以阻止传输晶体管M1向反相器125传递输入信号110。
源极跟随器晶体管(诸如NMOS源极跟随器晶体管M2)在高VIH模式期间起作用而利用输入信号110的阈值电压降低版本来驱动反相器125。具体地，源极跟随器晶体管M2的源极耦合到反相器125的输入，而它的漏极耦合到供应接收器电源电压VDDIO的电源节点。输入信号110驱动源极跟随器晶体管M2的栅极。在低VIH模式期间，传输晶体管M1起作用而利用输入信号110来驱动源极跟随器晶体管M2的源极，以使得源极跟随器晶体管M2的栅极至源极电压在低VIH模式期间基本上为零。源极跟随器晶体管M2因此在低VIH模式期间被关断。但是，在高VIH模式期间，源极跟随器晶体管M2的栅极至源极电压超过它的阈值电压，从而源极跟随器晶体管M2向反相器125的输入传递输入信号110的阈值电压降低版本。以这种方式，无论输入信号110是被驱动在低VIH模式还是高VIH模式下，反相器125的输入从不暴露于近似大于VIH的低VIH值的电压。反相器125中的晶体管P2和M4因此可以包括薄氧化物晶体管(核心器件)，这有利地增强了高速操作。由于晶体管P1、M3、M1和M2暴露于高VIH值和/或VDDPX，因此这些晶体管可以包括厚氧化物晶体管。用于这种晶体管的栅极氧化物厚度大于在薄氧化物晶体管中使用的栅极氧化物厚度。
由VDDIO供电的第二反相器105将来自反相器125的输出反相，以产生用于接收器100的输出信号120。反相器125因此也可以标示为第一反相器。为了在低或高VIH模式下帮助反相器125的输出的上拉，输出信号120驱动半锁存PMOS晶体管P3的栅极，PMOS晶体管P3使它的源极耦合到供应VDDIO的接收器电源节点，并且使它的漏极耦合到反相器125的输出(并且因此耦合到第二反相器105的输入)。当输出信号120朝向地放电时，半锁存晶体管P3因此导通以朝向VDDIO对第二反相器125的输入充电，这进一步加强了输出信号120的放电。
在一个实施例中，传输晶体管M1和控制电路130可以被视为包括这样的部件，该部件用于响应于输入信号110的二元高值等于低电压，而向反相器125的输入传递输入信号110，并且用于响应于输入信号110的二元高值等于高电压，而阻止输入信号110传递到反相器125的输入，其中高电压大于低电压。
如果接收器电源电压VDDIO基本上不超过用于VIH的低值，则当输入信号110在低VIH模式下被充电到VIH时，晶体管P2将稳固地截止。但是注意，对于诸如包括接收器100的SOC等设备常规的是，具有改变供应电压以节省电力的多种操作模式。具体地，接收器电源电压VDDIO在用于接收器100的低功率模式期间可以大致等于用于VIH的低值，而在用于接收器100的高功率模式期间它可以替代地大致等于用于VIH的高值。用于接收器100的这些操作模式不依赖于外部源(诸如DRAM)是根据低VIH模式还是高VIH模式驱动输入信号110。接收器100正操作在高功率模式下因此可能是该情况，在高功率模式下，接收器电源电压VDDIO在VIH低模式期间基本上大于VIH。为了防止当VIH在这种模式组合中处于二元高状态时通过PMOS晶体管P2的不合意的电流放电，接收器100可以如图2中针对接收器200所示出地被修改。
具体地，接收器200中的PMOS晶体管P2的源极通过NMOS晶体管M8耦合到VDDIO电源节点，NMOS晶体管M8使它的栅极由VDDPX-电平使能信号en来驱动。当接收器200操作在高功率模式或低功率模式下时，使能信号en被驱动高至VDDPX。因此，如果接收器200正操作在高功率模式下，则晶体管M8将使VDDIO的该高值下降它的阈值电压，以利用该降低的电源电压来驱动晶体管P2的源极。在用于VDDIO的高功率模式值近似为1.1V并且低VIH模式下的用于VIH的低值为0.5V的实施例中，归因于跨晶体管M8的阈值下降，反相器125中的晶体管P2的源极因此将被充电至近似VIH的低值。低VIH模式下的VIH因此对晶体管P2的栅极将是强的一个，从而晶体管P2在低VIH模式期间完全截止并且不传导电流。类似地，高VIH模式下的VIH也将由源极跟随器晶体管M2减小，从而晶体管P2在高VIH模式期间也完全截止。
为了确保接收器200中的器件在使能信号en接地的用于接收器200的复位或非活动时段期间处于已知状态，源极跟随器晶体管M2的漏极可以通过NMOS晶体管M6耦合到VDDIO电源节点，NMOS晶体管M6使它的栅极也由使能信号en来驱动。因此，当使能信号en接地时，源极跟随器晶体管M2安全地与接收器电源节点隔离。类似地，使能信号还驱动PMOS晶体管P5的栅极，PMOS晶体管P5使它的源极附接到接收器电源节点并且它的漏极耦合到第二反相器105的输入。因此，当使能信号en在用于接收器200的非活动时段期间被放电时，输出信号120将总是被放电。
使能信号en的互补(enp)在非活动时段期间被充电到VDDPX，并且在使能信号en被充电到VDDPX时被放电。互补使能信号enp驱动NMOS晶体管M9的栅极，NMOS晶体管M9使它的源极耦合到地并且它的漏极耦合到传输晶体管M1的栅极。传输晶体管M1因此将在非活动时段期间由于它的栅极通过晶体管M9被放电而被截止。类似地，另一NMOS晶体管M7使它的栅极由互补使能信号enp来驱动。晶体管M7的源极耦合到地，并且它的漏极耦合到向反相器125的输入。因此，对反相器125的输入在非活动时段期间通过晶体管M7被放电。另外，互补使能信号enb驱动PMOS晶体管P4的栅极，PMOS晶体管P4使它的源极耦合到VDDPX电源节点并且它的漏极耦合到晶体管P1的源极。晶体管P1因此将在非活动时段期间与VDDPX电源电压隔离。
为了帮助输出信号120的占空因子在通过接收器200驱动连续的二元一和零时实现期望的50/50占空比，晶体管M4的源极通过NMOS晶体管M5耦合到地，NMOS晶体管M5使它的源极耦合到地。晶体管M5进行动作以提供相对小量的电阻，使得晶体管M4不能像如果替代地将晶体管M4的源极直接耦合到地则将会的那样强地对反相器105的输入放电。该电阻改善了输出信号120的占空比。使能信号en驱动晶体管M4的栅极，从而它在正常操作期间是活动的。
现在将关于图3的流程图来讨论接收器100的操作方法。该方法开始于动作300：响应于用于输入信号的低电压，控制传输晶体管向反相器的输入传递输入信号。如关于图1的接收器100所讨论的、在低VIH操作模式期间输入信号120通过传输晶体管120的传递是动作300的示例。
该方法还包括动作305：响应于用于输入信号的高电压，截止传输晶体管以防止传输晶体管向反相器的输入传递输入信号。如关于图1的接收器100所讨论的、在高VIH操作模式期间传输晶体管120的截止是动作305的示例。
最后，该方法包括动作310：进一步响应于用于输入信号的高电压，导通源极跟随器晶体管以向反相器的输入传递输入信号的阈值电压降低版本，其中高电压大于低电压。如关于图1的接收器100所讨论的、由源极跟随器晶体管M2进行的输入信号的阈值电压降低版本的传递是动作310的示例。
如本领域的技术人员现在将明白并且取决于手边的特定应用，对本公开的设备的材料、装置、配置和使用方法以及在其中可以进行许多修改、替换和变化，而不偏离其范围。鉴于此，本公开的范围不应当限于本文说明和描述的特定实施例的范围，因为它们仅通过其一些实例的方式，而是相反地，本公开的范围应当与此后所附权利要求及它们的功能等价物的范围完全相称。

Claims (22)

1.一种输入接收器，包括：
传输晶体管；
第一反相器；
控制电路，被配置为响应于接收到等于第一二元状态下的低电压的输入信号，导通所述传输晶体管以通过所述传输晶体管向所述第一反相器的输入传递所述输入信号，其中所述控制电路进一步被配置为响应于接收到等于所述第一二元状态下的高电压的输入信号，截止所述传输晶体管，其中所述高电压大于所述低电压；以及
源极跟随器晶体管，被配置为响应于接收到等于所述第一二元状态下的所述高电压的输入信号，向所述第一反相器的输入传递所述输入信号的阈值电压降低版本，其中所述高电压大于所述低电压。
2.根据权利要求1所述的输入接收器，其中所述第一反相器包括薄氧化物晶体管，并且其中所述控制电路包括厚氧化物晶体管，并且所述传输晶体管包括厚氧化物晶体管。
3.根据权利要求1所述的输入接收器，其中所述第一反相器被配置为由具有低电压操作模式和高电压操作模式的接收器电源电压来供电，并且其中所述控制电路包括反相器，所述反相器包括PMOS晶体管，所述PMOS晶体管具有耦合到供应稳定电源电压的电源节点的源极。
4.根据权利要求1所述的输入接收器，进一步包括第二反相器，所述第二反相器具有耦合到所述第一反相器的输出的输入。
5.根据权利要求4所述的输入接收器，进一步包括：PMOS晶体管，所述PMOS晶体管具有耦合到接收器电源电压节点的源极和耦合到所述第二反相器的输入的漏极，其中所述第二反相器的输出耦合到所述PMOS晶体管的栅极。
6.根据权利要求1所述的输入接收器，其中所述输入信号包括来自低功率双倍数据速率(LPDDR)动态随机访问存储器(DRAM)的输出信号，并且其中所述控制电路包括第一PMOS晶体管，所述第一PMOS晶体管具有耦合到被配置为供应LPDDR稳定电源电压的电源节点的源极，并且所述控制电路包括第一NMOS晶体管，所述第一NMOS晶体管具有漏极和耦合到地的源极，所述漏极耦合到所述第一PMOS晶体管的漏极，并且其中所述输入信号耦合到所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极，其中所述第一PMOS晶体管的漏极耦合到所述传输晶体管的栅极，并且其中所述第一二元状态是二元高状态。
7.根据权利要求6所述的输入接收器，其中所述传输晶体管是第二NMOS晶体管。
8.根据权利要求6所述的输入接收器，其中所述源极跟随器晶体管是第二NMOS晶体管，所述第二NMOS晶体管具有耦合到被配置为供应接收器电源电压的节点的漏极，所述接收器电源电压具有低电压操作模式和高电压操作模式。
9.根据权利要求8所述的输入接收器，其中所述第一反相器被配置为由所述接收器电源电压供电。
10.根据权利要求8所述的输入接收器，其中所述第一反相器耦合到电源节点，所述电源节点被配置为通过第三NMOS晶体管来供应所述接收器电源电压，所述第三NMOS晶体管使它的栅极被充电到所述LPDDR稳定电源电压。
11.根据权利要求8所述的输入接收器，其中所述第一反相器通过第三NMOS晶体管耦合到地，所述第三NMOS晶体管使它的栅极被充电到所述LPDDR稳定电源电压。
12.一种将输入信号耦合到第一反相器的方法，包括：
响应于用于所述输入信号的二元高状态的低电压模式，控制传输晶体管向所述第一反相器的输入传递所述输入信号；
响应于用于所述输入信号的第一二元状态的高电压模式，截止所述传输晶体管，以防止所述传输晶体管向所述第一反相器的输入传递所述输入信号；以及
进一步响应于用于所述输入信号的所述第一二元状态的所述高电压模式，导通源极跟随器晶体管以向所述第一反相器的输入传递所述输入信号的阈值电压降低版本，其中所述高电压模式期间的所述输入信号的所述第一二元状态等于高电压，并且其中所述低电压模式期间的所述输入信号的所述第一二元状态等于低电压，所述低电压小于所述高电压。
13.根据权利要求12所述的方法，其中控制所述传输晶体管传递所述输入信号包括：将所述传输晶体管的栅极充电到用于动态随机访问存储器(DRAM)的稳定低功率双倍数据速率(LPDDR)电源电压。
14.根据权利要求13所述的方法，其中对所述传输晶体管的栅极充电包括：响应于所述输入信号被充电到所述低电压来导通PMOS晶体管，以通过导通的所述PMOS晶体管将所述传输晶体管的栅极耦合到供应所述稳定LPDDR电源电压的电源节点。
15.根据权利要求12所述的方法，其中截止所述传输晶体管包括：响应于所述输入信号被充电到所述高电压来导通NMOS晶体管，以通过导通的所述NMOS晶体管将所述传输晶体管的栅极耦合到地。
16.根据权利要求12所述的方法，进一步包括：通过第二反相器将所述第一反相器的输出反相。
17.根据权利要求16所述的方法，进一步包括：响应于所述第二反相器的输出的放电，导通晶体管以将所述第一反相器的输出充电到接收器电源电压。
18.根据权利要求17所述的方法，进一步包括：利用所述接收器电源电压为所述第一反相器供电。
19.一种输入接收器，包括：
第一反相器；
用于响应于输入信号的二元高值等于低电压而向所述第一反相器的输入传递所述输入信号、并且用于响应于所述输入信号的所述二元高值等于高电压而阻止所述输入信号传递到所述第一反相器的输入的部件，其中所述高电压大于所述低电压；以及
源极跟随器晶体管，被配置为在所述部件阻止所述输入信号传递到所述第一反相器的输入时，向所述第一反相器的输入传递所述输入信号的阈值电压降低版本。
20.根据权利要求19所述的输入接收器，其中所述部件由也被供应给外部动态随机访问存储器(DRAM)的稳定低功率双倍数据速率(LPDDR)电源电压来供电，并且其中所述第一反相器和所述源极跟随器晶体管两者由接收器电源电压来供电。
21.根据权利要求19所述的输入接收器，进一步包括第二反相器，所述第二反相器被配置为将所述第一反相器的输出反相，以产生用于所述输入接收器的输出信号。
22.根据权利要求19所述的输入接收器，其中所述第一反相器包括薄氧化物晶体管，并且其中所述部件包括厚氧化物晶体管。
CN201780031868.XA 2016-05-23 2017-05-04 具有宽输入电压范围的低功率接收器 Active CN109219926B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/162,430 US9536593B1 (en) 2016-05-23 2016-05-23 Low power receiver with wide input voltage range
US15/162,430 2016-05-23
PCT/US2017/031131 WO2017205030A1 (en) 2016-05-23 2017-05-04 Low power receiver with wide input voltage range

Publications (2)

Publication Number Publication Date
CN109219926A CN109219926A (zh) 2019-01-15
CN109219926B true CN109219926B (zh) 2022-04-12

Family

ID=57682416

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780031868.XA Active CN109219926B (zh) 2016-05-23 2017-05-04 具有宽输入电压范围的低功率接收器

Country Status (4)

Country Link
US (1) US9536593B1 (zh)
EP (1) EP3465915B1 (zh)
CN (1) CN109219926B (zh)
WO (1) WO2017205030A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11011238B2 (en) 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Floating data line circuits and methods
JP6697521B2 (ja) 2018-09-27 2020-05-20 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス
US10707876B1 (en) * 2019-01-18 2020-07-07 Qualcomm Incorporated High-voltage and low-voltage signaling output driver
US11106610B2 (en) * 2019-09-13 2021-08-31 Qualcomm Incorporated Seperation of low-power and high-speed analog front-end receivers
US20230005882A1 (en) * 2022-09-02 2023-01-05 Intel Corporation Memory on package (mop) with reverse camm (compression attached memory module) and cmt connector

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08307239A (ja) * 1995-05-08 1996-11-22 Yamaha Corp バッファ回路
WO2000038236A1 (en) * 1998-12-18 2000-06-29 Koninklijke Philips Electronics N.V. Cmos high-to-low voltage buffer
JP2000353949A (ja) * 1999-06-11 2000-12-19 Fujitsu Ltd 論理回路
CN101366179A (zh) * 2006-02-06 2009-02-11 莫塞德技术公司 电压电平转换器电路
CN101378257A (zh) * 2007-08-28 2009-03-04 联发科技股份有限公司 高至低电压电位转换器
CN101789691A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 电压转换电路
CN102332907A (zh) * 2011-07-26 2012-01-25 华南理工大学 基于cmos数字逻辑门电路的抗nbti效应加固方法
CN202143046U (zh) * 2011-07-26 2012-02-08 华南理工大学 抗nbti效应的cmos数字逻辑门电路结构
CN103346773A (zh) * 2013-07-10 2013-10-09 昆山锐芯微电子有限公司 电平转换电路
CN103378833A (zh) * 2012-04-30 2013-10-30 台湾积体电路制造股份有限公司 开关电路
CN103618543A (zh) * 2013-11-25 2014-03-05 苏州贝克微电子有限公司 一种ttl电平输入的高速cmos缓冲器
CN104919703A (zh) * 2013-01-14 2015-09-16 高通股份有限公司 具有高电压输入能力的单端比较器电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2796644B2 (ja) * 1990-09-20 1998-09-10 三菱電機株式会社 半導体論理回路装置
JPH05144273A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体集積回路装置
US5378945A (en) * 1993-07-26 1995-01-03 Digital Equipment Corporation Voltage level converting buffer circuit
US5831452A (en) * 1997-02-20 1998-11-03 International Business Machines Corporation Leak tolerant low power dynamic circuits
US6882209B1 (en) 1997-09-09 2005-04-19 Intel Corporation Method and apparatus for interfacing mixed voltage signals
US5905621A (en) * 1998-01-09 1999-05-18 Ati Technologies Voltage scaling circuit for protecting an input node to a protected circuit
US6342996B1 (en) * 1999-07-09 2002-01-29 Ati International Srl Single gate oxide high to low level converter circuit with overvoltage protection
US20040061524A1 (en) * 2002-06-13 2004-04-01 Stmicroelectronics Pvt. Ltd. Digital electronic circuit for translating high voltage levels to low voltage levels
US7504861B2 (en) * 2003-11-20 2009-03-17 Transpacific Ip, Ltd. Input stage for mixed-voltage-tolerant buffer with reduced leakage
KR100711108B1 (ko) * 2004-07-16 2007-04-24 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법
US7292075B2 (en) * 2005-01-04 2007-11-06 Ahmed Kamal Abdel-Hamid Rail-to-rail pad driver with load independent rise and fall times
US7521970B2 (en) 2006-03-09 2009-04-21 Stmicroelectronics Pvt. Ltd. High voltage tolerant input buffer
EP2143206B1 (en) 2007-03-28 2011-11-02 Synopsys, Inc. Electronic device with a high voltage tolerant unit
KR20120071246A (ko) 2010-12-22 2012-07-02 한국전자통신연구원 Ｆｐｇａ의 스위치 장치
US20150042401A1 (en) 2013-08-08 2015-02-12 Qualcomm Incorporated Passing high voltage inputs using a controlled floating pass gate

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08307239A (ja) * 1995-05-08 1996-11-22 Yamaha Corp バッファ回路
WO2000038236A1 (en) * 1998-12-18 2000-06-29 Koninklijke Philips Electronics N.V. Cmos high-to-low voltage buffer
JP2000353949A (ja) * 1999-06-11 2000-12-19 Fujitsu Ltd 論理回路
CN101366179A (zh) * 2006-02-06 2009-02-11 莫塞德技术公司 电压电平转换器电路
CN101378257A (zh) * 2007-08-28 2009-03-04 联发科技股份有限公司 高至低电压电位转换器
CN101789691A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 电压转换电路
CN102332907A (zh) * 2011-07-26 2012-01-25 华南理工大学 基于cmos数字逻辑门电路的抗nbti效应加固方法
CN202143046U (zh) * 2011-07-26 2012-02-08 华南理工大学 抗nbti效应的cmos数字逻辑门电路结构
CN103378833A (zh) * 2012-04-30 2013-10-30 台湾积体电路制造股份有限公司 开关电路
CN104919703A (zh) * 2013-01-14 2015-09-16 高通股份有限公司 具有高电压输入能力的单端比较器电路
CN103346773A (zh) * 2013-07-10 2013-10-09 昆山锐芯微电子有限公司 电平转换电路
CN103618543A (zh) * 2013-11-25 2014-03-05 苏州贝克微电子有限公司 一种ttl电平输入的高速cmos缓冲器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS.FAST LEVEL CONVERTER CIRCUIT.《IBM TECHNICAL DISCLOSURE BULLETIN》.1987,第29卷(第12期), *
B.K. Janousek.Characteristics of GaAs heterojunction FETs (HFETs) and source follower FET logic (SFFL) inverters exposed to high energy neutrons.《IEEE Transactions on Nuclear Science 》.1989,第36卷(第6期),2223 - 2228. *
李蕙.基于神经MOS管的多值逻辑电路设计和研究.《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》.2006,I135-176. *

Also Published As

Publication number Publication date
EP3465915A1 (en) 2019-04-10
US9536593B1 (en) 2017-01-03
WO2017205030A1 (en) 2017-11-30
EP3465915B1 (en) 2020-11-25
CN109219926A (zh) 2019-01-15

Similar Documents

Publication Publication Date Title
JP2931776B2 (ja) 半導体集積回路
CN109219926B (zh) 具有宽输入电压范围的低功率接收器
JP6517312B2 (ja) 低電力アーキテクチャ
CN106664078B (zh) 基于低泄漏阴影锁存器的多阈值cmos时序电路
CN102089973B (zh) 顺应高信号电平的输入/输出电路
CN102089748B (zh) 顺应高信号电平的输入/输出电路
US20080143417A1 (en) Low Latency, Power-Down Safe Level Shifter
CN102089666A (zh) 顺应高信号电平的输入/输出电路
JP3889954B2 (ja) 半導体装置
EP3251150B1 (en) Self-sensing reverse current protection switch
CN111462789B (zh) 用于减少漏电流的装置及方法
US20060267627A1 (en) Semiconductor integrated circuit device
EP3326291B1 (en) INTERNET OF THINGS (IoT) POWER AND PERFORMANCE MANAGEMENT TECHNIQUE AND CIRCUIT METHODOLOGY
US5831453A (en) Method and apparatus for low power data transmission
US6650152B2 (en) Intermediate voltage control circuit having reduced power consumption
US9859888B2 (en) Transmitter with feedback terminated preemphasis
US9324386B2 (en) Wide common mode range sense amplifier
JP3671970B2 (ja) 半導体集積回路
CN119851621A (zh) 栅极线驱动器
KR20050055212A (ko) 반도체 장치의 딜레이 회로
JPH05233841A (ja) マイクロコンピュータの入出力バッファ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant