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TWI731619B - 封裝結構及其形成方法 - Google Patents

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TWI731619B
TWI731619B TW109108358A TW109108358A TWI731619B TW I731619 B TWI731619 B TW I731619B TW 109108358 A TW109108358 A TW 109108358A TW 109108358 A TW109108358 A TW 109108358A TW I731619 B TWI731619 B TW I731619B
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陳建勳
余振華
吳俊毅
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種封裝結構及其形成方法，所述方法包含：形成第一重佈線；形成聚合物層，聚合物層包含環繞第一重佈線的第一部分以及交疊第一重佈線的第二部分；形成在聚合物層上方且接觸聚合物層的一對差分傳輸線；以及將所述一對差分傳輸線模制於第一模制化合物中。模制化合物包含環繞所述一對差分傳輸線的第一部分以及交疊所述一對差分傳輸線的第二部分。電連接件形成在所述一對差分傳輸線上方且電耦合到所述一對差分傳輸線。

Description

封裝結構及其形成方法
本揭露關於一種封裝中的混合介電方案。
隨著半導體技術的發展，逐漸縮小一些半導體晶片/晶粒的尺寸。同時，更多功能需要整合到半導體晶粒中，這也導致其它半導體晶粒和所得封裝變得越來越大。
重佈線形成於封裝基底中，以用於在封裝中對於電源和訊號進行佈線。傳輸線為重佈線的一些部分，且在封裝變得更大時隨之變得較長，有時長達數十毫米。較長傳輸線具有較高電阻值，且尤其對於高速訊號來說造成較大插入損耗(insertion loss)。
根據本揭露的一些實施例，一種封裝結構的形成方法包括：形成第一重佈線；形成第一聚合物層，所述第一聚合物層包括環繞第一重佈線的第一部分以及交疊第一重佈線的第二部分；形成在第一聚合物層上方且接觸第一聚合物層的一對差分傳輸 線；將所述一對差分傳輸線模制於第一模制化合物中，其中第一模制化合物包括環繞所述一對差分傳輸線的第一部分以及交疊所述一對差分傳輸線的第二部分；以及形在所述一對差分傳輸線上方且電耦合到所述一對差分傳輸線的電連接件。
根據本揭露的一些實施例，一種封裝結構的形成方法包括：形成多個聚合物層；形成多個模制化合物層，其中多個聚合物層和多個模制化合物層交替地形成，且其中多個模制化合物層中的每一個由包括分配模制化合物材料以及執行平坦化製程以使模制化合物材料的頂表面齊平的製程形成；在多個聚合物層中的每一個中形成第一重佈線；以及在多個模制化合物層中的每一個中形成第二重佈線。
根據本揭露的一些實施例，一種封裝結構包括：多個聚合物層，其中多個聚合物層分別具有第一厚度；多個模制化合物層，其中多個聚合物層和多個模制化合物層交替地定位，且其中多個模制化合物層分別具有大於第一厚度的第二厚度；第一重佈線，處於多個聚合物層中的每一個中；以及第二重佈線，處於多個模制化合物層中的每一個中。
20:載體
22:離形膜
24:介電緩衝層
24'、38、42、52、58、78、82、DL1~DL9:介電層
26、26B、26'、40、46、50、56、76、RDL1~RDL10:重佈線
26A、32A、40A、46A、50A:金屬晶種層
28、34:鍍覆遮罩
30、36、44:開口
32、32B、V1~V7:通孔
38A:基底材料
38B:球形粒子
40B、46B、50B:金屬區域
46L:線部分
46V:通孔部分
47:虛線
60:凸塊下金屬
62、87:電連接件
64:複合封裝基底
64'、66、86':封裝基底
68:芯
70:導電管
72:芯介電質
74:介電填充材料
80:接合墊
84:包封體
86:複合封裝組件
88、90:封裝組件
92:封裝
94:金屬墊
96:區域
200:製造流程
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232:製程
19-19:橫截面
GPL1、GPL2、GPL3、GPL4:接地面
S1、S2、S1":間距
SL1、SL2、SL3、SL4、SL5、SL6:訊號傳輸線
T1、T2、T3:厚度
W1:線寬
α、β:傾角
當結合附圖閱讀時，從以下詳細描述最好地理解本揭露的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。 實際上，為了論述清楚起見，可以任意增大或減小各種特徵的尺寸。
圖1到圖15根據一些實施例示出晶粒堆疊的形成方法的中間階段的橫截面圖。
圖16到圖18根據一些實施例示出封裝的橫截面圖。
圖19A、圖19B以及圖20根據一些實施例分別示出傳輸線的兩個橫截面圖及俯視圖。
圖21根據一些實施例示出封裝中的區域的放大圖。
圖22根據一些實施例示出用於形成封裝的製造流程。
以下公開內容提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件和布置的特定實例以簡化本揭露。當然，這些組件和布置只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號和/或字母。這種重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為易於描述，本文中可使用例如“在...之下”、 “在...下方”、“下部”、“上覆”、“上部”以及類似術語的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語意圖涵蓋在元件在使用或操作中的不同定向。設備可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
根據一些實施例提供一種封裝和其形成方法。此外，根據一些實施例示出封裝的形成中的中間流程，且論述一些實施例的一些變化。本文中所論述的實施例將提供實例以使得能夠產生或使用本揭露的標的，且本領域的普通技術人員將易於理解在保持於不同實施例的預期範圍內的同時可以進行的修改。綜觀各個視圖及說明性實施例，相似附圖標號用於表示相似元件。雖然方法實施例可經討論為以特定順序執行，但其它方法實施例可以任何邏輯順序執行。
根據本揭露的一些實施例，封裝包含高速傳輸線，所述傳輸線可以是差分傳輸線(differential transmission line)。根據一些實施例，傳輸線具有上覆介電層和下伏介電層。上覆介電層和下伏介電層可由不同材料形成且可使用不同方法來形成，因此上覆介電層和下伏介電層中的一個可具有明顯大於另一個的厚度。這一結構中的傳輸線可具有較大線寬以降低插入損耗，同時可維持預期的阻抗(impedance)。
圖1到圖15根據本揭露的一些實施例示出封裝的形成 方法的中間流程的橫截面圖。對應製程也示意性地反應在如圖22中繪示的製造流程200中。參考圖1，提供載體20，且在載體20上塗布離形膜22。載體20由透明材料形成，且可以是玻璃載體、陶瓷載體、有機載體或類似者。離形膜22與載體20的頂表面實體接觸。離形膜22可由光-熱轉換(Light-To-Heat-Conversion；LTHC)塗布材料形成，所述塗布材料通過塗布而施加於載體20上。根據本揭露的一些實施例，LTHC塗布材料能夠在暴露於光/輻射(例如雷射)的熱量時分解，且因此可以從形成於其上的結構釋放載體20。根據一些實施例，也如圖1中所示，介電緩衝層24形成於LTHC塗布材料22上。根據一些實施例，介電緩衝層24由聚合物系材料形成。舉例來說，介電緩衝層24可由聚苯並惡唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯環丁烷(benzocyclobutene；BCB)或其它適用的聚合物形成。
圖2和圖3示出在介電緩衝層24上形成重佈線(Redistribution Lines；RDL)26。相應製程經示出為圖22中所繪示的製造流程200中的製程202。參考圖2，形成金屬晶種層26A。金屬晶種層26A形成為毯覆層，根據一些實施例，所述毯覆層可包含黏合層和含銅層。黏合層可由鈦、氮化鈦、鉭、氮化鉭或類似者形成。含銅層可由大體上純的銅金屬或銅合金形成。金屬晶種層26A的形成方法及材料可包含物理氣相沉積(Physical Vapor Deposition；PVD)、電漿增強化學氣相沉積(Plasma Enhance Chemical Vapor Deposition；PECVD)、原子層沉積(Atomic Layer deposition；ALD)或類似者。隨後，在金屬晶種層26A上方形成圖案化鍍覆遮罩28。圖案化鍍覆遮罩28可為光阻。圖案化鍍覆遮罩28形成有開口30，以暴露金屬晶種層26A的一些部分。隨後，例如通過電化學鍍覆而在開口30中形成金屬區域(RDL)26B。RDL 26B可由銅或銅合金、鋁、鎳、鈀、其合金或其多層結構形成。
在形成RDL 26B之後，移除鍍覆遮罩28，從而暴露金屬晶種層26A的下伏部分。隨後，蝕刻金屬晶種層26A的暴露部分，且剩餘部分也表示為金屬晶種層26A。圖3繪示所得結構。在本文中，金屬晶種層26A的剩餘部分也視為RDL的部分，且因此金屬晶種層26A和RDL 26B統稱為RDL 26。
圖4到圖6根據本揭露的一些實施例示出通孔32的形成方法的中間流程的橫截面圖。相應製程經示出為圖22中所繪示的製造流程200中的製程204。參考圖4，形成金屬晶種層32A。金屬晶種層32A的形成方法及材料可與圖2中所繪示的金屬晶種層26A類似，故此處不再贅述。金屬晶種層32A覆蓋RDL 26的頂表面和側壁，且延伸於介電緩衝層24的頂表面上。隨後，形成圖案化鍍覆遮罩34。圖案化鍍覆遮罩34可為光阻，且其中形成有交疊於RDL 26的一些部分的開口36。
隨後，如圖5中所繪示，例如通過鍍覆而在開口36中形成通孔32B。在通孔32B的形成之後，移除鍍覆遮罩34，從而暴露金屬晶種層32A的下伏部分。隨後，蝕刻金屬晶種層32A的 暴露部分，且剩餘部分也表示為金屬晶種層32A。圖6中繪示所得結構。金屬晶種層32A的剩餘部分視為RDL的部分，且通孔32B和金屬晶種層32A的剩餘部分在下文中統稱為通孔32。基於上述形成製程，通孔32的邊緣例如以處於約85度與90度之間的範圍內的傾角α大體上豎直且筆直。在一些實施例中，且傾角α可處於約88度與90度之間的範圍內。
參考圖7，形成介電層38以將RDL 26和通孔32兩個包封在其中。相應製程經示出為圖22中所繪示的製造流程200中的製程206。將介電層38填充到比通孔32的頂表面高的水平。根據一些實施例，介電層38包括(或為)模制化合物、模制底填充物(molding underfill)、環氧樹脂和/或樹脂。所分配的介電層38的頂表面高於通孔的頂端。當介電層38由模制化合物或模制底填充物形成時，所述介電層38可包含基底材料和位於所述基底材料中的填充劑粒子(未繪示，參考圖21)，所述基底材料可以是聚合物、樹脂、環氧樹脂或類似者。填充劑粒子可以是SiO2、Al2O3、矽石(silica)或類似者的介電粒子，且可具有球形形狀。此外，球形填充劑粒子可具有多個不同直徑。由於介電層38可包含例如基底材料和填充劑粒子的不同材料，因此介電層38可視為由異質材料形成。
根據替代實施例，介電層38由均質材料形成。均質材料可以是光敏材料或非光敏材料。舉例來說，均質材料可以是(或包括)PBO、聚醯亞胺、樹脂、環氧樹脂或類似者。形成製程可 包含：分配可流動形式的均質介電層38；固化介電層；以及隨後執行平坦化製程以顯露通孔32。介電層38也可由無機材料形成，所述無機材料例如氧化矽、氮化矽或類似者。
在後續步驟中，如圖7中所繪示，執行例如化學機械拋光(Chemical Mechanical Polish；CMP)製程或機械研磨製程的平坦化製程以平坦化介電層38，直到暴露通孔32為止。基於此平坦化製程，通孔32的頂端大體上與介電層38的頂表面齊平(共面)。
圖8示出RDL 40的形成，所述RDL 40可包含金屬晶種層40A和鍍覆金屬區域(RDL)40B。相應製程經示出為圖22中所繪示的製造流程200中的製程208。根據本揭露的一些實施例，RDL 40的形成可包含：沉積毯覆式金屬晶種層；在毯覆式金屬晶種層上方形成圖案化鍍覆遮罩；鍍覆金屬區域40B；移除鍍覆遮罩；以及蝕刻金屬晶種層的暴露部分。RDL 40的材料可選自用於形成RDL 26的候選材料的相同群組，且在此處不再贅述。
圖9示出介電層42的塗布和圖案化。相應製程經示出為圖22中所繪示的製造流程200中的製程210。根據一些實施例，介電層42由光敏材料形成，所述光敏材料可以是由聚醯亞胺、PBO或類似者形成，或包括聚醯亞胺、PBO或類似者的聚合物。介電層42可以可流動形態分配，且隨後經固化。基於塗布製程，可能並不存在用以平坦化介電層42的頂表面的平坦化製程。形成製程包含：塗布介電層42；(例如使用圖案化光阻遮罩)對介電層42執行光曝光製程；以及顯影介電層42。在顯影製程中移除介電層 42的一些部分以形成開口44。基於此形成製程，開口44的邊緣傾斜且筆直。
參考圖10，形成RDL 46，所述RDL 46可包含金屬晶種層46A和鍍覆金屬區域46B。相應製程經示出為圖22中所繪示的製造流程200中的製程212。根據本揭露的一些實施例，RDL 46的形成包含：沉積毯覆式金屬晶種層，所述毯覆式金屬晶種層延伸到開口44(圖9)中；以及在毯覆式金屬晶種層上方形成圖案化鍍覆遮罩(未繪示)。隨後例如通過鍍覆來形成金屬區域46B。隨後例如通過灰化製程來移除鍍覆遮罩。先前由鍍覆遮罩覆蓋的金屬晶種層的部分隨後經蝕刻，從而產生圖10中所繪示的RDL 46。RDL 46的材料可選自用於形成RDL 26的候選材料的相同群組，且在此處不再贅述。
RDL 46包含線部分46L和通孔部分46V，所述線部分46L位於介電層42上方，所述通孔部分46V延伸到介電層42中。根據本揭露的一些實施例，位於通孔部分46V正上方的RDL 46的頂表面的一些部分可由於由開口44導致的拓撲結構(topology)而凹陷。根據一些實例實施例，RDL 46的凹陷頂表面由虛線47示出。根據其它實施例，鍍覆製程經調整為使得位於通孔部分46V正上方的線部分46L的頂表面與線部分46L的交疊介電層42的部分的頂表面共面或甚至高於所述線部分46L的交疊介電層42的部分的頂表面。由於此形成製程，通孔部分46V的邊緣例如以小於約85度或小於約80度或約75度的傾角β傾斜。
如圖9和圖10中所繪示，由於介電層42由均質材料形成，因此可能圖案化介電層42(如圖9中所繪示)以形成開口44。如此一來，線部分46L和通孔部分46V可在同一製程中形成。作為比較，由於介電層38可為異質的且基底材料和其中的填充劑粒子具有不同蝕刻率，因此難以蝕刻介電層38。因此，通孔32和RDL 40分別在單獨的製程中形成，這導致製造成本增加。然而，增加的成本導致調整介電層38的厚度以具有所需值的益處，所述所需值可大於15微米，且可處於約20微米與約40微米之間的範圍內。作為比較，當介電層42由光敏材料形成時，由於曝光的限制，介電層42的厚度受限於例如小於約15微米。
圖11示出通孔50的形成，所述通孔包含金屬晶種層50A和金屬區域(RDL)50B。相應製程經示出為圖22中所繪示的製造流程200中的製程214。根據本揭露的一些實施例，用於形成通孔50的形成製程可包含：沉積毯覆式金屬晶種層；在毯覆式金屬晶種層上方形成圖案化鍍覆遮罩(未繪示)；鍍覆金屬區域50B；移除鍍覆遮罩；以及蝕刻金屬晶種層的暴露部分。通孔50的材料可以選自用於形成通孔32的候選材料的相同群組，且在此處不再贅述。
隨後，形成介電層52以將RDL線部分46L和通孔50包封在其中。相應製程經示出為圖22中所繪示的製造流程200中的製程216。介電層52可由選自用於形成介電層38的相同候選材料的材料形成，且可由模制化合物、模制底填充物、環氧樹脂、樹 脂、無機介電材料或類似者形成，或包括模制化合物、模制底填充物、環氧樹脂、樹脂、無機介電材料或類似者。隨後執行例如CMP製程或機械研磨製程的平坦化製程來平坦化介電層52直到通孔50暴露為止。相應製程還經示出為圖22中所繪示的製造流程200中的製程216。基於此平坦化製程，通孔50的頂端與介電層52的頂表面大體上齊平(共面)。
圖12示出包含RDL 56和介電層58的更多上覆構件的形成。相應製程經示出為圖22中所繪示的製造流程200中的製程218。舉例來說，由斑點表示的一些上覆層可表示與包含介電層42、介電層52、導電構件(RDL)40、導電構件(RDL)46以及導電構件(通孔)50的結構類似的類似層狀結構。根據一些實施例，隨後形成的介電層和先前形成的介電層38、介電層42以及介電層52共同採用交替布局，其中所述介電層中的一些由均質材料形成，而其它介電層由異質材料形成。由均質材料形成的每一介電層可插入由異質材料形成的兩個介電層之間且接觸所述兩個介電層，且由異質材料形成的每一介電層可插入由均質材料形成的兩個介電層之間且接觸所述兩個介電層。舉例來說，介電緩衝層24、介電層42以及介電層58可由均質材料形成，而介電層38和介電層52可以由異質材料形成。取決於相應介電層的材料，上覆結構中的導電構件也可採用RDL 46和RDL(通孔)50的結構。
還形成凸塊下金屬(Under-Bump Metallurgies；UBM)60和電連接件62。相應製程經示出為圖22中所繪示的製造流程200 中的製程220和製程222。可以類似於RDL 46的形成方法的方法形成UBM 60，且UBM 60可包含黏合層(例如鈦層)和上覆銅層。舉例來說，電連接件62可以是焊料區域，或可包含焊料區域。在本文中，上覆於離形膜22的特徵統稱為複合封裝基底64。複合封裝基底64中不含元件晶粒(device die)和主動元件(active device)。
根據本揭露的一些實施例，RDL線部分46L和RDL 26、RDL 40以及RDL 56的厚度T1處於約1微米與約20微米之間的範圍內。均質介電層42(和上覆的其他均質介電層)的厚度T2可處於約3微米與約30微米之間的範圍內。異質介電層層38和異質介電層層52(和上覆的其他異質介電層)的厚度T3可處於約5微米與約50微米之間的範圍內。厚度T3大於厚度T2，且厚度T3對於厚度T2的比值(T3/T2)可處於約1.5與約3.0之間的範圍內。線部分46L與下伏RDL 40之間的間距S1可處於約2微米與約30微米之間的範圍內。線部分46L與上覆RDL(未繪示)之間的間距S2可處於約5微米與約40微米之間的範圍內。根據一些實施例，間距S2對於間距S1的比值(S2/S1)大於1.0，且可處於約1.5與約3.0之間的範圍內。
圖13示出封裝基底66與複合封裝基底64的接合。相應製程經示出為圖22中所繪示的製造流程200中的製程224。雖然示出一個封裝基底66，但可以存在接合到複合封裝基底64的多個相同封裝基底66。根據一些實施例，封裝基底66包含芯68， 所述芯包含芯介電質72、穿透芯介電質72的導電管70以及在導電管70內部的介電填充材料74。根據一些實施例，芯介電質72由光纖玻璃、環氧樹脂、樹脂、預浸體或類似者形成。RDL 76和介電層78形成於芯68的相對側上，且可通過導電管70互連。接合墊80可以連接到RDL 76。介電層82可覆蓋接合墊80的邊緣部分，且暴露出接合墊80的中心部分。舉例來說，介電層82可由焊料遮罩(solder mask)形成。
根據一些實施例，分配包封體84以將封裝基底66包封在其中，所述包封體可由模制底填充物、模制化合物或類似者形成。相應製程還經示出為圖22中所繪示的製造流程200中的製程224。包封體84與封裝基底66的側壁接觸。位於離形膜22上方的結構在下文中稱為複合封裝組件86。
隨後，例如通過將光投影到離形膜22上來從載體20移除(去接合)複合封裝組件86，其中光(例如雷射光束)穿透透明載體20。相應製程經示出為圖22中所繪示的製造流程200中的製程226。基於暴露於光線，離形膜22分解，且複合封裝組件86自載體20而被釋放。圖14中繪示所得結構。在隨後的製程中，例如通過雷射鑽孔製程來圖案化介電緩衝層24。形成可以是焊料區域的電連接件87以接觸RDL 26中的金屬墊。相應製程經示出為圖22中所繪示的製造流程200中的製程228。
隨後可通過鋸割包封體84和下伏介電層來單體化複合封裝組件86，以形成多個相同封裝基底。相應製程經示出為圖22 中所繪示的製造流程200中的製程230。圖15中示出經單體化的封裝基底86'中的一個。封裝基底86'包含封裝基底64'，所述封裝基底64'從複合封裝基底64中單體化出來。根據一些實施例，封裝基底86'接合到封裝組件88和封裝組件90以形成封裝92。相應製程經示出為圖22中所繪示的製造流程200中的製程232。根據本揭露的一些實施例，封裝組件88是元件晶粒。根據本揭露的一些實施例，封裝組件88包含中介體(未繪示)和接合到中介體的元件晶粒(或多個元件晶粒，未繪示)，其中中介體直接接合到封裝基底64'。根據本揭露的一些實施例，封裝組件88包含集成扇出型(Integrated Fan-Out；InFO)封裝，所述集成扇出型封裝包含包封於包封體中的元件晶粒(未繪示)，和形成於包封體與元件晶粒上的RDL。根據本揭露的其它實施例，封裝組件88包含基底上晶圓上晶片(Chip-on-Wafer-on-Substrate；CoWoS)結構，其包含接合到晶圓的晶片，隨後鋸開晶圓以形成封裝，其中封裝進一步接合到封裝基底。舉例來說，封裝組件90可以是印刷電路板或可包括印刷電路板。
圖19A示出封裝基底64'的一部分。根據一些實施例，示出的結構包含介電層DL1到介電層DL9以及更多介電層，所述介電層表示圖12中的介電緩衝層24、介電層38、介電層42、介電層52、介電層58以及類似者。訊號傳輸線SL1到訊號傳輸線SL6以及接地面GPL1到接地面GPL4與如圖12中所繪示的RDL 26、RDL 40、RDL 46、RDL 56以及類似者相對應。接地面GPL1 到接地面GPL4電接地。訊號傳輸線SL1到訊號傳輸線SL6在對應接地面GPL1、接地面GPL2、接地面GPL3以及接地面GPL4之間，且可形成單線傳輸線或差分傳輸線。根據本揭露的一些實施例，傳輸線SL1和傳輸線SL2可形成一對差分傳輸線，且傳輸線SL3和傳輸線SL4可形成一對差分傳輸線。圖19A還示出RDL RDL1到RDL RDL10和通孔V1、通孔V2、通孔V3、通孔V4、通孔V5、通孔V6、通孔V7以及類似者。這些通孔的形狀與對應介電層的材料和形成方法相對應，如參考圖2到圖6以及圖9到圖10所論述。
圖19A中所繪示的結構可與如圖12中所繪示的封裝基底64中的一些部分相對應。舉例來說，介電層DL2、介電層DL4以及介電層DL6可對應於介電層38和介電層52(圖12)且使用類似材料、類似形成方法形成，並具有與介電層38和介電層52(圖12)類似的厚度。換言之，所述介電層DL2、介電層DL4、介電層DL6如同介電層38和介電層52可具有較大的厚度，且可由模制化合物形成。介電層DL1、介電層DL3、介電層DL5和介電層DL7到介電層DL9可對應於介電層42和介電層58(圖15)，且使用類似材料、類似形成方法形成，並具有與介電層42和介電層58(圖15)類似的厚度。換言之，介電層DL1、介電層DL3、介電層DL5和介電層DL7到介電層DL9如同所述介電層42和介電層58可具有較小的厚度，且介電層DL1、介電層DL3、介電層DL5和介電層DL7到介電層DL9可由例如聚醯亞胺或PBO的光 敏材料形成。圖19A還示出包含用於豎直電連接的接墊和通孔的RDL，其與圖12中所繪示的RDL和通孔相對應。
圖19A和圖15中所繪示的結構可用於形成高速傳輸線(例如差分傳輸線)，且可用於傳輸線較長且因此插入損耗較高的大尺寸封裝。為了減小插入損耗，較佳地增大傳輸線的線寬W1(如圖19A所示，且例如增大至大於約15微米或約20微米)，因此可減小傳輸線的電阻(resistance)。然而，增加傳輸線的寬度導致傳輸線的阻抗(impedance)不利地降低，從而導致封裝的不同部分之間的阻抗值不匹配。在本揭露的實施例中，增大傳輸線(例如傳輸線SL1/傳輸線SL2/傳輸線SL3/傳輸線SL4)與相鄰接地面中的一個(例如接地面GPL2)之間的間距S2(圖12和圖19A)，使得在線寬W1增大時，阻抗並不降低，且阻抗可以保持在所需值(例如100歐姆)。根據一些實施例，並不增大間距S1。這是因為以兩個鍍覆製程(如圖2到圖6所示)而在較厚介電層(例如圖12中的介電層38)中形成RDL的製造成本較高。由於間距S1(圖19A)較小，因此介電層(例如介電層DL1、介電層DL3、介電層DL5等)可使用光敏材料來形成，這意味著對應通孔(例如圖12中的通孔部分46V)和RDL線(例如圖12中的線部分46L)可在相同製程中形成，且並不增加用於形成RDL的這些部分的製造成本。因此，在不降低傳輸線的阻抗的情況下，交替的較厚介電層和較薄介電層可以均衡降低插入損耗和保持低製造成本的要求。
由於例如介電層DL1、介電層DL3、介電層DL5以及介電層DL7的一些介電層由光敏材料形成，因此圖19A中所繪示的實施例具有相對低成本，且對應RDL RDL2、RDL RDL4、RDL RDL6等使用單鍍覆製程(如圖9和圖10中所繪示)來形成。根據本揭露的其它實施例，如圖19B中所繪示，形成高性能結構，其中採用更多模制化合物層。對應地，使用雙鍍覆形成方法(如圖2到圖6中所繪示)來形成模制化合物層中的RDL。舉例來說，在圖19B中，除介電層DL2、介電層DL4以及介電層DL6之外的介電層(例如是介電層DL3和介電層DL5)可由模制化合物形成。因此，可增大間距S1"，而例如以落入與間距S2相同的範圍中。雖然成本增加，但可進一步調諧和提高所得結構的性能。這為形成要求一定性能的電路提供一種選擇。為了符合用於形成介電層DL3和介電層DL5的模制化合物的使用要求，使用雙鍍覆製程(與圖2到圖6中的製程類似)來形成通孔V3、通孔V5以及通孔V7以及其上覆金屬線RDL3、金屬線RDL5以及金屬線RDL7，此可由通孔V3、通孔V5以及通孔V7的形狀所觀察出。應瞭解，如圖19A和圖19B中所繪示的結構中的每一個可併入圖15、圖16、圖17以及圖18中所繪示的實施例中的每一個中。
根據一些實施例，如圖19A中所繪示，直接地上覆傳輸線(傳輸線SL1/傳輸線SL2或傳輸線SL3/傳輸線SL4)的介電層(介電層DL2、介電層DL4以及介電層DL6)比直接地在傳輸線之下的介電層(介電層DL1、介電層DL3或介電層DL5)厚。根 據替代實施例，直接地上覆傳輸線(傳輸線SL1/傳輸線SL2或傳輸線SL3/傳輸線SL4)的介電層(介電層DL2、介電層DL4或介電層DL6)比直接地在傳輸線之下的介電層(介電層DL1、介電層DL3或介電層DL5)薄。在此些替代實施例中，在將使用例如模制化合物的異質材料形成較厚的介電層DL1、介電層DL3以及介電層DL5的同時，將使用光敏材料(例如)來形成較薄的介電層DL2、介電層DL4以及介電層DL6。
圖20示意性地示出傳輸線SL1和傳輸線SL2的平面圖，其中圖19A和圖19B中所繪示的橫截面圖可從圖20中的參考橫截面19-19獲得。接地面GPL1、接地面GLP2、接地面GPL3以及接地面GPL4的實例形狀也使用虛線繪示。
返回參考圖15，根據一些實施例，封裝基底64'包含水平高速傳輸線，且因此封裝基底64'用以佈線高速(例如高頻)訊號。封裝基底66可用於佈線電源或低速訊號。因此，在不影響所得電路的性能的情況下，封裝基底66中的介電層可為厚的或薄的。
根據一些實施例，封裝基底64'中的RDL中的一些用以佈線水平高速傳輸線，而其它RDL並不具有在其中水平地佈線的高速傳輸線。根據一些實施例，其中具有水平高速傳輸線的介電層(例如圖19A中的介電層DL1到介電層DL6)可採用交替的方案，而不具有水平高速傳輸線的其它介電層(例如圖19A中的介電層DL7到介電層DL9)可使用光敏材料來形成，其中使用圖9和圖10中的方案來在其中形成RDL。舉例來說，更接近於封裝組 件88的幾個RDL層(例如圖15中的RDL 26、RDL 40以及RDL 46)可以用於佈線高速傳輸線，而高至RDL 56的上覆RDL層可形成於光敏材料中。因此，相應地選則介電層的材料。
如圖1到圖15中所繪示的封裝形成製程被提及為具有RDL優先(RDL-first)方案，其中封裝基底64'中的RDL在接合封裝組件88之前形成。圖16示出使用RDL最末(RDL-last)方案形成的封裝92。在封裝92的形成中，首先提供封裝組件88，其中金屬墊94處於封裝組件88的表面。隨後，封裝基底64逐層形成在封裝組件88上。舉例來說，首先形成由光敏(均質)材料形成的介電層24'，且RDL 26'經形成並延伸到介電層24'中以接觸金屬接墊94。在後續製程中，形成介電層38、介電層42和介電層52以及通孔32、RDL 40及RDL 46、通孔50以及RDL 56等。隨後封裝基底66接合到封裝基底64，且包封於包封體84中。隨後單體化所得複合封裝組件以形成多個封裝92，其中包含封裝基底64'。
圖17根據一些實施例示出封裝92。這些實施例與圖15中的封裝(使用RDL優先方法)類似，不同之處在於並不使用如圖15中所繪示的封裝基底66。相反，封裝組件90直接接合到封裝基底64'。
圖18示出根據一些實施例的封裝92。這些實施例與圖16中所繪示的內容(使用RDL最末方法)類似，不同之處在於並不使用封裝基底66。相反，封裝組件90直接接合到封裝基底64'。
圖21示出圖15中的區域96的放大圖，其示出介電層38的一部分(例如異質材料)、介電層42的一部分以及RDL 40的一部分。由以上提及，介電層38可包含基底材料38A和球形粒子38B，所述基底材料例如環氧樹脂、樹脂、聚合物以及類似者。由於平坦化製程，可移除一些球形粒子38B的頂端部分以形成部分粒子(partial particle)，所述部分粒子具有與基底材料38A的平坦頂表面共面的平坦頂表面。介電層42的底表面接觸部分粒子38B和基底材料38A的平坦頂表面。另一方面，介電層42可為均質的且其中並不包含粒子。
在以上繪示的實施例中，根據本揭露的一些實施例論述一些製程和特徵以形成三維(three-dimensional；3D)封裝。還可包含其它特徵與製程。舉例來說，可包含測試結構以輔助對3D封裝或3DIC元件的校驗測試。測試結構可包含例如形成於重佈線層中或基底上的測試接墊，所述基底允許對3D封裝或3DIC的測試、對探針和/或探針卡的使用以及類似操作。可對中間結構和最終結構執行校驗測試。另外，本文中所公開的結構和方法可與並有已知良好晶粒的中間校驗的測試方法結合使用以增加良率並降低成本。
本揭露的實施例具有一些有利特徵。通過在傳輸線的一側(頂側或底側)上使用模制化合物或類似材料，可增大傳輸線的寬度(以降低電阻(resistance))而不會導致傳輸線的阻抗(impedance)的不合期望的降低。在另一側(底側或頂側)上， 可使用光敏材料以降低製造成本。因此，在本揭露的實施例中，在提升電路性能和降低製造成本之間能夠取得平衡。
根據本揭露的一些實施例，一種封裝結構的形成方法包括：形成第一重佈線；形成第一聚合物層，所述第一聚合物層包括環繞第一重佈線的第一部分以及交疊第一重佈線的第二部分；形成在第一聚合物層上方且接觸第一聚合物層的一對差分傳輸線；將所述一對差分傳輸線模制於第一模制化合物中，其中第一模制化合物包括環繞所述一對差分傳輸線的第一部分以及交疊所述一對差分傳輸線的第二部分；以及形在所述一對差分傳輸線上方且電耦合到所述一對差分傳輸線的電連接件。在一實施例中，所述形成方法更包括：當形成所述一對差分傳輸線時，同時形成第二重佈線；形成在第二重佈線上方且接觸第二重佈線的通孔；以及執行平坦化製程以使通孔和第一模制化合物的頂表面齊平。在一實施例中，形成第二重佈線包括第一鍍覆製程，且形成通孔包括第二鍍覆製程。在一實施例中，所述形成方法更包括：形成與所述一對差分傳輸線交疊的第一接地面，其中所述一對差分傳輸線與第一接地面間隔開第一間距；以及形成交疊所述一對差分傳輸線的第二接地面，其中所述一對差分傳輸線與第二接地面間隔開大於第一間距的第二間距。在一實施例中，第一模制化合物包括基底材料和位於所述基底材料中的填充劑粒子，且第一聚合物層由均質材料形成。在一實施例中，所述形成方法更包括：將第一封裝基底接合到電連接件；以及執行單體化製程以鋸割第一 聚合物層和第一模制化合物，而形成第二封裝基底。在一實施例中，所述形成方法更包括：形成在第一模制化合物上方且接觸第一模制化合物的第二聚合物層；以及形成在第二聚合物層上方且接觸第二聚合物層的第二模制化合物。
根據本揭露的一些實施例，一種封裝結構的形成方法包括：形成多個聚合物層；形成多個模制化合物層，其中多個聚合物層和多個模制化合物層交替地形成，且其中多個模制化合物層中的每一個由包括分配模制化合物材料以及執行平坦化製程以使模制化合物材料的頂表面齊平的製程形成；在多個聚合物層中的每一個中形成第一重佈線；以及在多個模制化合物層中的每一個中形成第二重佈線。在一實施例中，多個模制化合物層中的一個比多個聚合物層中的第一聚合物層和第二聚合物層厚，其中第一聚合物層上覆多個模制化合物層中的一個且接觸多個模制化合物層中的一個，且第二聚合物層在多個模制化合物層中的一個之下且接觸多個模制化合物層中的一個。在一實施例中，多個聚合物層未由平坦化製程平坦化。在一實施例中，方法更包括形成多個通孔，每個通孔在多個模制化合物層中的一個中，且多個通孔中的每一個和對應下伏第一重佈線或第二重佈線分別在單獨的製程中形成。在一實施例中，多個通孔中的每一個由對應平坦化製程平坦化。在一實施例中，所述形成方法更包括接合封裝基底以電耦合到第一重佈線。在一實施例中，所述形成方法更包括在多個聚合物層和多個模制化合物層中的一個中形成一對差分傳輸線。 在一實施例中，所述形成方法更包括：在所述一對差分傳輸線上方形成第一接地面，其中所述對差分傳輸線與第一接地面間隔開第一間距；以及在所述一對差分傳輸線下方形成第二接地面，其中所述對差分傳輸線與第二接地面間隔開不同於第一間距的第二間距。在一實施例中，所述一對差分傳輸線處於多個模制化合物層中的一個中，且第一接地面和第二接地面處於多個聚合物層中的兩個中，且第一間距大於第二間距。
根據本揭露的一些實施例，一種封裝結構包括：多個聚合物層，其中多個聚合物層分別具有第一厚度；多個模制化合物層，其中多個聚合物層和多個模制化合物層交替地定位，且其中多個模制化合物層分別具有大於第一厚度的第二厚度；第一重佈線，處於多個聚合物層中的每一個中；以及第二重佈線，處於多個模制化合物層中的每一個中。在一實施例中，封裝結構更包括多個聚合物層和多個模制化合物層中的一個中的一對差分傳輸線。在一實施例中，封裝結構更包括：第一接地面，位於所述一對差分傳輸線上方，其中所述一對差分傳輸線與第一接地面間隔開第一間距；以及第二接地面，位於所述一對差分傳輸線下方，其中所述一對差分傳輸線與第二接地面間隔開不同於第一間距的第二間距。在一實施例中，多個聚合物層和多個模制化合物層為第一封裝基底的部分，且封裝更包括接合到第一封裝基底的第二封裝基底。
前文概述若干實施例的特徵以使得本領域的技術人員 可更好地理解本揭露的方面。本領域的技術人員應瞭解，其可容易地將本揭露用作設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這類等效構造並不脫離本揭露的精神和範圍，且其可在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
20:載體 22:離形膜 24:介電緩衝層 38、42、52、58:介電層 26、40、46、50、56:重佈線 32:通孔 46L:線部分 46V:通孔部分 60:凸塊下金屬 62:電連接件 64:複合封裝基底 S1、S2:間距 T1、T2、T3:厚度

Claims (13)

  1. 一種封裝結構的形成方法，包括：形成第一重佈線；形成第一聚合物層，所述第一聚合物層包括環繞所述第一重佈線的第一部分以及交疊所述第一重佈線的第二部分；形成在所述第一聚合物層上方且接觸所述第一聚合物層的一對差分傳輸線；將所述一對差分傳輸線模制於第一模制化合物中，其中所述第一模制化合物包括環繞所述一對差分傳輸線的第一部分以及交疊所述一對差分傳輸線的第二部分；以及形成在所述一對差分傳輸線上方且電耦合到所述一對差分傳輸線的電連接件。
  2. 如請求項1所述的封裝結構的形成方法，更包括：當形成所述一對差分傳輸線時，同時形成第二重佈線；形成在所述第二重佈線上方且接觸所述第二重佈線的通孔；以及執行平坦化製程以使所述通孔和所述第一模制化合物的頂表面齊平。
  3. 如請求項2所述的封裝結構的形成方法，其中形成所述第二重佈線包括第一鍍覆製程，且形成所述通孔包括第二鍍覆製程。
  4. 如請求項1所述的封裝結構的形成方法，更包括： 形成與所述一對差分傳輸線交疊的第一接地面，其中所述一對差分傳輸線與所述第一接地面間隔開第一間距；以及形成交疊所述一對差分傳輸線的第二接地面，其中所述一對差分傳輸線與所述第二接地面間隔開大於所述第一間距的第二間距。
  5. 如請求項1所述的封裝結構的形成方法，其中所述第一模制化合物包括基底材料和位於所述基底材料中的填充劑粒子，且所述第一聚合物層由均質材料形成。
  6. 一種封裝結構的形成方法，包括：形成多個聚合物層；形成多個模制化合物層，其中所述多個聚合物層和所述多個模制化合物層交替地形成，且其中所述多個模制化合物層中的每一個由包括以下的製程形成：分配模制化合物材料；以及執行平坦化製程以使所述模制化合物材料的頂表面齊平；在所述多個聚合物層中的每一個中形成第一重佈線；以及在所述多個模制化合物層中的每一個中形成第二重佈線。
  7. 如請求項6所述的封裝結構的形成方法，其中所述多個模制化合物層中的一個比所述多個聚合物層中的第一聚合物層和第二聚合物層厚，其中所述第一聚合物層上覆所述多個模制化合物層中的所述一個且接觸所述多個模制化合物層中的所述一 個，且所述第二聚合物層在所述多個模制化合物層中的所述一個之下且接觸所述多個模制化合物層中的所述一個。
  8. 如請求項6所述的封裝結構的形成方法，其中所述多個聚合物層未由平坦化製程平坦化。
  9. 如請求項6所述的封裝結構的形成方法，更包括形成多個通孔，每個通孔在所述多個模制化合物層中的一個中，且所述多個通孔中的每一個和對應下伏第一重佈線或第二重佈線分別在單獨的製程中形成。
  10. 如請求項9所述的封裝結構的形成方法，其中所述多個通孔中的每一個由對應平坦化製程平坦化。
  11. 一種封裝結構，包括：多個聚合物層，其中所述多個聚合物層分別具有第一厚度；多個模制化合物層，其中所述多個聚合物層和所述多個模制化合物層交替地定位，且其中所述多個模制化合物層分別具有大於所述第一厚度的第二厚度；第一重佈線，處於所述多個聚合物層中的每一個中；以及第二重佈線，處於所述多個模制化合物層中的每一個中。
  12. 如請求項11所述的封裝結構，更包括所述多個聚合物層和所述多個模制化合物層中的一個中的一對差分傳輸線。
  13. 如請求項12所述的封裝結構，更包括：第一接地面，位於所述一對差分傳輸線上方，其中所述一對差分傳輸線與所述第一接地面間隔開第一間距；以及 第二接地面，位於所述一對差分傳輸線下方，其中所述一對差分傳輸線與所述第二接地面間隔開不同於所述第一間距的第二間距。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508665B2 (en) 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
KR20230128976A (ko) * 2022-02-28 2023-09-05 이비덴 가부시키가이샤 프린트 배선판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100144099A1 (en) * 2005-04-21 2010-06-10 Wavenicsesp Method for manufacturing passive device and semiconductor package using thin metal piece
US20160293557A1 (en) * 2015-03-30 2016-10-06 Sony Corporation Package and antenna apparatus including package
US20190058231A1 (en) * 2014-09-11 2019-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package including dielectric waveguide

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US8053861B2 (en) * 2009-01-26 2011-11-08 Novellus Systems, Inc. Diffusion barrier layers
JP2013149941A (ja) * 2011-12-22 2013-08-01 Ngk Spark Plug Co Ltd 多層配線基板及びその製造方法
CN103188861B (zh) * 2011-12-27 2016-01-27 鸿富锦精密工业(武汉)有限公司 布设了差分对的印刷电路板
JP2014075515A (ja) * 2012-10-05 2014-04-24 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US8941244B1 (en) * 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
TWI576869B (zh) * 2014-01-24 2017-04-01 精材科技股份有限公司 被動元件結構及其製作方法
JP2015226034A (ja) * 2014-05-30 2015-12-14 京セラサーキットソリューションズ株式会社 配線基板
US9601353B2 (en) * 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
US10468357B2 (en) * 2015-03-11 2019-11-05 Intel Corporation Stretchable electronics fabrication method with strain redistribution layer
US9735131B2 (en) * 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9972589B1 (en) * 2017-03-30 2018-05-15 Intel Corporation Integrated circuit package substrate with microstrip architecture and electrically grounded surface conductive layer
US10522526B2 (en) * 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
US10629540B2 (en) 2017-09-27 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP2019071393A (ja) 2017-10-11 2019-05-09 イビデン株式会社 プリント配線板
US11069671B2 (en) 2018-03-23 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
DE102018123492A1 (de) 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100144099A1 (en) * 2005-04-21 2010-06-10 Wavenicsesp Method for manufacturing passive device and semiconductor package using thin metal piece
US20190058231A1 (en) * 2014-09-11 2019-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package including dielectric waveguide
US20160293557A1 (en) * 2015-03-30 2016-10-06 Sony Corporation Package and antenna apparatus including package

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