TW202518701A - 積體電路封裝及其形成方法 - Google Patents

Abstract

本發明實施例的方法包括在導電墊上形成第一導電柱，所述第一導電柱連接導電墊；分配第一聚合物層，其中所述第一聚合物層接觸所述第一導電柱的側壁的下部分；硬化所述第一聚合物層；將第二聚合物層分配到所述第一聚合物層上。所述第二聚合物層接觸所述第一導電柱的所述側壁的上部分；以及硬化所述第二聚合物層。

Description

作為導電通孔的包封體的多聚合物層

在形成積體電路時，在晶圓中的半導體基底的表面形成電晶體等積體電路裝置。然後在積體電路裝置上形成內連線結構。金屬墊形成在內連線結構上並且電性耦合內連線結構。鈍化層和第一聚合物層形成在金屬墊上，而金屬墊則通過鈍化層和第一聚合物層中的開口暴露。第一聚合物層具有緩衝應力的功能。

然後可以形成金屬柱以連接金屬墊的頂面，隨後在重分佈線上形成第二聚合物層。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用元件符號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…下方（underlying）」、「位於…下（below）」、「下部的（lower）」、「位於…上方（overlying）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個裝置或特徵與另一（其他）裝置或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

提供積體電路封裝件及其形成方法。根據本揭露的一些實施例，形成裝置晶粒，其包括金屬通孔（也稱為金屬柱或金屬凸塊）。第一聚合物層被分配（dispense）並硬化。第一聚合物層與金屬通孔的下部分的側壁接觸。然後將第二聚合物層分配到第一聚合物層上並接觸第一聚合物層。第二聚合物層可以與金屬通孔的上部分的側壁接觸。通過形成多個聚合物層，聚合物層和下方特徵（例如鈍化層）之間的脫層被消除。

本文討論的實施例將提供能夠實現或使用本揭露的主題的實例，並且本領域具有通常技術者將容易理解可以進行修改且保持在不同實施例的預期範圍內。在各個視圖和說明性的實施例中，相同的元件符號用於指示相同的元件。儘管方法實施例可以是以特定順序執行被討論，但是其他方法實施例可以以任何邏輯順序執行。

圖1至16示出根據本揭露的一些實施例的形成封裝件的中間階段的剖面圖。對應的製程也示意性地反映在圖17所示的製程流程。

圖1示出積體電路裝置20的剖面圖。根據本揭露的一些實施例，裝置20是或包括裝置晶圓，裝置晶圓包括主動裝置和可能的被動裝置，其被表示為積體電路裝置26。裝置20中可以包括多個晶片（裝置晶粒）20’，其中示出晶粒20’中的一者。根據本揭露的另一些實施例，裝置20是中介物晶圓，其不含主動裝置，並且可以包括或不包括被動裝置。根據本揭露的又一些實施例，裝置20是或包括封裝基底帶（substrate strip），其包括無芯的封裝基底或其中具有芯的帶芯封裝基底。在後續的討論中，以裝置晶圓作為裝置20的實例，裝置20也可以稱為晶圓20。本揭露的實施例也可以應用在中介物晶圓、封裝基底、封裝件等。

根據本揭露的一些實施例，晶圓20包括形成在半導體基底24的頂面處的半導體基底24和特徵。半導體基底24可以由晶體矽、晶體鍺、矽鍺、碳摻雜矽或III-V化合物半導體（例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等）形成或包括它們。可以在半導體基底24中形成淺溝槽隔離（STI）區（未示出）以隔離半導體基底24中的主動區。

根據本揭露的一些實施例，晶圓20包括形成在半導體基底24的頂面上的積體電路裝置26。積體電路裝置26可以包括根據一些實施例的互補金屬氧化物半導體（CMOS）電晶體、電阻器、電容器、二極體等。積體電路裝置26的細節在此不再贅述。根據另一些實施例，晶圓20用於形成中介物（其不含主動裝置）。

層間介電層（ILD）28形成在半導體基底24上並且填滿積體電路裝置26中的電晶體的閘極堆疊（未示出）之間的空間。根據一些實施例，ILD28由氧化矽、磷矽玻璃（PSG）、硼矽玻璃（BSG）、摻硼磷矽玻璃（BPSG）、摻氟矽玻璃（FSG）等形成。ILD28可以使用旋塗、可流動化學氣相沉積（FCVD）等來形成。根據本揭露的一些實施例，ILD28也可以使用諸如電漿增強化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）等沉積方法來形成。

接觸插塞30形成在ILD28中，並用於電性連接積體電路裝置26與上覆金屬線和上覆通孔。根據本揭露的一些實施例，接觸插塞30由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層的導電材料形成或包括前述導電材料。接觸插塞30的形成可以包括在ILD28中形成接觸開口、將導電材料填充到接觸開口中以及執行平坦化製程（諸如化學機械拋光（CMP）製程或機械研磨製程）以使接觸插塞30的接觸開口的頂面與ILD28的頂面齊平。

內連線結構32是形成在積體電路裝置26上。內連線結構32包括形成在介電層38（也稱為金屬間電介質（IMD））和蝕刻停止層（未示出）中的金屬線34和通孔36。以下將同一階層的金屬線統稱為金屬層。根據本揭露的一些實施例，內連線結構32包括通過通孔36互連的包括金屬線34的多個金屬層。金屬線34和通孔36可以由銅或銅合金形成，也可以由其他金屬形成。

根據本揭露的一些實施例，介電層38由低介電常數介電材料形成。例如，低介電常數介電材料的介電常數（k值）可以是小於約3.5。介電層38可以包括含碳低介電常數介電材料、氫矽酮半氧烷（HSQ）、甲基矽酮半氧烷（MSQ）等。蝕刻停止層形成在相應介電層38下方，並且可以由氮化鋁、氧化鋁、碳氧化矽、氮化矽、碳化矽、氧氮化矽、其類似物或其多層形成或包括它們。

金屬線34和通孔36的形成可以包括單鑲嵌製程及/或雙鑲嵌製程。在形成金屬線或通孔的單鑲嵌製程中，在介電層38中的一者中形成溝渠或通孔開口，然後用導電材料填充溝渠或通孔開口。然後進行平坦化製程，例如CMP製程，以除去高於介電層的頂面的導電材料的多餘部分，並在相應的溝渠或通孔開口中留下金屬線或通孔。在雙鑲嵌製程中，溝渠和通孔開口都形成在介電層中，通孔開口位於溝渠下方並與溝渠相連。然後將導電材料填充到溝渠和通孔開口中，以分別形成金屬線和通孔。導電材料可以包括擴散阻擋層和在擴散阻擋層上的含銅的金屬材料。擴散阻擋層可以包括鈦、氮化鈦、鉭、氮化鉭等。

金屬線34包括頂部介電層（表示為介電層38T）中的頂部導電（金屬）特徵（表示為34T），例如金屬線、金屬墊或通孔，其中頂部介電層是介電層38的頂部層。根據一些實施例，介電層38T由與下方介電層38的材料相似的低介電常數介電材料形成。頂部介電層38T中的金屬特徵34T也可以由銅或銅合金形成，並且可以具有雙鑲嵌結構或單鑲嵌結構。

根據一些實施例，蝕刻停止層（未示出）可以沉積在頂部介電層38T和頂部金屬層上。蝕刻停止層可以由氮化矽、氧化矽、碳氧化矽、氧氮化矽等形成或含有氮化矽、氧化矽、碳氧化矽、氧氮化矽等。

鈍化層42（有時稱為鈍化層-1或鈍化-1）可以形成在金屬特徵34T和頂部介電層38T上。根據一些實施例，鈍化層42由介電常數等於或大於氧化矽的介電常數的非低介電常數介電材料形成。鈍化層42可以由無機介電材料形成或包括無機介電材料，其可以包括選自但不限於未摻雜的矽玻璃（USG）、氮化矽（SiN）、氧化矽（SiO ₂）、氮氧化矽（SiON）、碳氧化矽（SiOC）、或其類似物、其組合、及/或其多層。根據一些實施例，頂部介電層38T和頂部金屬線34T的頂面是彼此齊平。因此，鈍化層42可以是平坦層。

根據一些實施例，通孔44形成在鈍化層42中以電性連接下方頂部金屬特徵34T。金屬墊46還形成在通孔44上。對應的製程在製程流程200中顯示為製程202如圖17所示。根據一些實施例，金屬墊46包括鋁、鋁銅、銅等。

根據一些實施例，通孔44和金屬墊46在同一個製程中形成。形成製程可以包括蝕刻鈍化層42以形成開口，沉積包括延伸到開口中的第一部分和在鈍化層42上的第二部分的金屬層，以及圖案化金屬層以形成通孔44和金屬墊46。根據另一些實施例，形成製程可以包括沉積金屬晶種層、形成圖案化的電鍍罩幕以及電鍍在金屬晶種層上並延伸到開口中的金屬層。然後除去圖案化的電鍍罩幕，然後蝕刻先前被電鍍罩幕覆蓋的金屬晶種層的部分。根據有一些實施例，通孔44和金屬墊46是分開形成的，其中通孔44是在單鑲嵌製程中形成的，並且金屬墊46是通過沉積和圖案化形成的。

接下來，也如圖2所示，形成鈍化層50（有時稱為鈍化層-2或鈍化-2）。對應的製程在圖17所示的製程流程200中顯示為製程204。根據一些實施例，鈍化層50由無機介電材料形成或包括無機介電材料，其可包括基於氮化物的介電材料，例如氮化矽、氧氮化矽、碳氮化矽等。根據另一些實施例，鈍化層50可以包括基於氧化物的介電材料，例如未摻雜的矽玻璃（USG）、旋塗玻璃（SOG）、氧化矽等。

根據又一些實施例，鈍化層50可以具有包括多個層的多層結構。舉例來說，鈍化層50可以包括氮化矽層以及氮化矽層上的氧化矽層。氧化矽層上可能有也可能沒有額外的氮化矽層。鈍化層50和鈍化層50中的子層（如果有的話）可以通過諸如原子層沉積（ALD）、化學氣相沉積（CVD）等共形沉積製程形成。

根據又一些實施例，鈍化層50由諸如聚合物的有機物介電材料形成，其以可流動形式分配，然後被硬化為固體。根據這些實施例，鈍化層50可以由光敏聚合物（例如聚醯亞胺、聚苯並噁唑（PBO）、苯並環丁烯（BCB）等）或非光敏聚合物形成。

在沉積鈍化層50之後，可以通過各向異性蝕刻製程進行圖案化製程，從而在鈍化層50中形成通孔開口，並暴露出下方金屬墊46。圖案化製程可以包括形成光阻層，以及對光阻層進行曝光製程和顯影製程。由此移除光阻層中不需要的部分，並將圖案化的光阻層用作蝕刻罩幕以蝕刻鈍化層50，從而在鈍化層50中形成開口。鈍化層50的圖案化之後，去掉蝕刻罩幕。

參考圖3，聚合物緩衝層54選擇性地形成在一些金屬墊46上，而非全部金屬墊46上。對應的製程在圖17所示的製程流程200中顯示為製程206。根據一些實施例，聚合物緩衝層54可以由聚合物形成。聚合物可以是光敏的或非光敏的。可以通過諸如旋塗的分配製程來形成聚合物緩衝層54。聚合物緩衝層54可以包括聚醯亞胺、PBO、BCB等。分配後，對聚合物緩衝層54進行圖案化。根據一些實施例，聚合物緩衝層54的厚度可以在約3μm至約8μm之間的範圍內。

根據其中聚合物緩衝層54感光的一些實施例，圖案化可以包括在分配之後烘烤聚合物緩衝層54、進行曝光製程（使用微影罩幕）以及對曝光的聚合物緩衝層54進行顯影，從而移除聚合物緩衝層54中不需要的部分。然後可以進行後烘烤製程，使得聚合物緩衝層54交聯並且不會被隨後的曝光和顯影製程進一步圖案化。

根據其中聚合物緩衝層54不感光的另一些實施例，聚合物緩衝層54的形成可以包括分配聚合物緩衝層54，以及將聚合物緩衝層54硬化為固體。然後可以在聚合物緩衝層54上形成諸如光阻層的蝕刻罩幕，然後使用光阻層作為蝕刻罩幕蝕刻聚合物緩衝層54。然後移除蝕刻罩幕。

接下來，參考圖4，根據一些實施例，形成金屬晶種層51，諸如通過物理氣相沉積（PVD）以沉積方式形成。對應的製程在圖17所示的製程流程200中顯示為製程208。金屬晶種層可以包括鈦層和鈦層上的銅層。

進一步參考圖4，在金屬晶種層51上形成電鍍罩幕52，並且圖案化電鍍罩幕，以形成與金屬墊46重疊的開口。對應的製程在圖17所示的製程流程200中顯示為製程210。然後電鍍金屬材料56。對應的製程在圖17所示的製程流程200中顯示為製程212。根據一些實施例，沉積是通過電化學電鍍來進行的。金屬材料可包括銅、鎳、鎢、鈷、或其類似物、其組合及/或其多層。

根據一些實施例，整個電鍍金屬材料53由例如銅、鎢、鈷等均質材料形成。根據另一些實施例，電鍍金屬材料53包括下層（例如銅層）53A和在下層53A上的上層（例如鎳層或焊料層）53B。

然後移除電鍍罩幕52。對應的製程在圖17所示的製程流程200中顯示為製程214。暴露金屬晶種層51的一些部分。然後以金屬材料用作蝕刻罩幕，通過蝕刻金屬晶種層51的暴露部分。對應的製程在圖17所示的製程流程200中顯示為製程216。金屬晶種層51和電鍍金屬材料53中剩餘的部分統稱為金屬通孔（或金屬柱和金屬凸塊）56，如圖5所示。根據一些實施例，金屬通孔56具有垂直或實質上垂直的側壁，舉例來說，傾斜角在約87度和約93度之間的範圍內。

由於聚合物緩衝層54選擇性地形成在一些金屬墊46上，所以聚合物緩衝層54選擇性地形成在一些金屬通孔56（例如較大的金屬通孔56）下方，而不是在其他金屬通孔56（例如較窄的金屬通孔56）下方。舉例來說，金屬通孔56可以包括金屬通孔56A和56B。通孔56B的寬度（或長度）W2可以大於通孔56A的寬度W1。比值W2/W1可以大於約1.2，並且可以在約1.2與約5之間的範圍內。在圖5中，當通孔56B比通孔56A窄時，虛線用來表示通孔56B的邊緣的可能位置。

根據另一些實施例，通孔56B的寬度W2可以等於或大於通孔56A的寬度W1。根據一些實施例，寬度W1可以在約10μm和約20μm之間的範圍內，並且寬度W2可以在約24μm和約60μm之間的範圍內。彼此分開的緊鄰聚合物緩衝層54可以具有小於約200μm的間距。

另外，鈍化層50中的金屬通孔56A和56B的部分的開口可以分別有寬度W3和W4，其中寬度W4大於寬度W3。比值W4/W3可以大於約1.2，並且可以在約1.2與約5之間的範圍內。根據一些實施例，寬度W3可以在約6μm和約12μm之間的範圍內，並且寬度W4可以在約10μm和約35μm之間的範圍內。較窄的通孔56A的高度可以大於較寬的通孔56B的高度。

參考圖6，分配聚合物層58。對應的製程在圖17所示的製程流程200中顯示為製程218。根據一些實施例，聚合物層58包括聚合物，其以可流動形式分配。聚合物層58可以包括聚醯亞胺、PBO、BCB等。分配可以包括旋塗。控制聚合物層58的量，這樣當旋塗完成後，聚合物層58為覆蓋鈍化層50的薄層。根據一些實施例，鈍化層50的整個暴露表面被覆蓋。

聚合物層58接觸金屬通孔56的側壁的下部分，而金屬通孔56的側壁的上部分和頂面暴露。根據一些實施例，不對聚合物層58進行曝光製程，且不對聚合物層58進行顯影製程。聚合物層58在金屬通孔56的側壁的下部分上的選擇性形成是由於旋塗以及控制聚合物層58的量。根據一些實施例，聚合物層58的厚度T1可以在金屬通孔56的高度H1的約3％至約2/3之間的範圍內。根據一些實施例，厚度T1小於約15μm，並且可以在約1μm與約15μm之間的範圍內。

聚合物層58在硬化製程60中硬化，從而固化。對應的製程在圖17所示的製程流程200中顯示為製程220。根據一些實施例，硬化製程60包括軟烤製程，而硬化製程60中不包括硬烤製程。根據一些實施例，軟烤製程在約90℃至約110℃之間的第一溫度範圍內的溫度下進行。軟烤製程的持續時間可以在約1分鐘至約5分鐘之間的範圍內。聚合物層58中的溶劑被軟烤製程驅出。

根據一些實施例，在軟烤製程之後，不進行硬烤製程，且製程繼續進行至分配聚合物層62。根據另一些實施例，在軟烤製程之後，在比用於軟烤製程的第一溫度高的第二溫度下執行硬烤製程。舉例來說，第二溫度可以在約140℃和約250℃之間的範圍內。硬烤製程的持續時間可以在約5分鐘至約1小時之間的範圍內。

根據一些實施例，硬化製程60造成聚合物層58的完全固化。根據另一些實施例，硬化製程60造成聚合物層58的部分硬化，其中硬化的聚合物層58為固體，但比進行硬烤製程的情況下更軟。或者，部分硬化的聚合物層58也可被認為是可流動，但小於分配時的可流動性。參數「酰亞胺化比」可用於測量硬化程度。醯亞胺化比的程度越高，聚合物材料的機械強度越高，則對應的聚合物層58也越硬。因此，部分硬化的聚合物層58具有第一醯亞胺化，其比其完全硬化之後（例如在硬烤製程之後）的第二醯亞胺化比小。

參考圖7，分配聚合物層62。對應的製程在圖17所示的製程流程200中顯示為製程222。根據一些實施例，聚合物層62包括聚合物，其以可流動形式分配。舉例來說，聚合物層62可以包括聚醯亞胺、PBO、BCB等。聚合物層62的材料可以與聚合物緩衝層54的材料相同或不同。分配可以包括旋塗。根據一些實施例，聚合物層62完全填滿鄰近的金屬通孔56之間的間隙，金屬通孔56被聚合物層62覆蓋。重疊的部分可以有大於約3μm的厚度。

聚合物層62接觸金屬通孔56的頂面和側壁的上部分，依一些實施例，聚合物層62的厚度T2大於聚合物層58的厚度T1。根據一些實施例，厚度T2大於約10μm，並且可以在約10μm與約50μm之間的範圍內。根據一些實施例，不對聚合物層62進行曝光製程與顯影製程。

聚合物層62在硬化製程64中硬化。對應的製程在圖17所示的製程流程200中顯示為製程224。根據一些實施例，硬化製程64包括軟烤製程。根據一些實施例，例如，在約90℃和約110℃之間的第一溫度範圍內的第一溫度下執行軟烤製程。軟烤製程的持續時間可以在約1分鐘至約5分鐘之間的範圍內。聚合物層62中的溶劑被軟烤製程驅出。

硬化製程64可以還包括軟烤製程之後的硬烤製程。硬烤製程在比軟烤製程所用的第一溫度高的第二溫度下進行。舉例來說，第二溫度可以在約140℃和約250℃之間的範圍內。硬烤製程的持續時間可以在約5分鐘至約1小時之間的範圍內。

根據一些實施例，聚合物層62是由均質的聚合物形成的均質層。根據另一些實施例，聚合物層62包括多個子層，例如子層62A和62B。聚合物層62中可能包括更多子層。子層（如果存在）之間的介面低於金屬通孔56的頂面。舉例來說，圖7示意性地示出子層62A和62B以及子層62A和62B之間的介面。鄰近的子層可以由相同的聚合物或不同的聚合物組成，子層的材料選自聚合物層58和62的同一組候選材料。此外，在分配下一個子層之前，每個子層會先進行軟烤製程。在分配下一個子層之前，每個子層也可能會或可能不會有硬烤製程。

根據一些實施例，執行平坦化製程以平坦化聚合物層62的頂面。其餘聚合物層62的平坦頂面可以高於金屬通孔56的頂面或與金屬通孔56的頂面齊平。根據另一些實施例，不執行平坦化製程。

參考圖8，單體化晶圓20，諸如被切割成多個離散的裝置晶粒20’。對應的製程在圖17所示的製程流程200中顯示為製程226。在切割製程中，晶圓20可以固定在切割膠帶（未示出）上，切割膠帶進一步固定在框架（未示出）上。

參見圖9，提供載板70，其中離型膜72塗覆在載板70上。載板70可以是玻璃載板、矽晶圓、有機載板等。離型膜72可以由基於聚合物的材料及/或基於環氧的熱釋放材料形成，例如LTHC材料。

通過為黏合膜的晶粒貼合膜74將裝置晶粒20’放置和附接到載板70。應的製程在圖17所示的製程流程200中顯示為製程228。儘管將兩個裝置晶粒20’顯示為一組，但也可以有附接到載板70的多組裝置晶粒20’。

接下來，將裝置晶粒20’封裝在包封體78中，如圖10所示。對應的製程在圖17所示的製程流程200中顯示為製程230。包封體78（也稱為間隙填充材料）填充鄰近的裝置晶粒20’之間的間隙。包封體78可以包括模製化合物、模製底部填充物、環氧及/或樹脂。或者，包封體78可以包括無機介電層，例如氮化矽層、氮化矽層上的氧化矽層等。包封體78的頂面比金屬通孔56的頂端高。當使用模製化合物時，模製化合物可以包括基部材料，基部材料可以是聚合物、樹脂、環氧或其類似物以及基部材料中的填料粒子（未示出）。填料粒子可以是SiO ₂、Al ₂O ₃、二氧化矽、或其類似物的介電粒子，並且可以有球形形狀。另外，球體填料粒子可以具有相同或不同直徑。

如圖11所示，進行例如CMP製程或機械研磨製程等平坦化製程，以減薄包封體78和聚合物層62，直到金屬通孔56全部暴露。對應的製程在圖17所示的製程流程200中顯示為製程232。

圖12至14示出包括介電層80和重佈線82的前側重佈結構86的形成。對應的製程在圖17所示的製程流程200中顯示為製程234。參考圖12，形成第一介電層80。根據一些實施例，介電層80可以由聚合物例如PBO、聚醯亞胺等形成。介電層80的形成可以包括可流動形式的塗佈介電層80，然後硬化介電層80。根據本揭露的另一些實施例，介電層80由例如氮化矽、氧化矽等無機介電材料形成。形成方法可以包括CVD、ALD、電漿增強化學氣相沉積（PECVD）或其他適用的沉積方法。介電層80被圖案化以形成開口81，通過開口81暴露出金屬通孔56。

根據一些實施例，聚合物層58的所有最頂端與介電層80間隔聚合物層62。根據另一些實施例，由於製程變化，聚合物層58的一些最頂端與介電層80間隔開，而聚合物層58的另一些最頂端與介電層80的底面接觸。舉例來說，金屬通孔56B可以具有下方聚合物緩衝層54，其提高聚合物層58的高度，因此聚合物層58上的一些或全部金屬通孔56可以延伸到並接觸介電層80的底面。根據這些實施例，虛線79被繪示為表示聚合物層58和62之間的介面。

參考圖13，重佈線82被形成為電性連接裝置晶粒20’。每個重佈線82包括形成在相應的下方介電層80中的通孔部分以及在相應的介電層80上的線部分（金屬線）。根據本揭露的一些實施例，重佈線82由製程形成，包括沉積金屬晶種層（未示出）、在金屬晶種層上形成和圖案化光阻（未示出）以及在金屬晶種層上電鍍例如銅、鎢、鎳及/或其類似物的金屬材料。接著移除圖案化的光阻，然後蝕刻先前被圖案化的光阻覆蓋的金屬晶種層的部分。

圖14示出更多介電層80和重佈線82的形成。製程的形成可以類似圖12中的介電層80和圖13中的重佈線82的形成。介電層80和重佈線82的數量是根據佈線要求來選擇。由此形成重佈結構86。

參考圖15，形成電性連接件88。對應的製程在圖17所示的製程流程200中顯示為製程236。電性連接件88的形成可以包括圖案化頂部介電層80以形成開口，將焊球放置在重佈線82的暴露的部分上，然後對焊球進行回流。所得的電性連接件88包括焊料區域。根據本揭露的另一些實施例，電性連接件88的形成包括執行電鍍步驟以在重佈線82上形成焊料層，然後回流焊料層。電性連接件88也可能包括非焊料金屬柱，在非焊料金屬柱上可能有或沒有焊料蓋。在整個說明書中，離型膜72上的結構被稱為重構晶圓100。

圖15也示出裝置90與重佈結構86的接合。根據一些實施例，裝置90包括局部矽內連線（LSI）晶粒，其用於將電橋晶粒內連線到裝置晶粒20’。 根據一些實施例，裝置90可以通過凸塊下金屬（UBM）93連接到下方結構。

接下來，可以將重構晶圓100上下翻轉並放置在附接到框架（未示出）的切割膠帶（未示出）上。根據本揭露的一些實施例，電性連接件88與膠帶接觸。接下來，將重構晶圓100與載板70分開。對應的製程在圖17所示的製程流程200中顯示為製程238。在剝離製程中，光束投射到LTHC塗佈材料72上，並且光束穿過透明載板70以分解LTHC塗佈材料72。根據一些實施例，光束是雷射光束，其掃描穿過整個LTHC塗佈材料72。

作為曝光（例如雷射掃描）的結果，載板70可能從LTHC塗佈材料72剝離，因此重構晶圓100從載板70剝離（拆卸）。產生的重構晶圓100顯示在圖16中。根據一些實施例，如圖16所示，虛線用以顯示比通孔56B窄的通孔56A的邊緣的可能位置。根據一些實施例，聚合物緩衝層54延伸到較寬的通孔56B的正下方，但不延伸到較窄的通孔56A的正下方。

根據另一些實施例，通孔56A和56B具有相同的寬度，並且聚合物緩衝層54仍然延伸到一些通孔（例如通孔56B）的正下方，但不會延伸到另一些通孔（例如通孔56A）的正下方。根據又一些實施例，通孔56B比通孔56B寬，但聚合物緩衝層54延伸到通孔56A正下方，但不延伸到通孔56A正下方。此會發生在當較寬通孔56B比較窄通孔56A承受更高應力時，諸如，當較寬通孔56B是在各封裝件100’的拐角處的拐角通孔，而較窄通孔56A比較寬通孔56B更遠離各封裝件100’的拐角時。

在隨後的製程中，也如圖16所示，重構晶圓100被切割成多個封裝件100’。對應的製程在圖17所示的製程流程200中顯示為製程240。

在上示的實施例中，討論根據本揭露的一些實施例的一些製程和特徵，以形成三維（3D）封裝。還可以包括其他特徵和製程。舉例來說，測試結構可以被納入以幫助3D封裝或3DIC裝置的驗證測試。測試結構可以包括諸如形成在重分佈線層或基底上的測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡等。驗證測試可以在中間結構以及最終結構上進行。另外，本文所揭露的結構和方法可以與已知良好晶粒的中間驗證合併的測試方法結合使用，以增加產量並降低成本。

本揭露的實施例有一些有利特徵。隨著通孔的橫向尺寸和間距越來越小，聚合物不適合形成在非常小的通孔下。然而，缺少聚合物會導致包封聚合物直接接觸下方鈍化層。實驗結果顯示，發生在包封聚合物和下方鈍化層之間的脫層及脫層率可能高達通孔樣品的100%。隨著多層聚合物層的形成，脫層被消除，並且所有樣品都沒有發現脫層。

根據本揭露的一些實施例，方法包括在導電墊上形成第一導電柱，所述第一導電柱連接導電墊；分配第一聚合物層，其中所述第一聚合物層接觸所述第一導電柱的側壁的下部分；硬化所述第一聚合物層；將第二聚合物層分配到所述第一聚合物層上，其中所述第二聚合物層接觸所述第一導電柱的所述側壁的上部分；以及硬化所述第二聚合物層。在實施例中，其中分配所述第一聚合物層是通過旋塗執行的。在實施例中，其中所述第一聚合物層和所述第二聚合物層包括相同的聚合物材料。

在實施例中，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。在實施例中，其中在分配所述第二聚合物層之前，所述第一聚合物層完全硬化。在實施例中，第一聚合物層在分配第二聚合物層之前部分硬化。在實施例中，方法還包括在所述第二聚合物層硬化後，進行平坦化製程，以使所述第一導電柱的第一頂面與所述第二聚合物層的第二頂面齊平。在實施例中，其中分配所述第一聚合物層和分配所述第二聚合物層中的一者包括分配聚醯亞胺。

在實施例中，方法還包括形成第二導電柱，其中所述第一聚合物層從所述第一導電柱連續延伸到所述第二導電柱。在實施例中，方法還包括在所述導電墊的部分上形成鈍化層；在所述鈍化層上沉積聚合物緩衝層；以及圖案化所述聚合物緩衝層以形成開口，其中所述第一導電柱包括位於所述開口中的部分，以接觸所述導電墊。

根據本揭露的一些實施例，結構包括：導電墊；鈍化層，部分覆蓋所述導電墊；導電柱，包括：第一部分，位於所述鈍化層中並接觸所述導電墊；以及第二部分，位於所述鈍化層上，其中所述第二部分包括側壁；第一聚合物層，位於所述鈍化層上，其中所述第一聚合物層接觸所述側壁的下部分；以及第二聚合物層，位於所述第一聚合物層上並接觸所述第一聚合物層，其中所述第二聚合物層接觸所述側壁的上部分。在實施例中，其中所述第一聚合物層的最上端低於所述導電柱的頂面。

在實施例中，其中所述第一聚合物層和所述第二聚合物層包括相同的聚合物材料。在實施例中，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。在實施例中，其中所述第一聚合物層包括非平坦頂面。在實施例中，其中所述第一聚合物層和所述第二聚合物層是裝置晶粒的部分，且所述積體電路封裝還包括：模製化合物，與所述裝置晶粒的側壁接觸；以及介電層，位於所述第二聚合物層和所述模製化合物上並接觸所述第二聚合物層和所述模製化合物。在實施例中，結構還包括聚合物緩衝層，所述聚合物緩衝層包括位在所述導電柱的所述第二部分正下方的部分，其中所述第一聚合物層包括：第一部，位於所述聚合物緩衝層上且接觸所述聚合物緩衝層；以及第二部，位於所述鈍化層上且接觸所述鈍化層。

根據本揭露的一些實施例，結構包括：裝置晶粒，包括：導電柱，包括側壁；第一聚合物層，接觸所述導電柱的所述側壁；以及第二聚合物層，位於所述第一聚合物層上，其中所述第二聚合物層接觸所述導電柱的所述側壁；間隙填充材料，包圍所述裝置晶粒，其中所述間隙填充材料接觸所述第一聚合物層和所述第二聚合物層兩者；介電層，位於所述間隙填充材料和所述第二聚合物層兩者上並接觸所述間隙填充材料和所述第二聚合物層兩者；以及重佈線，包括位於所述介電層中的部分，以接觸所述導電柱。

在實施例中，其中所述第二聚合物層將所述第一聚合物層與所述介電層完全分開。在實施例中，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各方面。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、取代及變更。

20:裝置、晶圓 20’:晶片、晶粒 24:半導體基底 26:積體電路裝置 28:層間介電層 30:接觸插塞 32:內連線結構 34:金屬線 34T:金屬特徵、金屬線 36、44、56A:通孔 38、38T、80:介電層 42、50:鈍化層 46:金屬墊 51:金屬晶種層 52:電鍍罩幕 53:金屬材料 53A:下層 53B:上層 54:聚合物緩衝層 56:金屬材料、通孔 56B:通孔 58、62:聚合物層 60、64:硬化製程 62A、62B:子層 70:載板 72:離型膜、塗佈材料 74:晶粒貼合膜 78:包封體 79:虛線 81:開口 82:重佈線 86:重佈結構 88:電性連接件 90:裝置 93:凸塊下金屬 100:重構晶圓 100’:封裝件 200:製程流程 202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240:製程 H1:高度 T1、T2:厚度 W1、W2、W3、W4:寬度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至8示出根據一些實施例形成裝置晶粒的中間階段的剖面圖。 圖9至16示出根據一些實施例形成包括裝置晶粒的封裝的中間階段的剖面圖。 圖17示出根據一些實施例形成封裝件的製程流程。

20’:晶片、晶粒

24:半導體基底

26:積體電路裝置

28:層間介電層

30:接觸插塞

34:金屬線

34T:金屬特徵、金屬線

36、44:通孔

38、38T、80:介電層

42、50:鈍化層

46:金屬墊

54:聚合物緩衝層

56:金屬材料、通孔

58、62:聚合物層

78:包封體

82:重佈線

88:電性連接件

90:裝置

93:凸塊下金屬

100:重構晶圓

100’:封裝件

Claims (20)

1. 一種積體電路封裝的形成方法，包括： 在導電墊上形成第一導電柱，所述第一導電柱連接導電墊； 分配第一聚合物層，其中所述第一聚合物層接觸所述第一導電柱的側壁的下部分； 硬化所述第一聚合物層； 將第二聚合物層分配到所述第一聚合物層上，其中所述第二聚合物層接觸所述第一導電柱的所述側壁的上部分；以及 硬化所述第二聚合物層。
2. 如請求項1所述的方法，其中分配所述第一聚合物層是通過旋塗執行的。
3. 如請求項1所述的方法，其中所述第一聚合物層和所述第二聚合物層包括相同的聚合物材料。
4. 如請求項1所述的方法，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。
5. 如請求項1所述的方法，其中在分配所述第二聚合物層之前，所述第一聚合物層完全硬化。
6. 如請求項1所述的方法，其中在分配所述第二聚合物層之前，所述第一聚合物層部分硬化。
7. 如請求項1所述的方法，還包括在所述第二聚合物層硬化後，進行平坦化製程，以使所述第一導電柱的第一頂面與所述第二聚合物層的第二頂面齊平。
8. 如請求項1所述的方法，其中分配所述第一聚合物層和分配所述第二聚合物層中的一者包括分配聚醯亞胺。
9. 如請求項1所述的方法，還包括形成第二導電柱，其中所述第一聚合物層從所述第一導電柱連續延伸到所述第二導電柱。
10. 如請求項1所述的方法，還包括： 在所述導電墊的部分上形成鈍化層； 在所述鈍化層上沉積聚合物緩衝層；以及 圖案化所述聚合物緩衝層以形成開口，其中所述第一導電柱包括位於所述開口中的部分，以接觸所述導電墊。
11. 一種積體電路封裝，包括： 導電墊； 鈍化層，部分覆蓋所述導電墊； 導電柱，包括： 第一部分，位於所述鈍化層中並接觸所述導電墊；以及 第二部分，位於所述鈍化層上，其中所述第二部分包括側壁； 第一聚合物層，位於所述鈍化層上，其中所述第一聚合物層接觸所述側壁的下部分；以及 第二聚合物層，位於所述第一聚合物層上並接觸所述第一聚合物層，其中所述第二聚合物層接觸所述側壁的上部分。
12. 如請求項11所述的積體電路封裝，其中所述第一聚合物層的最上端低於所述導電柱的頂面。
13. 如請求項11所述的積體電路封裝，其中所述第一聚合物層和所述第二聚合物層包括相同的聚合物材料。
14. 如請求項11所述的積體電路封裝，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。
15. 如請求項11所述的積體電路封裝，其中所述第一聚合物層包括非平坦頂面。
16. 如請求項11所述的積體電路封裝，其中所述第一聚合物層和所述第二聚合物層是裝置晶粒的部分，且所述積體電路封裝還包括： 模製化合物，與所述裝置晶粒的側壁接觸；以及 介電層，位於所述第二聚合物層和所述模製化合物上並接觸所述第二聚合物層和所述模製化合物。
17. 如請求項11所述的積體電路封裝，還包括聚合物緩衝層，所述聚合物緩衝層包括位在所述導電柱的所述第二部分正下方的部分，其中所述第一聚合物層包括： 第一部，位於所述聚合物緩衝層上且接觸所述聚合物緩衝層；以及 第二部，位於所述鈍化層上且接觸所述鈍化層。
18. 一種積體電路封裝，包括： 裝置晶粒，包括： 導電柱，包括側壁； 第一聚合物層，接觸所述導電柱的所述側壁；以及 第二聚合物層，位於所述第一聚合物層上，其中所述第二聚合物層接觸所述導電柱的所述側壁； 間隙填充材料，包圍所述裝置晶粒，其中所述間隙填充材料接觸所述第一聚合物層和所述第二聚合物層兩者； 介電層，位於所述間隙填充材料和所述第二聚合物層兩者上並接觸所述間隙填充材料和所述第二聚合物層兩者；以及 重佈線，包括位於所述介電層中的部分，以接觸所述導電柱。
19. 如請求項18所述的積體電路封裝，其中所述第二聚合物層將所述第一聚合物層與所述介電層完全分開。
20. 如請求項18所述的積體電路封裝，其中所述第一聚合物層和所述第二聚合物層包括不同的聚合物材料。