TWI729240B - 半導體結構及其製作方法 - Google Patents

Abstract

本發明實施例係關於一種製作一半導體結構之方法，該方法包含：形成一重佈層(RDL)；在該RDL上方形成一導電部件；透過該導電部件執行一第一電測試；在該RDL上方放置一第一晶粒；透過該導電部件執行一第二電測試；及在該第一晶粒及該導電部件上方放置一第二晶粒。

Description

半導體結構及其製作方法

本發明實施例係有關半導體結構及其製作方法。

使用半導體裝置之電子設備對於諸多現代應用而言係必要的。隨著電子技術之進步，半導體裝置之大小變得越來越小同時具有較大功能性及較大量之積體電路。由於半導體裝置之經小型化規模，因此一晶圓層級封裝(WLP)因其低成本及相對簡單製作操作而被廣泛使用。在WLP操作期間，若干個半導體組件裝配於半導體裝置上。此外，在此一小的半導體裝置內實施眾多製作操作。 然而，半導體裝置之製作操作涉及對此一小且薄的半導體裝置進行之諸多步驟及操作。對以一經小型化規模之半導體裝置之製作變得較為複雜。製作半導體裝置之一複雜性之一增加可導致諸如不良電互連、組件之脫層或其他問題等缺陷，從而導致半導體裝置之一高良率損失。如此，存在對於修改半導體裝置之一結構及改良製作操作之諸多挑戰。

根據本發明的一實施例，一種製作一半導體結構之方法包括：形成一重佈層(RDL)；在該RDL上方形成一導電部件；透過該導電部件執行一第一電測試；在該RDL上方放置一第一晶粒；透過該導電部件執行一第二電測試；及在該第一晶粒及該導電部件上方放置一第二晶粒。 根據本發明的一實施例，一種製作一半導體結構之方法包括：形成一重佈層(RDL)；在該RDL上方形成一第一導電部件；在該RDL上方形成一第二導電部件；透過該第一導電部件執行一第一電測試；在第一RDL上方放置一第一晶粒；透過該第一導電部件執行一第二電測試；在該第一導電部件、該第二導電部件及該第一晶粒上方放置一第二晶粒；及在該RDL上方放置一導電凸塊，其中該第一導電部件與該第二晶粒電隔離，且該第二導電部件電連接至該第一晶粒以及該RDL中之一導電跡線。 根據本發明的一實施例，一種半導體結構包括：一重佈層(RDL)，其包含一介電層及位於該介電層內之一導電跡線；一第一導電部件，其放置於該RDL上方且與該導電跡線電連接；一第二導電部件，其放置於該RDL上方且與該導電跡線電連接；一第一晶粒，其放置於該RDL上方；及一第二晶粒，其放置於該第一晶粒、該第一導電部件及該第二導電部件上方；其中該第一導電部件與該第二晶粒電隔離，且一連接件放置於該第二晶粒與該第二導電部件之間以將該第二晶粒與該導電跡線或該第一晶粒電連接。

以下揭露提供用於實施所提供標之物之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅係實例且並非意欲係限制性的。舉例而言，在說明中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非本質上指示所論述之各種實施例及/或組態之間的一關係。 此外，可在本文中為易於說明而使用空間相對術語(諸如「下方」、「下面」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除各圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。 亦可包含其他構件及程序。舉例而言，可包含測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。舉例而言，測試結構可包含形成於一重佈層中或一基板上之測試墊，該基板允許對3D封裝或3DIC之測試、對探針及/或探針卡之使用及諸如此類。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭示之結構及方法可結合併入對已知良好晶粒之中間驗證以增加良率且降低成本之測試方法來使用。 自一半導電晶圓製造並單粒化一晶粒。在單粒化之後，晶粒經封裝以變為一半導體封裝且與另一晶粒或封裝整合在一起。晶粒由一模塑物囊封，且晶粒之I/O端子透過放置於一介電層內之導電線而向外佈線，且晶粒藉由延伸穿過模塑物之一通路或者晶粒或封裝之間的一連接件而電連接至另一晶粒或封裝。然而，此組態對於在一較早製作階段或在完成製作之前識別晶粒或電互連件之故障而言可為不可行的。舉例而言，一電測試可僅在完成封裝時執行。 在本揭露中，揭示一種半導體結構。該半導體結構包含用於在半導體結構之製作期間進行電測試之一虛設導電部件。虛設導電部件在該製作期間形成，且可在該製作期間或在半導體結構之完成之前透過虛設導電部件而對半導體結構中之一晶粒或一電互連件進行測試。如此，可在一較早製作階段識別晶粒或電互連件之故障。因此，可使材料之消耗最小化且可增加或改良半導體結構之一良率。 圖1係根據本揭露之各種實施例之一半導體結構100之一示意性剖面圖。在某些實施例中，半導體結構100包含一重佈層(RDL) 101、一模塑物102、導電部件103、一第一晶粒104、一第二晶粒105、一第二底膠材料106及一導電凸塊107。 在某些實施例中，半導體結構100係一半導體封裝。在某些實施例中，半導體結構100係一整合式扇出(InFO)封裝，其中第一晶粒104或第二晶粒105之I/O端子經扇出且以一較大面積重佈於第一晶粒104或第二晶粒105之一表面上方。在某些實施例中，半導體結構100係晶粒或封裝彼此上下堆疊之一封裝上覆封裝(package on package) (PoP)。 在某些實施例中，RDL 101重新佈線來自第一晶粒104或第二晶粒105之一路徑以便將第一晶粒104或第二晶粒105之I/O端子重佈於模塑物102上方。在某些實施例中，RDL 101係一鈍化後互連件(post passivation interconnectio) (PPI)。在某些實施例中，RDL 101包含一第一側101b及與第一側101b相對之一第二側101c。在某些實施例中，RDL 101包含一或多個介電層101a及放置於介電層101a內且由介電層101a環繞之一或多個導電跡線(101d及101e)。 在某些實施例中，介電層101a包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、聚合物、聚苯并㗁唑(PBO)、聚醯亞胺、苯并環丁烯(BCB)或諸如此類。在某些實施例中，導電跡線(101d及101e)包含導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。 在某些實施例中，導電跡線包含放置於介電層101a內之一焊接區(land)部分101d及一通路部分101e。在某些實施例中，焊接區部分101d橫向延伸於介電層101a中。在某些實施例中，焊接區部分101d與通路部分101e電耦合。在某些實施例中，焊接區部分101d放置於介電層101a之第二側101c上方。在某些實施例中，焊接區部分101d經組態以接納外部導電結構或與外部導電結構耦合在一起。在某些實施例中，通路部分101e自焊接區部分101d突出。在某些實施例中，通路部分101e垂直延伸於介電層101a之第一側101b與第二側101c之間。在某些實施例中，通路部分101e放置或延伸於焊接區部分101d中之兩者之間。 在某些實施例中，模塑物102放置於RDL 101上方。在某些實施例中，模塑物102放置於介電層101a上方。在某些實施例中，模塑物102放置於介電層101a之第一側101b上方。在某些實施例中，模塑物102與介電層101a接觸。在某些實施例中，模塑物102可為一單層膜或一複合堆疊。在某些實施例中，模塑物102包含各種材料，諸如模塑料、模塑底膠、環氧樹脂、樹脂或諸如此類。在某些實施例中，模塑物102具有一高導熱性、一低濕氣吸收率及一高撓曲強度。 在某些實施例中，導電部件(103a、103b或103c)放置於介電層101a上方或由介電層101a環繞。在某些實施例中，導電部件(103a、103b或103c)包含導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。在某些實施例中，導電部件(103a、103b或103c)電連接至導電跡線(101d及101e)。在某些實施例中，導電部件(103a、103b或103c)中之每一者可呈不同組態或形狀，諸如一柱、一柱狀物(post)、一接墊等。 在某些實施例中，導電部件(103a、103b或103c)包含一第一導電部件103a、一第二導電部件103b及一第三導電部件103c。在某些實施例中，第一導電部件103a放置於RDL 101上方且電連接至導電跡線(101d及101e)。在某些實施例中，第一導電部件103a放置於模塑物102內或由模塑物102環繞。在某些實施例中，第一導電部件103a與焊接區部分101d電耦合。在某些實施例中，第一導電部件103a與焊接區部分101d直接接觸。在某些實施例中，第一導電部件103a自焊接區部分101d延伸。在某些實施例中，第一導電部件103a延伸穿過模塑物102。在某些實施例中，第一導電部件103a係一虛設導電部件。在某些實施例中，第一導電部件103a用作用於測試第一晶粒104或導電跡線(101d、101e)之一互連件之一測試端子。在某些實施例中，第一導電部件103a係一通路、一柱、一柱狀物、一連接件或諸如此類。在某些實施例中，第一導電部件103a係一貫穿整合式扇出通路(TIV)或貫穿模塑物通路(TMV)。 在某些實施例中，第二導電部件103b放置於RDL 101上方且電連接至導電跡線(101d及101e)。在某些實施例中，第二導電部件103b放置於模塑物102內或由模塑物102環繞。在某些實施例中，第二導電部件103b與焊接區部分101d電耦合。在某些實施例中，第二導電部件103b與焊接區部分101d直接接觸。在某些實施例中，第二導電部件103b自焊接區部分101d延伸。在某些實施例中，第二導電部件103b延伸穿過模塑物102。在某些實施例中，第一導電部件103a放置於第一晶粒104與第二導電部件103b之間。在某些實施例中，第二導電部件103b係一通路、一柱、一柱狀物、一連接件或諸如此類。在某些實施例中，第二導電部件103b係一貫穿整合式扇出通路(TIV)或貫穿模塑物通路(TMV)。在某些實施例中，第二導電部件103b具有與第一導電部件103a類似之組態。 在某些實施例中，第三導電部件103c放置於介電層101a上方或由介電層101a部分地環繞。在某些實施例中，第三導電部件103c由模塑物102部分地環繞。在某些實施例中，第三導電部件103c由介電層101a及模塑物102環繞。在某些實施例中，第三導電部件103c電連接至導電跡線(101d及101e)。在某些實施例中，第三導電部件103c與焊接區部分101d電耦合。在某些實施例中，第三導電部件103c自模塑物102延伸至介電層101a。在某些實施例中，第三導電部件103c係一墊、一接墊或諸如此類。 在某些實施例中，第三導電部件103c延伸於焊接區部分101d與第一導電部件103a或第二導電部件103b之間。在某些實施例中，第三導電部件103c放置於第一導電部件103a與焊接區部分101d之間。在某些實施例中，第一導電部件103a透過第三導電部件103c而電連接至焊接區部分101d。在某些實施例中，第一導電部件103a藉由第三導電部件103c而與焊接區部分101d接合在一起。在某些實施例中，第一導電部件103c自第三導電部件103c延伸。 在某些實施例中，第一晶粒104放置於RDL 101上方。在某些實施例中，第一晶粒104由模塑物102環繞。在某些實施例中，第一晶粒104經製造為在第一晶粒104內具有一預定功能電路。在某些實施例中，第一晶粒104藉由一機械或雷射刀片而自一半導電晶圓被單粒化。在某些實施例中，第一晶粒104包括適合於一特定應用之多種電路。在某些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或類似裝置。 在某些實施例中，第一晶粒104包括各種已知類型之半導體裝置(諸如記憶體(諸如DRAM、SRAMS、快閃記憶體等)、微處理器、特殊應用積體電路(ASIC)或諸如此類)中之任一者。在某些實施例中，第一晶粒104係一邏輯裝置晶粒、中央計算單元(CPU)晶粒或諸如此類。在某些實施例中，第一晶粒104係將所有電子組件整合至一單個晶粒中之一系統單晶片(SOC)。在某些實施例中，第一晶粒104係一晶粒、一晶片或一封裝。在某些實施例中，第一晶粒104具有呈一四邊形、一矩形或一正方形形狀之一俯視剖面(來自半導體結構100之俯視圖之一剖面，如圖1中所展示)。 在某些實施例中，第一晶粒104包含一基板，該基板包括半導電材料(諸如矽)。在某些實施例中，第一晶粒104之基板包含放置於其上之數個電路及電組件。在某些實施例中，第一晶粒104之基板係一矽基板。在某些實施例中，第一晶粒104包含一第一表面104a及與第一表面104a相對之一第二表面104b。在某些實施例中，第一表面104a係第一晶粒104之一前側或主動側。在某些實施例中，第二表面104b係第一晶粒104之一後側或非主動側。在某些實施例中，第一晶粒104之第二表面104b自模塑物102暴露。在某些實施例中，第一晶粒104包含放置於第一表面104a與第二表面104b之間的一側壁104f。在某些實施例中，側壁104f垂直延伸於第一表面104a與第二表面104b之間。在某些實施例中，藉由單粒化、晶粒鋸切、雷射切割或類似操作而處理側壁104f。在某些實施例中，側壁104f具有由單粒化操作導致之粗糙度。在某些實施例中，第一表面104a或第二表面104b之一粗糙度實質上小於側壁104f之粗糙度。在某些實施例中，第一晶粒104之第一表面104a及側壁104f與模塑物102接觸。 在某些實施例中，一第一晶粒墊104c放置於第一晶粒104上方。在某些實施例中，第一晶粒墊104c放置於第一晶粒104之第一表面104a上方或其內。在某些實施例中，第一晶粒墊104c電連接至第一晶粒104外部之一電路，使得第一晶粒104之一電路透過第一晶粒墊104c而電連接至第一晶粒104外部之電路。在某些實施例中，第一晶粒墊104c經組態以與一導電結構電耦合。在某些實施例中，第一晶粒墊104c包含金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。 在某些實施例中，一第一連接件104d放置於導電跡線(101d、101e)上方且與該導電跡線電連接。在某些實施例中，第一連接件104d放置於第一晶粒104與焊接區部分101d之間。在某些實施例中，第一連接件104d放置於第一晶粒104與第三導電部件103c之間。在某些實施例中，第一連接件104d經組態以電連接至一電路或一導電結構。在某些實施例中，第一晶粒104透過第一連接件104d而電連接至焊接區部分101d。在某些實施例中，第一連接件104d包含導電材料，諸如包含焊料、銅、鎳、金等。在某些實施例中，第一連接件104d係一導電凸塊、一銲球、一球柵陣列(BGA)球、可控塌陷晶片連接(C4)凸塊、微凸塊、一柱、一柱狀物或諸如此類。在某些實施例中，第一連接件104d呈一球形、半球形或圓柱形形狀。 在某些實施例中，一第一底膠材料104e放置於RDL 101上方以環繞第一連接件104d且部分地環繞第一晶粒104。在某些實施例中，第一底膠材料104e與第一晶粒104之第二表面104b及側壁104f以及第一連接件104d接觸。在某些實施例中，第一底膠材料104e係用於固定第一晶粒104與第三導電部件103c之間的一接合之一電絕緣黏合劑。在某些實施例中，第一底膠材料104e包含環氧樹脂、環氧模塑料等。 在某些實施例中，第二晶粒105放置於第一晶粒104上方。在某些實施例中，第二晶粒105放置於RDL 101、模塑物102、第一導電部件103a或第二導電部件103b上方。在某些實施例中，第二晶粒105之一尺寸實質上大於第一晶粒104之一尺寸。在某些實施例中，第二晶粒105之一寬度實質上大於第一晶粒104之一寬度。 在某些實施例中，第二晶粒105經製造為在第二晶粒105內具有一預定功能電路。在某些實施例中，第二晶粒105包括適合於一特定應用之多種電路。在某些實施例中，電路包含各種裝置，諸如電晶體、電容器、電阻器、二極體及/或類似裝置。在某些實施例中，第二晶粒105包括各種已知類型之半導體裝置(諸如記憶體(諸如DRAM、SRAMS、快閃記憶體等)、微處理器、特殊應用積體電路(ASIC)、中央計算單元(CPU)或諸如此類)中之任一者。在某些實施例中，第二晶粒105係一晶粒、一晶片或一封裝。在某些實施例中，第二晶粒105具有呈一四邊形、一矩形或一正方形形狀之一俯視剖面(來自半導體結構100之俯視圖之一剖面，如圖1中所展示)。 在某些實施例中，第二晶粒105包含一基板，該基板包括半導電材料(諸如矽)。在某些實施例中，第二晶粒105之基板包含放置於其上之數個電路及電組件。在某些實施例中，第二晶粒105之基板係一矽基板。在某些實施例中，第二晶粒105包含一第三表面105a及與第三表面105a相對之一第四表面105b。在某些實施例中，第三表面105a係第二晶粒105之一前側或主動側。在某些實施例中，第四表面105b係第二晶粒105之一後側或非主動側。 在某些實施例中，一第二連接件105c放置於第二導電部件103b上方且電連接至第二導電部件103b。在某些實施例中，第二連接件105c放置於第二晶粒105與第二導電部件103b之間。在某些實施例中，不存在放置於第一導電部件103a上方之第二連接件105c。在某些實施例中，第二連接件105c僅放置於第二導電部件103b上方。在某些實施例中，第二連接件105c與第一導電部件103a隔離。在某些實施例中，第二晶粒105透過第二連接件105c而電連接至導電跡線(101d、101e)、第一晶粒104或第二導電部件103b。在某些實施例中，第一導電部件103a與第二晶粒105電隔離。 在某些實施例中，第二連接件105c包含導電材料，諸如包含焊料、銅、鎳、金等。在某些實施例中，第二連接件105c係一導電凸塊、一銲球、一球柵陣列(BGA)球、可控塌陷晶片連接(C4)凸塊、微凸塊、一柱、一柱狀物或諸如此類。在某些實施例中，第二連接件105c呈一球形、半球形或圓柱形形狀。 在某些實施例中，一第二底膠材料106放置於第二晶粒105與模塑物102之間。在某些實施例中，第二底膠材料106環繞第二連接件105c。在某些實施例中，第二底膠材料106與第二連接件105c之一外表面接觸。在某些實施例中，第二底膠材料106放置於第三表面105a與模塑物102之間。在某些實施例中，第二底膠材料106環繞第三表面105a。在某些實施例中，第二底膠材料106與第二晶粒105之一側壁接觸。在某些實施例中，第二晶粒105之第四表面105b自第二底膠材料106暴露。在某些實施例中，第二底膠材料106之一部分放置於第一導電部件103a上方或與第一導電部件103a接觸。在某些實施例中，第二底膠材料106係用於固定第二晶粒105與第二導電部件103b之間的一接合之一電絕緣黏合劑。在某些實施例中，第二底膠材料106包含環氧樹脂、環氧模塑料等。 在某些實施例中，導電凸塊107放置於RDL 101上方。在某些實施例中，導電凸塊107電連接至導電跡線(101d、101e)、第一導電部件103a、第二導電部件103b、第三導電部件103c、第一晶粒104、第二連接件105c或第二晶粒105。在某些實施例中，導電凸塊107與放置於RDL 101之第二側101c上方之焊接區部分101d接合在一起。在某些實施例中，導電凸塊107經組態以與一導電結構接合在一起。在某些實施例中，導電凸塊107經組態以電連接至一印刷電路板(PCB)。在某些實施例中，導電凸塊107包含導電材料，諸如包含焊料、銅、鎳、金等。在某些實施例中，導電凸塊107係一導電凸塊、一銲球、一球柵陣列(BGA)球、可控塌陷晶片連接(C4)凸塊、微凸塊、一柱、一柱狀物或諸如此類。在某些實施例中，導電凸塊107呈一球形、半球形或圓柱形形狀。 圖2係根據本揭露之各種實施例之一半導體結構200之一示意性剖面圖。在某些實施例中，半導體結構200包含具有與上文所闡述或圖1中所圖解說明類似之組態之一RDL 101、一第一晶粒104、一第二晶粒105及一導電凸塊107。 在某些實施例中，RDL 101包含具有與上文所闡述或圖1中所圖解說明類似之組態之一介電層101a、一焊接區部分101d及一通路部分101e。在某些實施例中，第一晶粒104放置於RDL 101上方且透過一第一連接件104d而電連接至焊接區部分101d、通路部分101e或導電凸塊107。在某些實施例中，第一連接件104d具有與上文所闡述或圖1中所圖解說明之第一連接件類似之組態。 在某些實施例中，一第三導電部件(103c-1、103c-2)放置於RDL 101之焊接區部分101d上方或與該焊接區部分電耦合。在某些實施例中，第三導電部件103c係一墊、一接墊或諸如此類。在某些實施例中，第三導電部件103c部分地放置於介電層101a上方且由介電層101a部分地環繞。在某些實施例中，第三導電部件(103c-1、103c-2)包含導電材料，諸如金、銀、銅、鎳、鎢、鋁、鈀及/或其合金。 在某些實施例中，一第二底膠材料106放置於RDL 101上方。在某些實施例中，第二底膠材料106放置於介電層101a上方。在某些實施例中，第二底膠材料106環繞第一晶粒104。在某些實施例中，第二底膠材料106覆蓋或環繞第三導電部件103c-1。在某些實施例中，第三導電部件103c-1之一頂部表面或一側表面與第二底膠材料106接觸。在某些實施例中，第三導電部件103c-1係一虛設墊。在某些實施例中，第三導電部件103c-1用作用於測試第一晶粒104、焊接區部分101d或通路部分101e之一測試端子。 在某些實施例中，第一連接件104d由第二底膠材料106環繞。在某些實施例中，第一晶粒104之第一表面104a、第二表面104b及側壁104f與第二底膠材料106接觸。在某些實施例中，第一連接件104d與第二底膠材料106接觸。在某些實施例中，第二底膠材料106包含環氧樹脂、環氧模塑料等。 在某些實施例中，第二晶粒105放置於RDL 101、第一晶粒104及第二底膠材料106上方。在某些實施例中，第二晶粒105透過一第二連接件105c而電連接至第一晶粒104、焊接區部分101d、通路部分101e或導電凸塊107。在某些實施例中，第二晶粒105具有與上文所闡述或圖1中所圖解說明之第二晶粒類似之組態。 在某些實施例中，第二底膠材料106環繞第二連接件105c。在某些實施例中，第二連接件105c放置於第三導電部件103c-2上方。在某些實施例中，第三導電部件103c-1與第二晶粒105電隔離。在某些實施例中，不存在放置於第三導電部件103c-1上方之第二連接件105c。在某些實施例中，第二連接件105c僅放置於第三導電部件103c-2上方。在某些實施例中，第二底膠材料106係用於固定第二晶粒105與第三導電部件103c-2之間的一接合之一電絕緣黏合劑。在某些實施例中，第二連接件105c包含導電材料，諸如包含焊料、銅、鎳、金等。在某些實施例中，第二連接件105c係一導電凸塊、一銲球、一球柵陣列(BGA)球、可控塌陷晶片連接(C4)凸塊、微凸塊、一柱、一柱狀物或諸如此類。在某些實施例中，第二連接件105c呈一球形、半球形或圓柱形形狀。 在某些實施例中，第二底膠材料106與第二連接件105c之一外表面接觸。在某些實施例中，第二底膠材料106放置於第三表面105a與介電層101a之間。在某些實施例中，第二底膠材料106環繞第三表面105a。在某些實施例中，第二底膠材料106與第二晶粒105之一側壁接觸。在某些實施例中，第二底膠材料106之一部分放置於第三導電部件103c-1上方或與第三導電部件103c-1接觸。在某些實施例中，第二底膠材料106包含環氧樹脂、環氧模塑料等。 圖3係根據本揭露之各種實施例之一半導體結構300之一示意性剖面圖。在某些實施例中，半導體結構300包含具有與上文所闡述或者圖1或2中所圖解說明類似之組態之一第一RDL 101、一第一模塑物102、一第一導電部件103a、一第二導電部件103b、一第三導電部件103c、一第一晶粒104、一第二底膠材料106及一第一導電凸塊107。 在某些實施例中，一第三連接件108放置於第二導電部件103b上方。在某些實施例中，第三連接件108由第二底膠材料106環繞。在某些實施例中，一第三連接件108放置於第二導電部件103b上方且電連接至第二導電部件103b。在某些實施例中，不存在放置於第一導電部件103a上方之第三連接件108。在某些實施例中，第三連接件108僅放置於第二導電部件103b上方。在某些實施例中，第三連接件108與第一導電部件103a隔離。在某些實施例中，第三連接件108包含導電材料，諸如包含焊料、銅、鎳、金等。在某些實施例中，第三連接件108係一導電凸塊、一銲球、一球柵陣列(BGA)球、可控塌陷晶片連接(C4)凸塊、微凸塊、一柱、一柱狀物或諸如此類。在某些實施例中，第三連接件108呈一球形、半球形或圓柱形形狀。 在某些實施例中，一第二RDL 110放置於底膠106、模塑物102及第一RDL 101上方。在某些實施例中，第二RDL 110包含一第二介電層110a、一第二焊接區部分110d及一第二通路部分110e。在某些實施例中，第二RDL 110、第二介電層110a、第二焊接區部分110d及第二通路部分110e分別具有與上文所闡述或者圖1或2中所圖解說明之第一RDL 101、第一介電層101a、第一焊接區部分101d及第一通路部分101e類似之組態。 在某些實施例中，一第二模塑物112放置於第二RDL 110上方。在某些實施例中，第二模塑物112具有與上文所闡述或者圖1或2中所圖解說明之第一模塑物102類似之組態。 在某些實施例中，一第四導電部件113a及一第五導電部件113b延伸穿過第二模塑物112。在某些實施例中，一第六導電部件(113c-1、113c-2)自第二模塑物112延伸至第二介電層110a。在某些實施例中，第四導電部件113a、第五導電部件113b及第六導電部件(113c-1、113c-2)分別具有與上文所闡述或者圖1或2中所圖解說明之第一導電部件103a、第二導電部件103b及第三導電部件(103c-1、103c-2)類似之組態。在某些實施例中，第六導電部件113c-1由第二模塑物112覆蓋。在某些實施例中，第六導電部件113c-1之一頂部表面與第二模塑物112接觸。 在某些實施例中，一第三晶粒114放置於第二RDL 110上方。在某些實施例中，第三晶粒114由第二模塑物112環繞。在某些實施例中，第三晶粒114透過一第四連接件114d而電連接至第一焊接區部分101d或第一通路部分101e。在某些實施例中，一第四底膠材料114e放置於第三晶粒114與第二RDL 110之間以環繞第四連接件114d。在某些實施例中，第三晶粒114、第四連接件114d及第四底膠材料114e分別具有與上文所闡述或者圖1或2中所圖解說明之第一晶粒104、第一連接件104d及第一底膠材料104e類似之組態。 在某些實施例中，一第二晶粒105放置於第二模塑物112上方，且一第二連接件105c放置於第五導電部件113b上方以透過第二連接件105c而將第二晶粒105電連接至第五導電部件113b。在某些實施例中，第二晶粒105及第二連接件105c具有與上文所闡述或者圖1或2中所圖解說明類似之組態。在某些實施例中，不存在放置於第四導電部件113a上方之第二連接件105c。在某些實施例中，第四導電部件113a與第二晶粒105電隔離。在某些實施例中，第二連接件105c僅放置於第五導電部件113b上方。 在某些實施例中，一第三底膠材料116放置於第二晶粒105與第二模塑物112之間。在某些實施例中，第三底膠材料116環繞第二連接件105c。在某些實施例中，第三底膠材料116放置於第四導電部件113a上方或與第四導電部件113a接觸。在某些實施例中，第三底膠材料116具有與上文所闡述或者圖1或2中所圖解說明之第二底膠材料106類似之組態。 圖4係根據本揭露之各種實施例之一半導體結構400之一示意性剖面圖。在某些實施例中，半導體結構400包含具有與上文所闡述或圖1至圖3中之任一者中所圖解說明類似之組態之一第一RDL 101、一第一模塑物102、一第一導電部件103a、一第二導電部件103b、一第三導電部件103c、一第一晶粒104、一第一導電凸塊107、一第二RDL 110、一第三晶粒114及一第六導電部件(113c-1、113c-2)。 在某些實施例中，第二RDL 110放置於第二模塑物102上方。在某些實施例中，第三晶粒114放置於第二RDL 110上方。在某些實施例中，第三晶粒114由底膠材料106環繞。在某些實施例中，第三晶粒114之一第三表面114a及一第四表面114b與底膠材料106接觸。在某些實施例中，一第二連接件105c放置於第六導電部件113c-2上方。在某些實施例中，不存在放置於第六導電部件113c-1上方之第二連接件105c。在某些實施例中，第二晶粒105透過第二連接件105c而電連接至第二焊接區部分110d。在某些實施例中，第六導電部件113c-1與第二晶粒105電隔離。在某些實施例中，第六導電部件113c-1由底膠材料106覆蓋。在某些實施例中，第六導電部件113c-1之一頂部表面與底膠材料106接觸。 圖5至圖8係沿著圖1至圖4中之AA'、BB'、CC'或DD'之一半導體結構(100、200、300、400)之示意性剖面圖，其展示導電部件(103a、103b、103c-1、103c-2、113a、113b、113c-1、113c-2)之各種配置。在如圖5中所展示之某些實施例中，第一導電部件103a、第三導電部件103c-1、第四導電部件113a或第六導電部件113c-1經配置為接近於半導體結構(100、200、300、400)之一周邊。在如圖6中所展示之某些實施例中，第一導電部件103a、第三導電部件103c-1、第四導電部件113a或第六導電部件113c-1經配置為位於半導體結構(100、200、300、400)之一拐角處或其附近。 在如圖7中所展示之某些實施例中，第一導電部件103a、第三導電部件103c-1、第四導電部件113a或第六導電部件113c-1經配置為接近於第一晶粒104或第三晶粒114。在某些實施例中，第一導電部件103a、第三導電部件103c-1、第四導電部件113a或第六導電部件113c-1環繞第一晶粒104或第三晶粒114。在如圖8中所展示之某些實施例中，第一導電部件103a、第三導電部件103c-1、第四導電部件113a或第六導電部件113c-1以交錯或隨機方式配置。 在本揭露中，亦揭示一種製作一半導體結構(100、300、400)之方法。在某些實施例中，藉由一方法500而形成一半導體結構(100、300、400)。方法500包含若干個操作且說明及圖解說明不被視為操作之序列之一限制。圖9係製作半導體結構(100、300、400)之方法500之一實施例。方法500包含若干個操作(501、502、503、504、505、506)。 在操作501中，形成一重佈層(RDL) 101，如圖9A中所展示。在某些實施例中，提供一載體109，且在載體109上方形成RDL 101。在某些實施例中，提供一載體109以用於臨時支撐隨後放置於其上之組件。在某些實施例中，載體109係一基板或一晶圓。在某些實施例中，載體109包含矽、玻璃、陶瓷或諸如此類。 在某些實施例中，藉由以下操作而形成RDL 101：在載體109上方放置一介電層101a、移除介電層101a之某些部分以形成某些凹槽且將一導電材料放置至凹槽中以形成位於介電層101a內之導電跡線(焊接區部分101d、通路部分101e)及部分地位於介電層101a內之一第三導電部件103c。在某些實施例中，第三導電部件103c係一導電墊。在某些實施例中，RDL 101、介電層101a、焊接區部分101d及通路部分101e具有與上文所闡述或者圖1或3中所圖解說明之RDL、介電層、焊接區部分及通路部分類似之組態。 在某些實施例中，藉由旋塗、化學氣相沈積(CVD)或任何其他適合操作而放置介電層101a。在某些實施例中，藉由光微影、蝕刻或任何其他適合操作而移除介電層101a之部分。在某些實施例中，藉由濺鍍、電鍍或任何其他適合操作而放置導電材料。 在操作502中，在RDL 101上方形成一第一導電部件103a及一第二導電部件103b，如圖9B中所展示。在某些實施例中，在第三導電部件103c上方形成第一導電部件103a及第二導電部件103b。在某些實施例中，第一導電部件103a及第二導電部件103b自第三導電部件103c延伸。在某些實施例中，第一導電部件103a及第二導電部件103b電連接至RDL 101中之導電跡線(101d、101e)。在某些實施例中，第一導電部件103a及第二導電部件103b係導電通路。在某些實施例中，第一導電部件103a及第二導電部件103b具有與上文所闡述或者圖1或3中所圖解說明之第一導電部件及第二導電部件類似之組態。 在某些實施例中，藉由以下操作而形成第一導電部件103a及第二導電部件103b：在RDL 101上方放置一光阻劑、移除光阻劑之某些部分以在第三導電部件103c上方形成某些凹槽且在第三導電部件103c上方放置一導電材料。在某些實施例中，藉由濺鍍、電鍍或任何其他適合操作而形成第一導電部件103a及第二導電部件103b。在某些實施例中，第一導電部件103a及第二導電部件103b單獨地或同時地形成。 在操作503中，執行一第一電測試，如圖9C中所展示。在某些實施例中，透過第一導電部件103a執行第一電測試。在某些實施例中，第一導電部件103a係用於測試之一虛設導電部件。在某些實施例中，在執行第一電測試後，第一導電部件103a或第二導電部件103b旋即自RDL 101暴露。在某些實施例中，第一電測試經組態以測試RDL 101中之導電跡線(101d、101e)之一互連件或識別RDL 101中之導電跡線(101d、101e)之一故障及有問題的RDL 101，諸如不良電互連、短路、裂縫、脫層等。如此，可緊接在形成第一導電部件103a或第二導電部件103b之後識別有問題的RDL 101或導電跡線(101d、101e)。 在某些實施例中，藉由透過第一導電部件103a將一探針卡201電連接至RDL 101中之導電跡線(101d、101e)而執行第一電測試。在某些實施例中，探針卡201透過一探針卡端子201c而電連接至第一導電部件103a。在某些實施例中，探針卡201包含一電源供應器201a且嵌入有一晶片201b或一功能電路，諸如一記憶體、一動態隨機存取記憶體(DRAM)、一快閃記憶體、一NAND快閃記憶體或一串列周邊介面(SPI)記憶體。 在操作504中，在RDL 101上方放置一第一晶粒104，如圖9D中所展示。在某些實施例中，在放置第一晶粒104 (操作504)之前執行第一電測試(操作503)。在某些實施例中，第一晶粒104放置於第三導電部件103c上方。在某些實施例中，第一晶粒104包含放置於第一晶粒104之一表面上方或其內之一第一晶粒墊104c及放置於第一晶粒墊104c上方並與第三導電部件103c接合在一起之一第一連接件104d。在某些實施例中，第一晶粒104由第一導電部件103a或第二導電部件103b環繞。在某些實施例中，第一導電部件103a或第二導電部件103b透過導電跡線(101d、101e)而電連接至第一晶粒104。在某些實施例中，一第一底膠材料104e放置於RDL 101與第一晶粒104之間以環繞第一晶粒104。在某些實施例中，第一晶粒104包含放置於一第一表面104a與一第二表面104b之間的一側壁104f。在某些實施例中，側壁104f垂直延伸於第一表面104a與第二表面104b之間。在某些實施例中，第一晶粒104自一晶圓或基板被單粒化。在某些實施例中，藉由沿著側壁104f切割晶圓而形成第一晶粒104。在某些實施例中，第一晶粒104藉由晶粒鋸切、雷射切割或任何其他適合操作而單粒化。在某些實施例中，側壁104f在單粒化操作之後具有粗糙度。在某些實施例中，第一表面104a或第二表面104b之一粗糙度實質上小於側壁104f之粗糙度。在某些實施例中，第一晶粒104、第一表面104a、第二表面104b、第一晶粒墊104c、第一連接件104d、第一底膠材料104e及側壁104f具有與上文所闡述或者圖1或3中所圖解說明之第一晶粒、第一表面、第二表面、第一晶粒墊、第一連接件、第一底膠材料及側壁類似之組態。 在操作505中，執行一第二電測試，如圖9E中所展示。在某些實施例中，透過第一導電部件103a執行第二電測試。在某些實施例中，在執行第二電測試後，第一導電部件103a、第二導電部件103b旋即自RDL 101暴露。在某些實施例中，在執行第二電測試後，第一晶粒104旋即暴露。在某些實施例中，在執行第二電測試後，第一晶粒104之第一表面104a、第二表面104b或側壁104f旋即暴露於周圍環境。在某些實施例中，在執行第二電測試後，第一晶粒104之第二表面104b及側壁104f旋即暴露於周圍環境。在某些實施例中，第二電測試經組態以測試第一晶粒104或識別有問題的第一晶粒104，諸如第一晶粒104之故障、第一晶粒104中之不良電互連、第一晶粒104中之短路等。如此，可緊接在放置第一晶粒104之後識別有問題的第一晶粒104。 在某些實施例中，藉由透過第一導電部件103a將探針卡201電連接至第一晶粒104而執行第二電測試。在某些實施例中，探針卡201透過一探針卡端子201c而電連接至第一晶粒104。在某些實施例中，探針卡201包含電源供應器201a且嵌入有晶片201b或一功能電路，諸如一記憶體、一動態隨機存取記憶體(DRAM)、一快閃記憶體、一NAND快閃記憶體或一串列周邊介面(SPI)記憶體。 在某些實施例中，形成一模塑物102，如圖9F中所展示。在某些實施例中，在執行第一電測試(操作503)或執行第二電測試(操作504)之後形成模塑物102。在某些實施例中，藉由轉移成型、射出成型或任何其他適合操作而形成模塑物102。在某些實施例中，模塑物102放置於RDL 101上方。在某些實施例中，模塑物102環繞第一晶粒104、第一導電部件103a及第二導電部件103b。在某些實施例中，第三導電部件103c由模塑物102部分地環繞。在某些實施例中，模塑物102與第一晶粒104之第二表面104b及側壁104f、第一導電部件103a之一外表面以及第二導電部件103b之一外表面接觸。在某些實施例中，模塑物102具有與上文所闡述或者圖1或3中所圖解說明之模塑物類似之組態。 在操作506中，在第一晶粒104上方放置一第二晶粒105，如圖9G中所展示。在某些實施例中，第二晶粒105放置於第一導電部件103a或第二導電部件103b上方。在某些實施例中，在放置第二晶粒105之前執行第二電測試(操作505)。在某些實施例中，第二晶粒105包含放置於第二導電部件103b上方之一第二連接件105c。在某些實施例中，第二連接件105c電連接至第二導電部件103b。在某些實施例中，第二晶粒105透過第二連接件105c及第二導電部件103b而電連接至導電跡線(101d、101e)。在某些實施例中，第二連接件105c僅放置於第二導電部件103b上方或電連接至第二導電部件103b。在某些實施例中，第一導電部件103a與第二晶粒105或第二連接件105c電隔離。在某些實施例中，第一導電部件103a與第二晶粒105或第二連接件105c隔離。在某些實施例中，不存在放置於第一導電部件103a上方之第二連接件105c。在某些實施例中，第二晶粒105具有與上文所闡述或者圖1或3中所圖解說明之第二晶粒類似之組態。 在某些實施例中，一第二底膠材料106放置於第二晶粒105與模塑物102之間，如圖9H中所展示。在某些實施例中，第二底膠材料106放置於第一晶粒104、第一導電部件103及第二導電部件103b上方。在某些實施例中，第二晶粒105由第二底膠材料106部分地環繞。在某些實施例中，第二晶粒105之一第四表面105b及一側壁與第二底膠材料106接觸。在某些實施例中，第二晶粒105之一第三表面105a自第二底膠材料106暴露。在某些實施例中，第二底膠材料106之一部分與第一導電部件103a接觸。在某些實施例中，第一導電部件103a由第二底膠材料106覆蓋。在某些實施例中，藉由注入、流動或任何其他適合操作而放置第二底膠材料106。在某些實施例中，第二底膠材料106具有與上文所闡述或者圖1或3中所圖解說明之第二底膠材料類似之組態。 在某些實施例中，移除載體109，如圖9I中所展示。在某些實施例中，在放置第二晶粒105或放置第二底膠材料106之後移除載體109。在某些實施例中，載體109自RDL 101或介電層101a去接合。 在某些實施例中，一導電凸塊107放置於RDL 101上方，如圖9J中所展示。在某些實施例中，在放置導電凸塊107之前執行第一電測試(操作503)及第二電測試(操作505)。在某些實施例中，導電凸塊107放置於RDL 101之一第二側101c上方。在某些實施例中，導電凸塊107放置於焊接區部分101d上方。在某些實施例中，導電凸塊107電連接至導電跡線(101d、101e)、第一晶粒104、第一導電部件103a、第二導電部件103b、第三導電部件103c或第二晶粒105。在某些實施例中，藉由植球、上焊料、模板印刷或其他適合操作而放置導電凸塊107。在某些實施例中，導電凸塊107具有與上文所闡述或者圖1或3中所圖解說明之導電凸塊類似之組態。在某些實施例中，形成具有與圖1中之半導體結構類似之組態之一半導體結構100。 在本揭露中，亦揭示一種製作一半導體結構(200、300、400)之方法。在某些實施例中，藉由一方法600而形成一半導體結構(200、300、400)。方法600包含若干個操作且說明及圖解說明不被視為操作之序列之一限制。圖10係製作半導體結構(200、300、400)之方法600之一實施例。方法600包含若干個操作(601、602、603、604、605)。 在操作601中，形成一RDL 101，如圖10A中所展示。在某些實施例中，一第三導電部件(103c-1、103c-2)形成於RDL 101之一介電層101a上方。在某些實施例中，第三導電部件(103c-1、103c-2)係放置於RDL 101上方之一導電墊。在某些實施例中，操作601類似於如圖9A中所展示之操作501。 在操作602中，執行一第一電測試，如圖10B中所展示。在某些實施例中，透過第三導電部件103c-1執行第一電測試。在某些實施例中，第三導電部件103c-1係用於測試之一虛設導電部件。在某些實施例中，在執行第一電測試後，第三導電部件(103c-1、103c-2)自RDL 101暴露。在某些實施例中，第一電測試經組態以測試RDL 101中之導電跡線(101d、101e)之一互連件或識別RDL 101中之導電跡線(101d、101e)之一故障及有問題的RDL 101，諸如不良電互連、短路、裂縫、脫層等。如此，可緊接在形成第三導電部件(103c-1、103c-2)之後識別有問題的RDL 101或導電跡線(101d、101e)。 在某些實施例中，藉由透過第三導電部件103c-1將一探針卡201電連接至RDL 101中之導電跡線(101d、101e)而執行第一電測試。在某些實施例中，探針卡201透過一探針卡端子201c而電連接至第三導電部件103c-1。在某些實施例中，探針卡201包含一電源供應器201a且嵌入有一晶片201b或一功能電路，諸如一記憶體、一動態隨機存取記憶體(DRAM)、一快閃記憶體、一NAND快閃記憶體或一串列周邊介面(SPI)記憶體。 在操作603中，在RDL 101上方放置一第一晶粒104，如圖10C中所展示。在某些實施例中，操作603類似於如圖9D中所展示之操作504。 在操作604中，執行一第二電測試，如圖10D中所展示。在某些實施例中，透過第三導電部件103c-1執行第二電測試。在某些實施例中，在執行第二電測試後，第三導電部件(103c-1、103c-2)旋即自RDL 101暴露。在某些實施例中，在執行第二電測試後，第一晶粒104旋即暴露。在某些實施例中，在執行第二電測試後，第一晶粒104之一第一表面104a、一第二表面104b或一側壁104f旋即暴露於周圍環境。在某些實施例中，在執行第二電測試後，第一晶粒104之第二表面104b及側壁104f旋即暴露於周圍環境。在某些實施例中，第二電測試經組態以測試第一晶粒104或識別有問題的第一晶粒104，諸如第一晶粒104之故障、第一晶粒104中之不良電互連、第一晶粒104中之短路等。如此，可緊接在放置第一晶粒104之後識別有問題的第一晶粒104。 在某些實施例中，藉由透過第三導電部件103c-1將探針卡201電連接至第一晶粒104而執行第二電測試。在某些實施例中，探針卡201透過一探針卡端子201c而電連接至第一晶粒104。在某些實施例中，探針卡201包含電源供應器201a且嵌入有晶片201b或一功能電路，諸如一記憶體、一動態隨機存取記憶體(DRAM)、一快閃記憶體、一NAND快閃記憶體或一串列周邊介面(SPI)記憶體。 在操作605中，放置一第二晶粒105，如圖10E中所展示。在某些實施例中，第二晶粒105放置於第三導電部件103c-2上方。在某些實施例中，在放置第二晶粒105之前執行第二電測試(操作604)。在某些實施例中，第二晶粒105包含放置於第三導電部件103c-2上方之一第二連接件105c。在某些實施例中，第二連接件105c電連接至第三導電部件103c-2。在某些實施例中，第二晶粒105透過第二連接件105c及第三導電部件103c-2而電連接至導電跡線(101d、101e)。在某些實施例中，第二連接件105c僅放置於第三導電部件103c-2上方或電連接至第三導電部件103c-2。在某些實施例中，第三導電部件103c-1與第二晶粒105或第二連接件105c電隔離。在某些實施例中，第三導電部件103c-1與第二晶粒105或第二連接件105c隔離。在某些實施例中，不存在放置於第三導電部件103c-1上方之第二連接件105c。 在某些實施例中，一第二底膠材料106放置於第二晶粒105與模塑物102之間，如圖10F中所展示。在某些實施例中，第二底膠材料106放置於第二晶粒105與RDL 101之間。在某些實施例中，第二底膠材料106環繞第二連接件105c及第一晶粒104。在某些實施例中，第二晶粒105由第二底膠材料106部分地環繞。在某些實施例中，第二底膠材料106與第二晶粒105之一第四表面105b、第二晶粒105之一側壁、第一晶粒104之第一表面104a、第一晶粒104之第二表面104b及第一晶粒104之側壁104f接觸。在某些實施例中，第三導電部件103c由第二底膠材料106覆蓋或環繞。在某些實施例中，第二底膠材料106具有與上文所闡述或者圖2或4中所圖解說明之第二底膠材料類似之組態。 在某些實施例中，移除載體109，如圖10G中所展示。在某些實施例中，在放置第二晶粒105或放置第二底膠材料106之後移除載體109。在某些實施例中，載體109自RDL 101或介電層101a去接合。 在某些實施例中，一導電凸塊107放置於RDL 101上方，如圖10H中所展示。在某些實施例中，在放置導電凸塊107之前執行第一電測試(操作602)及第二電測試(操作604)。在某些實施例中，導電凸塊107放置於RDL 101之一第二側101c上方。在某些實施例中，導電凸塊107放置於焊接區部分101d上方。在某些實施例中，導電凸塊107電連接至導電跡線(101d、101e)、第一晶粒104、第三導電部件103c或第二晶粒105。在某些實施例中，藉由植球、上焊料、模板印刷或其他適合操作而放置導電凸塊107。在某些實施例中，導電凸塊107具有與上文所闡述或者圖2或4中所圖解說明之導電凸塊類似之組態。在某些實施例中，形成具有與圖2中之半導體結構類似之組態之一半導體結構200。 在本揭露中，揭示一種半導體結構。該半導體結構包含用於在半導體結構之製作期間進行電測試之一虛設導電部件。可在該製作期間透過虛設導電部件而對半導體結構中之一晶粒或一電互連件進行測試。如此，可在半導體結構之完成之前識別晶粒故障或有問題的電互連件。因此，可使材料之消耗最小化且可增加或改良半導體結構之一良率。 在某些實施例中，一種製作一半導體結構之方法包含：形成一重佈層(RDL)；在該RDL上方形成一導電部件；透過該導電部件執行一第一電測試；在該RDL上方放置一第一晶粒；透過該導電部件執行一第二電測試；及在該第一晶粒及該導電部件上方放置一第二晶粒。 在某些實施例中，在放置該第一晶粒及放置該第二晶粒之前執行該第一電測試，或在放置該第二晶粒之前執行該第二電測試。在某些實施例中，在執行該第一電測試或執行該第二電測試後，該導電部件旋即自該RDL暴露。在某些實施例中，該導電部件電連接至該第一晶粒或者該RDL中之一導電跡線。在某些實施例中，該導電部件與該第二晶粒電隔離。在某些實施例中，該導電部件係放置於該RDL上方之一導電通路或一導電墊。在某些實施例中，該導電部件由一模塑物環繞。在某些實施例中，該導電部件由一底膠材料環繞，或該底膠材料放置於該導電部件上方。 在某些實施例中，一種製作一半導體結構之方法包含：形成一重佈層(RDL)；在該RDL上方形成一第一導電部件；在該RDL上方形成一第二導電部件；透過該第一導電部件執行一第一電測試；在RDL上方放置一第一晶粒；透過該第一導電部件執行一第二電測試；在該第一導電部件、該第二導電部件及該第一晶粒上方放置一第二晶粒；及在該RDL上方放置一導電凸塊，其中該第一導電部件與該第二晶粒電隔離，且該第二導電部件電連接至該第一晶粒以及該RDL中之一導電跡線。 在某些實施例中，該第一導電部件及該第二導電部件單獨地或同時地形成。在某些實施例中，該第一導電部件及該第二導電部件由一模塑物環繞。在某些實施例中，該模塑物之一部分與該第一導電部件接觸。在某些實施例中，該第一導電部件由一底膠材料覆蓋或環繞。在某些實施例中，該底膠材料之一部分與該第一導電部件接觸。在某些實施例中，一連接件放置於該第二導電部件上方以將該第二晶粒電連接至該RDL。在某些實施例中，在放置該導電凸塊之前執行該第一電測試及該第二電測試。在某些實施例中，該第一電測試包含透過該第一導電部件將一探針卡電連接至該RDL，或該第二電測試包含透過該第一導電部件將該探針卡電連接至該第一晶粒。在某些實施例中，該探針卡嵌入有一記憶體、一動態隨機存取記憶體(DRAM)、一快閃記憶體、一NAND快閃記憶體或一串列周邊介面(SPI)記憶體。 在某些實施例中，一種半導體結構包含：一重佈層(RDL)，其包含一介電層及位於該介電層內之一導電跡線；一第一導電部件，其放置於該RDL上方且與該導電跡線電連接；一第二導電部件，其放置於該RDL上方且與該導電跡線電連接；一第一晶粒，其放置於該RDL上方；及一第二晶粒，其放置於該第一晶粒、該第一導電部件及該第二導電部件上方；其中該第一導電部件與該第二晶粒電隔離，且一連接件放置於該第二晶粒與該第二導電部件之間以將該第二晶粒與該導電跡線或該第一晶粒電連接。 在某些實施例中，一模塑物或一底膠材料放置於該第一導電部件上方。 前述內容概述數個實施例之構件，使得熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。

100‧‧‧半導體結構101‧‧‧重佈層/第一重佈層101a‧‧‧介電層101b‧‧‧第一側101c‧‧‧第二側101d‧‧‧導電跡線/焊接區部分/第一焊接區部分101e‧‧‧導電跡線/通路部分/第一通路部分102‧‧‧模塑物/第一模塑物/第二模塑物103a‧‧‧導電部件/第一導電部件103b‧‧‧導電部件/第二導電部件103c‧‧‧導電部件/第三導電部件103c-1‧‧‧第三導電部件/導電部件103c-2‧‧‧第三導電部件/導電部件104‧‧‧第一晶粒104a‧‧‧第一表面104b‧‧‧第二表面104c‧‧‧第一晶粒墊104d‧‧‧第一連接件104e‧‧‧第一底膠材料104f‧‧‧側壁105‧‧‧第二晶粒105a‧‧‧第三表面105b‧‧‧第四表面105c‧‧‧第二連接件106‧‧‧第二底膠材料/底膠/底膠材料107‧‧‧導電凸塊/第一導電凸塊108‧‧‧第三連接件109‧‧‧載體110‧‧‧第二重佈層110a‧‧‧第二介電層110d‧‧‧第二焊接區部分110e‧‧‧第二通路部分112‧‧‧第二模塑物113a‧‧‧第四導電部件/導電部件113b‧‧‧第五導電部件/導電部件113c-1‧‧‧第六導電部件/導電部件113c-2‧‧‧第六導電部件/導電部件114‧‧‧第三晶粒114a‧‧‧第三表面114b‧‧‧第四表面114d‧‧‧第四連接件114e‧‧‧第四底膠材料116‧‧‧第三底膠材料200‧‧‧半導體結構201‧‧‧探針卡201a‧‧‧電源供應器201b‧‧‧晶片201c‧‧‧探針卡端子300‧‧‧半導體結構400‧‧‧半導體結構

依據與附圖一起閱讀之以下詳細說明最佳地理解本揭露之態樣。應強調，根據工業中之標準實踐，各種構件未必按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖2係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖3係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖4係根據本揭露之某些實施例之一半導體結構之一示意性剖面圖。 圖5至圖8係以各種配置之導電部件之示意性剖面圖。 圖9係根據本揭露之某些實施例之製作一半導體結構之一方法之一流程圖。 圖9A至圖9J係根據本揭露之某些實施例之藉由圖9之一方法而製作一半導體結構之示意圖。 圖10係根據本揭露之某些實施例之製作一半導體結構之一方法之一流程圖。 圖10A至圖10H係根據本揭露之某些實施例之藉由圖10之一方法而製作一半導體結構之示意圖。

100‧‧‧半導體結構

101‧‧‧重佈層/第一重佈層

101a‧‧‧介電層

101b‧‧‧第一側

101c‧‧‧第二側

101d‧‧‧導電跡線/焊接區部分/第一焊接區部分

101e‧‧‧導電跡線/通路部分/第一通路部分

102‧‧‧模塑物/第一模塑物/第二模塑物

103a‧‧‧導電部件/第一導電部件

103b‧‧‧導電部件/第二導電部件

103c‧‧‧導電部件/第三導電部件

104‧‧‧第一晶粒

104a‧‧‧第一表面

104b‧‧‧第二表面

104c‧‧‧第一晶粒墊

104d‧‧‧第一連接件

104e‧‧‧第一底膠材料

104f‧‧‧側壁

105‧‧‧第二晶粒

105a‧‧‧第三表面

105b‧‧‧第四表面

105c‧‧‧第二連接件

106‧‧‧第二底膠材料/底膠/底膠材料

107‧‧‧導電凸塊/第一導電凸塊

Claims (10)

1. 一種製作一半導體結構之方法，其包括：形成一重佈層(RDL)；在該RDL上方形成一導電部件；透過該導電部件執行一第一電測試；在該RDL上方放置一第一晶粒；形成包圍該等導電部件的一第一底膠材料；透過該導電部件執行一第二電測試；形成包圍該等導電部件、該等第一晶粒及該第一底膠材料的一模塑料；在該第一晶粒及該導電部件上方放置一第二晶粒；及形成包圍該等第二晶粒的一第二底膠材料，其中該等導電部件至少部分自該模塑料暴露且與該第二底膠材料接觸，在執行該第一電測試及執行該第二電測試時，該等導電部件自該RDL突出。
2. 如請求項1之方法，其中在該放置該等第一晶粒及該放置該等第二晶粒之前執行該第一電測試，或在該放置該等第二晶粒之前執行該第二電測試。
3. 如請求項1之方法，其中當該執行該第一電測試或該執行該第二電測試時，該等導電部件自該RDL暴露。
4. 一種半導體結構製造方法，其包括：形成一重佈層(RDL)；在該RDL上方形成第一導電部件；在該RDL上方形成第二導電部件；透過該等第一導電部件執行一第一電測試；在該第一RDL上方放置第一晶粒；形成包圍該第一導電部件的一第一底膠材料；透過該等第一導電部件執行一第二電測試；形成包圍該等第一導電部件、該等第二導電部件、該等第一晶粒及該第一底膠材料的一模塑料；在該等第一導電部件、該等第二導電部件及該等第一晶粒上方放置第二晶粒；形成包圍該第二晶粒的一第二底膠材料，及在該RDL上方放置導電凸塊，其中該等第一導電部件與該等第二晶粒電隔離且至少部分自該模塑料暴露，該等第二導電部件電連接至該等第一晶粒及該RDL中之導電跡線，該第二底膠材料接觸該等第一導電部件，該等第一導電部件與該等第二導電部件在執行該第一電測試及執行該第二電測試時自該RDL突出。
5. 如請求項4之方法，其中分別或同時形成該等第一導電部件與該等第二導電部件。
6. 如請求項4之方法，其中在該放置該等導電凸塊之前，執行該第一電測試及該第二電測試。
7. 一種半導體結構，其包括：一重佈層(RDL)，其包含一介電層及在該介電層內之導電跡線；第一導電部件，其放置在該RDL上方並與該等導電跡線電連接；第二導電部件，其放置在該RDL上方並與該等導電跡線電連接；第一晶粒，其放置在該RDL上方；以及第二晶粒，其放置在該等第一晶粒、該等第一導電部件及該等第二導電部件上方；其中該等第一導電部件與該等第二晶粒電隔離，且連接件放置在該等第二晶粒與該等第二導電部件之間，以電連接該等第二晶粒與該等導電跡線或該等第一晶粒，且該第一導電部件之高度與該第二導電部件之高度相同。
8. 如請求項7之半導體結構，其中一模塑物或一底膠材料放置在該等第一導電部件上方。
9. 一種半導體結構製造方法，其包括：形成一重佈層(RDL)；在該RDL上方形成導電部件；透過該等導電部件執行一第一電測試；在該執行該第一電測試之後，在該RDL上方放置第一晶粒； 形成包圍該導電部件的一第一底膠材料；透過該等導電部件執行一第二電測試；在該執行該第二電測試之後，在該等第一晶粒及該等導電部件上方放置第二晶粒；及形成包圍該第二晶粒的一第二底膠材料，其中該等導電部件在放置該第二晶粒之後且在形成該第二底膠材料之前至少部分暴露，該等導電部件在執行該第一電測試時自該RDL突出。
10. 如請求項9之方法，其中執行該第一電測試以測試該RDL中導電跡線之互連，且執行該第二電測試以測試該等第一晶粒。

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