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TWI727351B - 半導體元件、磁阻式隨機存取記憶體元件及其製造方法 - Google Patents

半導體元件、磁阻式隨機存取記憶體元件及其製造方法 Download PDF

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TWI727351B
TWI727351B TW108122324A TW108122324A TWI727351B TW I727351 B TWI727351 B TW I727351B TW 108122324 A TW108122324 A TW 108122324A TW 108122324 A TW108122324 A TW 108122324A TW I727351 B TWI727351 B TW I727351B
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林燦
李乾銘
繼鋒 應
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台灣積體電路製造股份有限公司
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Abstract

一些實施例是關於一種記憶體元件。記憶體元件包含包 括磁穿隧接面(MTJ)的磁阻式隨機存取記憶體(MRAM)單元。MTJ元件包括層的堆疊，包括安置於基底上方的底部電極。晶種層安置於底部電極上方。緩衝層安置於底部電極與晶種層之間。緩衝層防止擴散物種自底部電極擴散至晶種層。

Description

半導體元件、磁阻式隨機存取記憶體元件及其製造方法
本發明實施例是關於半導體元件、磁阻式隨機存取記憶體元件及其製造方法。
許多現代電子元件含有電子記憶體，諸如硬碟驅動器或隨機存取記憶體(random access memory；RAM)。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電源的情況下保留其儲存資料，而揮發性記憶體在失去電源時去失其資料記憶體內容。磁穿隧接面(magnetic tunnel junction；MTJ)可用於硬碟驅動器及/或RAM，且因此對於下一代記憶體解決方案而言為有前景的候選項。當前研究磁性隨機存取記憶體(magnetic random access memory；MRAM)元件以有助於靜態隨機存取記憶體(static random access memory；SRAM)擁有高非揮發性儲存密度。MRAM元件包含密集封裝MRAM單元的陣列。在每一MRAM單元中，磁穿隧接面(MTJ)構件與電晶體整合以執行寫入操作及 讀取操作。
在一些實施例中，一種半導體元件包括：底部電極，安置於半導體基底上方，所述底部電極包含擴散物種；導電晶種層，包括非晶形非磁性材料，所述導電晶種層安置於所述底部電極上方；磁穿隧接面(MTJ)堆疊，安置於所述導電晶種層上方；以及緩衝層，將所述導電晶種層與所述底部電極間隔開，其中所述緩衝層經組態以防止所述擴散物種自所述底部電極擴散至所述導電晶種層及所述磁穿隧接面堆疊。
在其他實施例中，一種磁阻式隨機存取記憶體元件包括：底部電極，安置於內連線通孔上方；晶種層，安置於所述底部電極上方；硬偏置堆疊，安置於所述晶種層上方；參考層，安置於所述硬偏置堆疊上方；阻障層，安置於所述參考層上方；自由層，安置於所述阻障層上方；頂蓋層，安置於所述自由層上方；以及緩衝層，將所述底部電極與所述晶種層間隔開，其中所述緩衝層防止擴散物種自所述底部電極擴散至所述晶種層、硬偏置堆疊以及磁穿隧接面堆疊。
在又其他實施例中，一種製造記憶體元件的方法包括：在基底上方形成擴散阻障層；在所述擴散阻障層上方形成底部電極層；執行蝕刻製程，在所述底部電極層及擴散阻障層中定義一或多個孔洞，定義底部電極及擴散阻障；在所述底部電極上方形成絕緣體層，填充所述一或多個孔洞；執行平坦化製程以移除所述絕緣體層的一部分，定義一對絕緣體；在所述底部電極上方形 成緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層、頂部電極、硬罩幕以及光阻；以及執行蝕刻製程以移除所述硬罩幕、所述光阻，及所述緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層以及頂部電極的一部分。
100、300:記憶體元件
102、102a、102b:磁穿隧接面堆疊
104、410:存取電晶體
105:擴散
106:底部電極
107:第一金屬線
108、108a、108b、108c:緩衝層
110:晶種層
111:硬偏置堆疊
112:反平行耦接層
113:參考層
114:阻障層
115:自由層
116:垂直磁各向異性保護層
117:頂蓋層
118:頂部電極
120:第二金屬線
200a、200b、200c:MTJ元件
202:氮化鉭層
204:鎂層
206、231、251、253、262:鈷鐵硼層
208:鎳鉻層
210:第一硬偏置層
212:第二硬偏置層
214:第一鈷層
216:第三硬偏置層
218:第二鈷層
222:第一鈷鐵硼層
224:第一參考層
226:第二鈷鐵硼層
230:第三鈷鐵硼層
232:第一自由層、W層
233:FeB層
234:第四CoFeB層
236:頂蓋氧化鎂層
238:頂蓋CoFeB層
240:第一頂蓋層
252、263:Mo層
261:MgO層
302:第一層間介電層
304:下部金屬線
306、318:第二ILD層
308:下部內連線通孔
310:擴散阻障
314a、314b、314c、1012:絕緣體
316、422:側壁間隔件
320、322、1010:MRAM單元
326:第一介電層
328:第二介電層
330:第三ILD層
332:頂部電極通孔
334:第四ILD層
336:導通孔
338:導電線
400:積體電路
404:內連線結構
406:基底
408:淺溝渠隔離區
414、416:閘極電極
418、420:閘極介電質
424:源極/汲極區
426、428、430:IMD層
432、434、436:金屬化層
438、440、442:金屬線
444:接觸件
446:通孔
450、452:介電保護層
500、600、700、800、900、1000a、1100、1200:截面圖
502:擴散阻障層
504:底部電極層
506:罩幕層
508a、508b、602a、602b:孔洞
604:蝕刻劑
702:絕緣體層
802:線
902:緩衝膜
904:晶種膜
906:硬偏置膜
908:MTJ層
910:頂蓋膜
912:頂部電極層
914:硬罩幕層
916:罩幕層
918:光阻
920:犧牲部分
922:中心區
1000b:俯視圖
1002:蝕刻劑
1300:方法
1302、1304、1306、1308、1310、1312、1314、1316、1318、1320:動作
BL:位元線
SL:源極線
WL:字元線
當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1示出根據本發明的包含磁穿隧接面(MTJ)構件的記憶體元件的一些實施例的示意圖。
圖2A、圖2B以及圖2C示出根據本發明的MTJ構件的一些實施例的截面圖。
圖3示出根據本發明的包含兩個磁性隨機存取記憶體(MRAM)單元(其各自具有MTJ構件)的記憶體元件的一些實施例的截面圖。
圖4示出根據本發明的包含MTJ堆疊的記憶體元件的一些實施例的截面圖。
圖5至圖9、圖10A、圖11以及圖12示出根據本發明的形成包含MRAM單元(其具有MTJ構件)的記憶體元件的方法的一些實施例的截面圖。
圖10B示出根據本發明的形成包含多個MRAM單元的記憶體元件的方法的一些實施例的俯視圖。
圖13以流程圖格式示出根據本發明的形成包含MRAM單元(其具有MTJ構件)的記憶體元件的方法的一些實施例的方法論。
本發明提供用於實施本發明之不同特徵的多個不同實施例或實例。下文描述組件及配置之特定實例以簡化本發明。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
此外，本文中為易於描述，可使用諸如「下方」、「在...下方」、「下部」、「在...上方」、「上部」以及類似術語的空間相對術語來描述如圖式中所示出的一個構件或特徵與另一構件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
磁穿隧接面(MTJ)堆疊包含由第一鐵磁膜及第二鐵磁膜間隔開的穿隧阻障層。鐵磁膜中的一者(通常稱為「參考層」)具有固定的磁化方向，而另一鐵磁膜(通常稱為「自由層」)具有可變的磁化方向。若參考層及自由層的磁化方向處於平行定向中， 則電子將更有可能隧穿過穿隧阻障層，使得MTJ堆疊處於低電阻狀態中。相反地，若參考層及自由層的磁化方向處於反平行定向中，則電子將不大可能隧穿過穿隧阻障層，使得MTJ堆疊處於高電阻狀態中。因此，MTJ堆疊可在兩個電阻狀態之間切換，所述兩個電阻狀態為具有低電阻的第一狀態(RP：參考層及自由層的磁化方向為平行的)及具有高電阻的第二狀態(RAP：參考層及自由層的磁化方向為反平行的)。由於此二元性質，MTJ堆疊用於記憶體單元中以在與第一資料狀態(例如邏輯「0」)相對應的低電阻狀態RP下及與第二資料狀態(例如邏輯「1」)相對應的高電阻狀態RAP下儲存數位資料。
通常，MTJ堆疊安置於底部電極與頂部電極之間，且參考層、自由層以及穿隧阻障層製造為具有特定晶體結構及定向。特定而言，參考層由具有(100)定向的體心立方(body-centered-cubic；bcc)結構製成。在其他實施例中，參考層由具有(111)定向的面心立方(face-center-cubic；fcc)結構製成。為確保參考層具有此結構及定向，MTJ堆疊自晶種層生長。然而，如本發明的一些態樣中所理解，習知晶種層及/或底部電極包含擴散物種，諸如鉭(Ta)及/或釕(Ru)。此擴散物種易於自晶種層及/或底部電極擴散至穿隧阻障層中，不利地影響穿隧磁阻(tunnel magnetoresistance；TMR)效應，特別是針對熱應力及老化。本發明瞭解底部電極表面上的粗糙度亦為MTJ性能劣化的主要原因。若可將底部電極表面製作為更平滑(平坦化更佳)，則可顯著地改良TMR效應。
本發明的一些實施例是關於包括下述者的MTJ元件：底 部電極、位於底部電極上方的導電晶種層、位於導電晶種層上方的MTJ堆疊以及位於MTJ堆疊上方的頂部電極。緩衝層將導電晶種層與底部電極間隔開。此緩衝層經組態以防止諸如鉭及/或釕的擴散物種自底部電極擴散至導電晶種層中以及擴散至MTJ堆疊中。舉例而言，認為緩衝層有助於導電晶種層及MTJ堆疊生長，以便減少MTJ堆疊中存在的小缺陷(例如晶粒界)。因此，藉由限制導電晶種層及MTJ堆疊中的缺陷，緩衝層有助於防止擴散物種(例如Ta及/或Ru)自底部電極擴散至MTJ堆疊的穿隧阻障層中。此外，由於緩衝層改良MTJ堆疊的晶體結構，因此含有擴散物種的層在緩衝層之上的擴散亦減少。舉例而言，即使在緩衝層上方的晶種層及/或硬偏置層(hard-bias layer)包含擴散物種(例如Ta或Ru)，晶種層及/或硬偏置層形成在緩衝層上方(且未直接在底層底部電極上)的事實亦限制晶種層及MTJ堆疊的晶格中的缺陷，且因此限制擴散物種至穿隧阻障層中的擴散。此防止擴散物種不利地影響MTJ堆疊的TMR，且防止MTJ性能的劣化。緩衝層的插入亦提供更平滑頂部表面以輔助形成晶種層及MTJ堆疊。在一些實施例中，緩衝層由X-Y形式的非晶形非磁性膜製成(其中X為鐵(Fe)、鈷(Co)或類似物，且Y為鉿(Hf)、釔(Y)、鋯(Zr)或類似物)，且較佳地由Hf含量在約18原子百分比(atomic percentage；原子%)至40原子%範圍內且厚度在約1奈米至約10奈米範圍內的Co-Hf膜形成。舉例而言，Hf含量為18原子%的Co-Hf合金膜將具有Co-Hf合金膜中的原子數目的18%的Hf以及Co-Hf合金膜中的原子數目的82%的Co。
參看圖1，提供根據一些實施例的記憶體元件100的示意 圖。記憶體元件100包含磁穿隧接面(MTJ)堆疊102及存取電晶體104。存取電晶體藉由安置於底部電極106之下的第一金屬線107耦接至MTJ堆疊102。位元線(bit line；BL)經由安置於第二金屬線120之下的頂部電極118耦接至MTJ堆疊102的一端，且源極線(source line；SL)經由存取電晶體104耦接至MTJ堆疊102的相對端。因此，施加於存取電晶體104的閘極電極的合適的字元線(word line；WL)電壓耦接至位於BL與SL之間的MTJ堆疊102。因此，藉由提供合適的偏置條件，MTJ堆疊102可在兩個電阻狀態之間切換以儲存資料，所述兩個電阻狀態為具有低電阻的第一狀態(參考層及自由層的磁化方向為平行的)及具有高電阻的第二狀態(參考層及自由層的磁化方向為反平行的)。
MTJ堆疊102安置於底部電極106與頂部電極118之間。在一些實施例中，MTJ堆疊102包括：緩衝層108(在一些實施例中稱為擴散阻障層)、晶種層110、硬偏置堆疊(hard bias stack)111、反平行耦接(anti-parallel coupling；APC)層112、參考層113、阻障層114、自由層115、垂直磁非等向性(perpendicular magnetic anisotropy；PMA)保護層116以及頂蓋層117。頂蓋層117安置於PMA保護層116上方。在一些實施例中，APC層112為視情況選用的且並非為MTJ堆疊102的一部分。在一些實施例中，APC層112為硬偏置堆疊111的一部分，其中所述APC層112包含於硬偏置堆疊111中作為硬偏置堆疊111的頂部層。在一些實施例中，頂蓋層117為視情況選用的且並非為MTJ堆疊102的一部分。在一些實施例中，頂蓋層117為PMA保護層116的部分， 其中所述頂蓋層117包含於PMA保護層116中作為PMA保護層116的頂部層。在一些實施例中，底部電極106包括例如鉭(Ta)、氮化鉭(TaN)或釕(Ru)。在一些實施例中，底部電極106的上部表面實質上為粗糙的。舉例而言，底部電極106的實質上粗糙的上部表面可包括多個突起，具有鋸齒形輪廓及/或一些其他合適的輪廓。
緩衝層108為非磁性且導電的，且經組態以防止擴散物種自底部電極106擴散(105)至晶種層110、硬偏置堆疊111、APC層112、參考層113以及阻障層114。因此，緩衝層108防止或限制擴散物種擴散至阻障層114中，此防止阻障層114在參考層113與自由層115之間電「洩漏」。在一些實施例中，緩衝層108由X-Y形式的非晶形非磁性膜製成(其中X為Fe、Co等，且Y為Hf、Y、Zr等)。在一些實施例中，Co-HF膜中的Hf的化學含量在18原子%至40原子%範圍內。在一些實施例中，緩衝層108具有範圍在約1奈米與約10奈米之間的厚度。緩衝層108具有平滑表面且為非晶形，且為下述者提供原子結構基礎以實現下述者所需原子結構及定向：晶種層110、硬偏置堆疊111、APC層112、參考層113、阻障層114、自由層115以及PMA保護層116及頂蓋層117。特定而言，緩衝層108確保硬偏置堆疊111實現具有(100)定向的bcc結構且為在一個MRAM單元內實質上不含晶粒界的高度紋理化大晶粒晶體結構。在一些實施例中，緩衝層108為由平均直徑小於1奈米的顆粒構成的非晶形材料，且為參考層113提供結構基礎以實現具有(100)定向的bcc結構。在其他實施例中，緩衝層108確保硬偏置堆疊111實現具有(111)定向的 面心立方(fcc)結構。在又其他實施例中，緩衝層108有助於參考層113實現具有(111)定向的fcc結構。
晶種層110直接安置在緩衝層108上方。晶種層110具有平滑表面且為非晶形。在一些實施例中，晶種層110由具有包含以下材料的層的多層堆疊構成：諸如鎳鉻(NiCr)、鈷鐵硼(CoFeB)、鎂(Mg)、鉭(Ta)、釕(Ru)或類似物，其中每一層分別形成有5奈米或在約4奈米至6奈米範圍內的厚度。
硬偏置堆疊111為具有受限的或「固定的」磁化方向的鐵磁材料。此「固定的」磁化方向可在一些情況下藉由在製造完整晶片之後暴露於高磁場的初始化來實現。
參考層113為具有「固定的」磁化方向的鐵磁層。然而，參考層113的磁化方向與硬偏置堆疊111的磁化方向相反。舉例而言，若硬偏置堆疊111的磁化方向「向上」，則參考層113的磁化為「向下」；或若硬偏置堆疊111的磁化方向為「向左」(在硬偏置堆疊111內的平面內)，則參考層113的磁化為「向右」(在參考層113內的平面內，但同樣與硬偏置堆疊111的磁化方向相反)。APC層112確保參考層113的磁化經由交換偏置耦合效應(exchange bias coupling effect)而與硬偏置堆疊111的磁化相反。在一些實施例中，APC層112由形成為具有0.4奈米或在約0.3奈米至約0.5奈米範圍內的厚度的Ru製成或由形成為具有0.5奈米或在約0.4奈米至約0.6奈米範圍內的厚度的銥(Ir)製成。
在一些情況下，可體現為薄介電層或非磁性金屬層的阻障層114將參考層113與自由層115間隔開。在一些實施例中，阻障層114可包括非晶形阻障，諸如氧化鋁(AlOx)或氧化鈦 (TiOx)，或晶體阻障，諸如氧化鎂(MgO)或尖晶石(例如MgAl2O4)。在鐵磁記憶體堆疊為MTJ的實施例中，阻障層114為穿隧阻障，其足夠薄以允許參考層113與自由層115之間的量子力學隧穿電流(quantum mechanical tunneling of current)。
自由層115能夠在兩個磁化狀態中的一個之間改變其磁化方向，所述兩個磁化狀態與儲存於記憶體單元中的二元資料狀態相對應。舉例而言，在第一狀態中，自由層115可具有其中自由層115的磁化與參考層113的磁化方向平行對準的磁化方向，由此提供具有相對較低電阻的MTJ堆疊102。在第二狀態中，自由層115可具有與鐵磁參考層113的磁化方向反向平行對準的磁化方向，由此提供具有相對較高電阻的MTJ堆疊102。
PMA保護層116安置於自由層115上方。PMA保護層116通常增強MTJ堆疊102的非等向性，或在構建堆疊時保護MTJ堆疊102免於退化。頂蓋層117安置於PMA保護層116上方。
由於緩衝層108有助於在其上方的膜堆疊中形成具有更少缺陷的晶體結構，實際上，緩衝層108防止擴散物種自底部電極106擴散(105)至晶種層110且擴散至MTJ堆疊102，MTJ堆疊102可因此呈現比習知方法更高的可靠性及更佳的晶體結構。
參看圖2A，提供根據一些實施例的MTJ元件200a的截面圖。MTJ元件200a包含圖1的MTJ堆疊102中包括的所述層的詳細分解。緩衝層108安置於晶種層110下方。緩衝層108有助於其上方的層實現所述層所需的晶體結構及定向，另外，緩衝層108並不破壞其上方的層的磁交互作用。緩衝層108具有平滑形態，為非磁性且導電的，實質上不含擴散物種(例如不含Ru及 Ta)，且為非晶形(例如平均晶粒直徑小於1奈米)或具有強(100)定向bcc結構。緩衝層108充當擴散阻障以防止金屬材料擴散至硬偏置堆疊111及MTJ堆疊102中。緩衝層108提供原子結構，所述原子結構為硬偏置堆疊111提供基礎以實現具有(100)定向的bcc結構。在一些實施例中，緩衝層108由X-Y形式的非晶形非磁性膜製成(其中X為Fe、Co等，且Y為Hf、Y、Zr等)。在一些實施例中，緩衝層108為具有在18原子%至40原子%範圍內的Hf含量的Co-Hf膜。在一些實施例中，緩衝層可具有範圍在約1奈米與10奈米之間的厚度。
晶種層110直接安置在緩衝層108上方。應瞭解，晶種層可以任何次序包含具有多種可允許材料的任何數目的層，且因此圖2A為僅一實例。晶種層110具有平滑表面且為非晶形的。在一些實施例中，晶種層110包括安置於鎂(Mg)層204之下的氮化鉭(TaN)層202、安置於Mg層204上方的鈷鐵硼(CoFeB)層206以及安置於CoFeB層206上方的鎳鉻(NiCr)層208。在一些實施例中，晶種層110由具有包含以下材料的層的多層堆疊構成：諸如鎳鉻(NiCr)、鈷鐵硼(CoFeB)、鎂(Mg)及/或鉭(Ta)。在一些實施例中，晶種層110內的個別層分別形成為具有5奈米、在約4奈米至6奈米範圍內或在約0.25奈米至1.5奈米範圍內的厚度。在一些實施例中，晶種層110包括具有5奈米的厚度及/或在4.5奈米至5.5奈米範圍內的厚度的釕。
硬偏置堆疊111具有強非等向性。在一些實施例中，硬偏置堆疊111包括N個重複的Co及鉑(Pt)交替層的層壓結構。在一些實施例中，N為大於1的整數，在一些實施例中，N為5， 在替代實施例中，N在約5至20的範圍內，或一些其他合適的數目。在一些實施例中，硬偏置堆疊111上方存在反平行耦接(APC)層112。應瞭解，硬偏置堆疊111可以任何次序包含具有多種可允許材料及厚度的任何數目的層，且因此圖2A僅為一實例。硬偏置堆疊111包括：安置於NiCr層208上方的第一硬偏置層210、安置於第一硬偏置層210上方的第二硬偏置層212、在第二硬偏置層212上方的第一鈷(Co)層214、安置於第一Co層214上方的第三硬偏置層216以及安置於第三硬偏置層216上方的第二鈷(Co)層218。在一些實施例中，第一硬偏置層210包括鈷鎳(CoNi)、鈷鈀(CoPd)或鈷鉑(CoPt)，或第一硬偏置層210由前述材料的多層堆疊構成。在一些實施例中，第二硬偏置層212包括鎳(Ni)、鈀(Pd)或鉑(Pt)。在一些實施例中，第三硬偏置層216包括鎳(Ni)、鈀(Pd)或Pt。APC層112提供MTJ堆疊102的硬偏置堆疊111與參考層113的層之間的反鐵磁間接交換耦合(antiferromagnetic indirect exchange coupling)。在一些實施例中，硬偏置堆疊111內的層分別形成為具有0.3奈米或在0.2奈米至0.4奈米範圍內的厚度。在一些實施例中，APC層112包括形成為具有0.4奈米或在約0.3奈米至0.5奈米範圍內的厚度的Ru或形成為具有0.5奈米或在約0.4奈米至0.6奈米範圍內的厚度的Ir。
MTJ堆疊102包括安置於阻障層114上方的自由層115以及參考層113。應瞭解，自由層115及/或參考層113可以任何次序包含具有多種可允許材料及厚度的任何數目的層，且因此圖2A僅為一實例。參考層113包括：安置於APC層112上方的第一鈷鐵硼(CoFeB)層222、安置於第一CoFeB層222上方的第一參 考層224以及安置於第一參考層224上方的第二CoFeB層226。在一些實施例中，第一參考層224包括鉬(Mo)或鎢(W)。在一些實施例中，阻障層114包括氧化鎂(MgO)。在一些實施例中，參考層113內的層分別形成為具有0.3奈米、0.8奈米、1奈米或在0.15奈米至1.5奈米範圍內的厚度。自由層115包括：安置於阻障層114上方的第三CoFeB層230、安置於第三CoFeB層230上方的第一自由層232以及安置於第一自由層232上方的第四CoFeB層234。在一些實施例中，第一自由層232包括鉬(Mo)或鎢(W)。在一些實施例中，自由層115內的層分別形成為具有0.2奈米、1奈米或在0.10奈米至1.5奈米範圍內的厚度。APC層112產生硬偏置堆疊111與參考層113之間的反平行耦接。
MTJ堆疊102包含藉由阻障層114而彼此間隔開的參考層113及自由層115。在一些實施例中，參考層113可具有固定的或「釘住的」磁性定向，而自由層115具有可變的或「自由的」磁性定向，所述可變的或「自由的」磁性定向可在各自表示不同資料狀態(諸如不同二元狀態)的兩個或更多個相異磁性極性之間切換。
在一些實施例中，自由層115包括鐵、鈷、鎳、鐵鈷、鎳鈷、硼化鈷鐵、硼化鐵、鐵鉑、鐵鈀或類似物。在一些實施例中，阻障層114提供自由層115與參考層113之間的電隔離，同時在適當條件下仍允許電子隧穿阻障層114。阻障層114可包括例如氧化鎂(MgO)、氧化鋁(例如Al2O3)、氧化鎳、氧化釓、氧化鉭、氧化鉬、氧化鈦、氧化鎢或類似物。
PMA保護層116安置於MTJ堆疊102上方。應瞭解，PMA 保護層116可以任何次序包含具有多種可允許材料及厚度的任何數目的層，且因此，圖2A僅為一實例。PMA保護層116增強MTJ堆疊102的非等向性。PMA保護層116包括：安置於第四CoFeB層234上方的頂蓋氧化鎂(MgO)層236、安置於封端MgO層236上方的頂蓋CoFeB層238、安置於頂蓋CoFeB層238上方的第一頂蓋層240以及安置於第一頂蓋層240上方的頂蓋層117。在一些實施例中，第一頂蓋層240包括鉬(Mo)或鎢(W)。在一些實施例中，PMA保護層116內的層分別形成為具有0.4奈米、0.6奈米、2奈米或在0.2奈米至3奈米範圍內的厚度。在一些實施例中，頂蓋層117包括形成為具有6奈米或在3奈米至9奈米範圍內的厚度的釕(Ru)，其防止擴散物種擴散至MTJ堆疊102。
參看圖2B，提供根據一些實施例的MTJ元件200b的截面圖。MTJ元件200b包含圖1的MTJ堆疊102的額外實施例中包括的所述層的詳細分解。緩衝層108a安置於晶種層110下方。緩衝層108b安置於晶種層110與硬偏置堆疊111之間。緩衝層108c安置於自由層115與PMA保護116之間。緩衝層108a、緩衝層108b以及緩衝層108c具有平滑形態，為非磁性且導電的，自身實質上不含擴散物種，且為非晶形的。緩衝層108a、緩衝層108b以及緩衝層108c充當擴散阻障以防止金屬材料(諸如鉭(Ta)及/或釕(Ru))擴散至硬偏置堆疊111及MTJ堆疊102中。緩衝層108a提供用於硬偏置堆疊111的原子結構基礎以實現具有(100)定向的bcc結構。在一些實施例中，緩衝層108a、緩衝層108b以及緩衝層108c分別由厚度範圍在約1奈米至10奈米之間的X-Y形式的非晶形非磁性膜製成(其中X為Fe、Co等，且Y為Hf、 Y、Zr等)。在一些實施例中，緩衝層108a、緩衝層108b以及緩衝層108c分別由Hf含量在18原子%至40原子%範圍內的Co-Hf膜製成。
參看圖2C，提供根據一些實施例的MTJ元件200c的截面圖。MTJ元件200c包含圖1的MTJ堆疊102的額外實施例中的所述層的詳細分解。晶種層110直接安置在緩衝層108上方。晶種層110具有平滑表面且為非晶形的。在一些實施例中，晶種層110包括具有5奈米或在約2.5奈米至7.5奈米範圍內的厚度的Ru。硬偏置堆疊111具有強非等向性。硬偏置堆疊111包括多個重複的Co及Pt的交替層的層壓結構。在一些實施例中，硬偏置堆疊111的層分別具有0.3奈米或在約0.15奈米至0.45奈米範圍內的厚度。硬偏置堆疊111上方存在反平行耦接(APC)層112。APC層112提供在硬偏置堆疊111的層與MTJ堆疊102的參考層113之間的反鐵磁間接交換耦合。在一些實施例中，APC層112包括具有0.4奈米的厚度的釕(Ru)層或具有0.5奈米的厚度的Ir層。參考層113包括具有0.8奈米的厚度的CoFeB層231、具有0.3奈米的厚度的W層232以及具有1.0奈米的厚度的FeB層233。在一些實施例中，阻障層114包括具有0.8奈米的厚度的氧化鎂(MgO)。自由層115包括具有1.0奈米的厚度的CoFeB層251、具有0.2奈米的厚度的Mo層252以及具有1.0奈米的厚度的CoFeB層253。APC層112產生在硬偏置堆疊111與參考層113之間的反平行耦接。PMA保護層116包括具有0.6奈米的厚度的MgO層261、具有0.4奈米的厚度的CoFeB層262以及具有2奈米的厚度的Mo層263。頂蓋層117安置於PMA保護層116上方。 在一些實施例中，頂蓋層117包括具有6.0奈米的厚度的Ru層，其防止擴散物種擴散至MTJ堆疊102。
圖3示出包含MRAM單元320、MRAM單元322的記憶體元件300的一些實施例的截面圖。記憶體元件包含安置在第一層間介電(inter-level dielectric；ILD)層302內的下部金屬線304。第二ILD層306安置於第一ILD層302上方。下部內連線通孔308安置於下部金屬線304上方。擴散阻障310安置於下部內連線通孔308上方。底部電極106安置於擴散阻障310上方。絕緣體314a、絕緣體314b以及絕緣體314c安置於第二ILD層306上方。在一些實施例中，底部電極106包括氮化鈦(TiN)層及/或氮化鉭(TaN)層。在一些實施例中，下部內連線通孔308及金屬線304包括例如銅或鋁。
第一MRAM單元320及第二MRAM單元322安置於底部電極106與頂部電極118之間。第一MRAM單元320及第二MRAM單元322包括MTJ堆疊102。MTJ堆疊102包含：緩衝層108、位於緩衝層108上方的晶種層110、位於晶種層110上方的硬偏置堆疊111、位於硬偏置堆疊111上方的參考層113、位於參考層113上方的阻障層114、位於阻障層114上方的自由層115以及位於自由層115上方的PMA保護116。緩衝層108安置於底部電極106與晶種層110之間。緩衝層108防止擴散物種(諸如Ta或Ru)自底部電極106擴散至晶種層110。在一些實施例中，緩衝層108的最外側壁在下部內連線通孔308的最外側壁內。緩衝層108的最外側壁在底部電極106的最外側壁內。位於第一MRAM單元320下方的底部電極106及擴散阻障310的側壁由絕緣體 314a、絕緣體314b的外側壁定義。位於第二MRAM單元322下方的底部電極106及擴散阻障310的側壁由絕緣體314b、絕緣體314c的外側壁定義。絕緣體314a、絕緣體314b以及絕緣體314c的頂部表面的寬度大於絕緣體314a、絕緣體314b以及絕緣體314c的底部表面的寬度。
側壁間隔件316安置於第一MRAM單元320及第二MRAM單元322上方。側壁間隔件316覆蓋MTJ堆疊102的側壁。在一些實施例中，側壁間隔件316包括氮化矽(Si3N4)。第二ILD層318安置於側壁間隔件316上方。在一些實施例中，第二ILD層318包括四-乙基-鄰-矽酸酯(tetra-ethyl-ortho-silicate；TEOS)層。第一介電層326安置於第二ILD層318上方。在一些實施例中，第一介電層326包括碳化矽(SiC)層。第二介電層328安置於第一介電層326上方。在一些實施例中，第二介電層328包括TEOS層。第三ILD層330安置於第二介電層328上方。頂部電極通孔332安置於頂部電極118上方。第四ILD層334安置於第三ILD層330上方。在一些實施例中，第四ILD層334包括極低k介電材料。導通孔336安置於頂部電極通孔332上方。導電線338安置於導通孔336上方。導電線338的側壁延伸超過導通孔336的側壁。在一些實施例中，導電線338及導通孔336包括銅或鋁。
圖4示出包含安置在積體電路400的內連線結構404中的MTJ堆疊102a、MTJ堆疊102b的積體電路400的一些實施例的截面圖。積體電路400包含基底406。基底406可為例如塊狀基底(例如塊狀矽基底)或絕緣層上矽(silicon-on-insulator；SOI)基底。所示出的實施例描繪一或多個淺溝渠隔離(shallow trench isolation；STI)區408，其可包含基底406內的填充有介電質的溝渠。
安置於STI區408之間兩個存取電晶體410、存取電晶體104。存取電晶體410、存取電晶體104分別包含閘極電極414、閘極電極416；分別包含閘極介電質418、閘極介電質420；側壁間隔件422；以及源極/汲極區424。源極/汲極區424安置在基底406內處於閘極電極414、閘極電極416以及STI區408之間，且經摻雜以具有第一導電型，所述第一導電型分別與閘極介電質418、閘極介電質420下方的溝道區的第二導電型相反。閘極電極414、閘極電極416可為例如經摻雜多晶矽或金屬，諸如鋁、銅或其組合。閘極介電質418、閘極介電質420可為例如氧化物，諸如二氧化矽，或高κ介電材料。側壁間隔件422可由例如氮化矽(例如Si3N4)製成。
內連線結構404配置在基底406上方且使元件(例如存取電晶體410、存取電晶體104彼此耦接。內連線結構404包含以交替方式覆蓋在彼此上方的多個IMD層426、IMD層428、IMD層430以及多個金屬化層432、金屬化層434、金屬化層436。IMD層426、IMD層428、IMD層430可例如由諸如未經摻雜的矽酸鹽玻璃的低κ介電質，或諸如二氧化矽的氧化物或極低κ介電層製成。金屬化層432、金屬化層434、金屬化層436包含金屬線438、金屬線440、金屬線442，其形成於溝渠內且可由諸如銅或鋁之金屬製成。接觸件444自底部金屬化層432延伸至源極/汲極區424及/或閘極電極414、閘極電極416；且通孔446在金屬化層432、金屬化層434、金屬化層436之間延伸。接觸件444及通孔446 延伸穿過介電保護層450、介電保護層452(其可由介電材料製成且可在製造期間充當蝕刻停止層)。介電保護層450、介電保護層452可由例如極低κ介電材料製成。接觸件444及通孔446可例如由諸如銅或鎢之金屬製成，在一些實施例中，金屬線438中之金屬線可例如電性耦接至源極線(source line；SL)，使得可在SL處存取到存取電晶體410、存取電晶體104的輸出端。
經組態以儲存各別資料狀態的MTJ堆疊102a、MTJ堆疊102b配置在相鄰金屬層之間的內連線結構404內。MTJ堆疊102A包含：緩衝層108、位於緩衝層108上方的晶種層110、位於晶種層110上方的硬偏置堆疊111、位於硬偏置堆疊111上方的參考層113、位於參考層113上方的阻障層114、位於阻障層114上方的自由層115以及位於自由層115上方的PMA保護116。
圖5至圖12示出根據本發明的形成包含包括MTJ的MRAM單元的記憶體元件的方法的一些實施例的截面圖500至截面圖1200。儘管圖5至圖12中所展示的截面圖500至截面圖1200參考方法而描述，但應瞭解，展示於圖5至圖12中之結構不限於所述方法，而是可以獨立於所述方法。儘管圖5至圖12描述為一連串動作，但應瞭解，此等動作並非限制性的，而在其他實施例中，可改變動作之次序，且所揭示的方法亦適用於其他結構。在其他實施例中，可全部或部分地省略所示出及/或描述的一些動作。
如圖5的截面圖500中所展示，內連線通孔308形成於第二ILD層306內。擴散阻障層502形成在第二ILD層306上方。底部電極層504形成在擴散阻障層502上方。罩幕層506形成在底部電極層504上方。罩幕層506包括在底部電極層504的頂部 表面上方定義一或多個孔洞508a及孔洞508b的一對側壁。在一些實施例中，內連線通孔308可包括銅或鋁。在一些實施例中，底部電極層504可包括鈦(Ti)層、氮化鈦(TiN)層、鉭(Ta)層或氮化鉭(TaN)層。在一些實施例中，緩衝膜902形成在底部電極層504與罩幕層506之間，在此類實施例中，在稍後步驟中未形成緩衝膜902。
如圖6的截面圖600中所展示，執行蝕刻製程以蝕刻罩幕層506、底部電極層504以及擴散阻障層502。蝕刻程序定義底部電極106、擴散阻障310以及一或多個孔洞602a、孔洞602b。在一些實施例中，可藉由使底部電極層504及擴散阻障層502的在一或多個孔洞(圖5的508a及508b)下方的未遮蔽區域暴露於蝕刻劑604來執行蝕刻程序。在一些實施例中，擴散阻障310可包圍底部電極106的側壁(未展示)。
如圖7的截面圖700中所展示，絕緣體層702形成在底部電極上方。絕緣體層702填充一或多個孔洞(圖6的602a及602b)。
如圖8的截面圖800中所展示，沿線802執行化學機械平坦化(chemical mechanical planarization；CMP)製程。CMP製程移除絕緣體層(圖7的702)的一部分。平坦化製程定義第一絕緣體314a及第二絕緣體314b。底部電極106及擴散阻障310的側壁由第一絕緣體314a及第二絕緣體314b定義。
如圖9的截面圖900中所展示，緩衝膜902形成在底部電極106上方。晶種膜904形成在緩衝膜902上方。硬偏置膜906形成在晶種膜904上方。MTJ層908形成在硬偏置膜906上方。 MTJ層908可包含參考層及自由層，其中阻障層使參考層與自由層間隔開。頂蓋膜910形成在MTJ層908上方。頂部電極層912形成在頂蓋膜910上方。硬罩幕層914形成在頂部電極層912上方。罩幕層916及光阻918形成在硬罩幕層914上方。罩幕層916及光阻918覆蓋硬罩幕層914的中心區922。罩幕層916及光阻918使得硬罩幕層914的上部表面的犧牲部分920未被覆蓋且為暴露的。
如圖10A的截面圖1000a中所展示，執行蝕刻製程以蝕刻分別定義緩衝層108、晶種層110、硬偏置堆疊111、MTJ堆疊102、PMA保護層116以及頂部電極118的緩衝膜(圖9的902)、晶種膜(圖9的904)、硬偏置膜(圖9的906)、MTJ層(圖9的908)、頂蓋膜(圖9的910)以及頂部電極層(圖9的912)。蝕刻程序移除硬罩幕層(圖9的914)、罩幕層(圖9的916)以及光阻(圖9的918)。蝕刻程序涉及使犧牲部分(圖9的920)暴露於蝕刻劑1002。
MTJ元件的製造期間的一個問題為在MTJ元件蝕刻(例如蝕刻劑1002)期間將金屬底部電極106材料再次沉積(re-deposition)至MTJ元件側壁上，引起MTJ元件的底部電極106至頂部電極118的短路。在一些實施例中，首先將MTJ膜堆疊自擴散阻障310及底部電極106一路沉積至頂部電極118，隨後沉積硬罩幕層(圖9的914)。隨後為微影製程，且微影製程形成MTJ膜堆疊圖案。接著在一個步驟中蝕刻MTJ膜堆疊，一路下降至底部電極106。使用此單步驟蝕刻製程，來自底部電極106及擴散阻障310的金屬物種再次沉積至MTJ膜堆疊側壁上，即使在蝕 刻製程完全經優化時亦如此。此外，底部電極106及擴散阻障310通常含有鉭及釕。所述鉭及釕為具有對MTJ膜堆疊的側壁的更高黏性係數的「黏稠」物種。儘管在蝕刻製程期間可有效地在製程經優化時移除金屬物種中的大部分，但此等「黏稠」物種更加難以排出且往往會在蝕刻製程期間「黏附」至側壁，引起側壁再次沉積，此導致頂部電極118及底部電極106的短路。可進一步理解本發明的實施例，實施例中的一些將有助於減少金屬底部電極106材料的側壁再次沉積。在一些實施例中，使用兩步驟蝕刻製程，其中底部電極106及擴散阻障310在第一蝕刻步驟及後續CMP步驟中經蝕刻且經圖案化，而MTJ膜堆疊的其餘部分在第二蝕刻步驟中經蝕刻且經圖案化。以此方法，可完全避免底部電極106及擴散阻障310中之Ta及Ru的側壁再次沉積，因此去除最終再次沉積在MTJ膜堆疊側壁上的絕大部分。在一些實施例中，兩步驟製程涉及首先蝕刻緩衝層108、底部電極106以及擴散阻障310，接著執行CMP步驟，而在第二蝕刻步驟中蝕刻且圖案化MTJ膜堆疊的其餘部分。
圖10B展示圖10A的截面圖1000a的俯視圖1000b。虛線展示圖10A的截面圖1000a所定位之處。圖10B顯示多個MRAM單元。多個MRAM單元配置在列及行中。MRAM單元1010包含：由PMA保護層116包圍之頂部電極118。PMA保護層116由MTJ堆疊102包圍。MTJ堆疊102由硬偏置堆疊111包圍。硬偏置堆疊111由晶種層110包圍。晶種層110由緩衝層108包圍。緩衝層108由底部電極106包圍。底部電極106由第一絕緣體314a及第二絕緣體314b包圍。MRAM單元1010在所有側面上由絕緣體 1012包圍。絕緣體1012安置於多個MRAM單元的列與行之間。因此，如在將圖10A至圖10B一起觀察時可瞭解，儘管一些實施例可指「側壁」(複數)，但此術語「側壁」可根據橫截面視角解釋；以及在自上方觀察側壁時，可瞭解，在一些實施例中，橫截面側壁實際上為單一連續(例如圓形或橢圓形)側壁。
如圖11的截面圖1100中所展示，側壁間隔件316形成於頂部電極118周圍且在底部電極106上方。第二ILD層318形成在側壁間隔件316上方。第一介電層326形成在第二ILD層318上方。第二介電層328形成在第一介電層326上方。
如圖12的截面圖1200中所展示，第三ILD層330形成在第二介電層328上方。頂部電極通孔332形成在頂部電極118上方。第四ILD層334形成在第三ILD層330上方。導通孔336形成在頂部電極通孔332上方。導電線338形成在導通孔336上方。
圖13示出根據一些實施例的形成記憶體元件的方法1300。儘管方法1300示出及/或描述為一連串動作或事件，但應瞭解，方法不限於所示出的次序或動作。因此，在一些實施例中，所述動作可以與所示出的不同的次序進行及/或可同時進行。此外，在一些實施例中，所示出動作或事件可細分為多個動作或事件，其可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些所示出的動作或事件，且可包含其他未示出的動作或事件。
在動作1302處，在層間介電(ILD)層上方形成擴散阻障層。圖5示出與動作1302的一些實施例相對應的截面圖500。
在動作1304處，在擴散阻障層上方形成底部電極層。圖5示出與動作1304的一些實施例相對應的截面圖500。
在動作1306處，執行蝕刻製程以在底部電極層及擴散阻障層中定義一或多個孔洞，定義底部電極及擴散阻障。圖6示出與動作1306的一些實施例相對應的截面圖600。
在動作1308處，在底部電極上方形成絕緣體層，填充一或多個孔洞。圖7示出與動作1308的一些實施例相對應的截面圖700。
在動作1310處，執行平坦化製程以移除絕緣體層的一部分，定義一對絕緣體。圖8示出與動作1310的一些實施例相對應的截面圖800。
在動作1312處，在底部電極上方形成緩衝層、晶種層、硬偏置堆疊、MTJ堆疊、頂蓋層、頂部電極、硬罩幕以及光阻。圖9示出與動作1312的一些實施例相對應的截面圖900。
在動作1314處，執行蝕刻製程以移除硬罩幕、光阻，及緩衝層、晶種層、硬偏置堆疊、MTJ堆疊、頂蓋層以及頂部電極的一部分。圖10A示出與動作1314的一些實施例相對應的截面圖1000a。
在動作1316處，在緩衝層、晶種層、硬偏置堆疊、MTJ堆疊、頂蓋層以及頂部電極上方形成側壁間隔件。圖11示出與動作1316的一些實施例相對應的截面圖1100。
在動作1318處，在頂部電極上方形成層間介電(ILD)層及頂部電極通孔。圖12示出與動作1318的一些實施例相對應的截面圖1200。
在動作1320處，在頂部電極通孔上方形成內連線通孔，且在內連線通孔上方形成線。圖12示出與動作1320的一些實施例相對應的截面圖1200。
因此，在一些實施例中，本發明是關於一種形成安置於頂部電極與底部電極之間的MRAM單元的方法，所述MRAM單元包括MTJ構件，所述MTJ構件包括安置於底部電極與MTJ堆疊之間的緩衝層。
在一些實施例中，本發明是關於一種記憶體元件。記憶體元件包含：磁穿隧接面(MTJ)元件，所述磁穿隧接面元件包括層的堆疊，包括安置於基底上方的底部電極；晶種層，安置於底部電極上方；緩衝層，於底部電極與晶種層之間的安置的層。緩衝層防止擴散物種自底部電極擴散至晶種層。
在其他實施例中，本發明是關於一種磁阻式隨機存取記憶體(MRAM)元件。MRAM元件包括安置於內連線通孔上方的底部電極。晶種層安置於底部電極上方。硬偏置堆疊安置於晶種層上方，且MTJ堆疊安置於硬偏置堆疊上方。MTJ堆疊包括參考層、阻障層以及自由層。頂蓋層安置於MTJ堆疊上方，且緩衝層安置於底部電極與晶種層之間。擴散層防止擴散物種自底部電極擴散至晶種層、硬偏置堆疊以及MTJ堆疊。
在又其他實施例中，本發明是關於一種製造記憶體元件的方法。方法包含在基底上方形成擴散阻障層。在擴散阻障層上方形成底部電極層。執行蝕刻製程，在底部電極層及擴散阻障層中定義一或多個孔洞，且定義底部電極及擴散阻障。在底部電極上方形成絕緣體層，填充一或多個孔洞。執行平坦化製程以移除 絕緣體層的一部分，定義一對絕緣體。在底部電極上方形成緩衝層、晶種層、硬偏置堆疊、MTJ堆疊、頂蓋層、頂部電極、硬罩幕以及光阻。執行蝕刻製程以移除硬罩幕、光阻，及緩衝層、晶種層、硬偏置堆疊、MTJ堆疊、頂蓋層以及頂部電極的一部分。
在一些實施例中，一種半導體元件包括：底部電極，安置於半導體基底上方，所述底部電極包含擴散物種；導電晶種層，包括非晶形非磁性材料，所述導電晶種層安置於所述底部電極上方；磁穿隧接面(MTJ)堆疊，安置於所述導電晶種層上方；以及緩衝層，將所述導電晶種層與所述底部電極間隔開，其中所述緩衝層經組態以防止所述擴散物種自所述底部電極擴散至所述導電晶種層及所述磁穿隧接面堆疊。在一些實施例中，所述緩衝層包括Hf含量在18原子%至40原子%範圍內的Co-Hf膜。在一些實施例中，所述緩衝層實質上不含所述擴散物種，且其中所述擴散物種為鉭。在一些實施例中，在所述緩衝層的頂部表面與所述緩衝層的底部表面之間的所定義的所述緩衝層的厚度介於1奈米與10奈米之間。在一些實施例中，所述緩衝層具有實質上平坦的上部表面，其中位於所述緩衝層下方的所述底部電極的上部表面具有實質上粗糙的上部表面。在一些實施例中，所述半導體元件更包括：硬偏置堆疊，安置於所述導電晶種層上方；其中所述磁穿隧接面堆疊安置於所述硬偏置堆疊上方，其中所述磁穿隧接面堆疊包括參考層、位於所述參考層上方的阻障層以及位於所述阻障層上方的自由層；以及頂蓋層，安置於所述磁穿隧接面堆疊上方。在一些實施例中，所述半導體元件更包括：頂部電極，安置於所述頂蓋層上方；頂部電極通孔，安置於所述頂部電極上方；導通 孔，安置於所述頂部電極通孔上方；以及導電線，安置於所述導通孔上方。在一些實施例中，所述半導體元件更包括：內連線通孔，安置在所述底部電極下方；擴散阻障層，安置於所述內連線通孔上方且使所述內連線通孔的上部表面電性耦接至所述底部電極的下部表面；以及絕緣體結構，沿著所述擴散阻障層的外部側壁安置，所述絕緣體結構具有外部周邊，所述絕緣體結構的所述外部周邊完全包圍所述磁穿隧接面堆疊的外部周邊且大於所述磁穿隧接面堆疊的外部周邊。在一些實施例中，所述底部電極的外部側壁及所述擴散阻障層的外部側壁相對於所述半導體基底的上部表面為成角度且非垂直的。
在其他實施例中，一種磁阻式隨機存取記憶體元件包括：底部電極，安置於內連線通孔上方；晶種層，安置於所述底部電極上方；硬偏置堆疊，安置於所述晶種層上方；參考層，安置於所述硬偏置堆疊上方；阻障層，安置於所述參考層上方；自由層，安置於所述阻障層上方；頂蓋層，安置於所述自由層上方；以及緩衝層，將所述底部電極與所述晶種層間隔開，其中所述緩衝層防止擴散物種自所述底部電極擴散至所述晶種層、硬偏置堆疊以及磁穿隧接面堆疊。在一些實施例中，所述緩衝層由X-Y形式的非晶形非磁性二元合金製成，其中X為Fe或Co，且Y為Hf、Y或Zr。在一些實施例中，所述晶種層由多層堆疊構成，其中所述多層堆疊包括鎳鉻(NiCr)層、鈷鐵硼(CoFeB)層、鎂(Mg)層及/或鉭(Ta)層。在一些實施例中，所述磁阻式隨機存取記憶體元件更包括：擴散阻障層，安置於所述底部電極下方；以及一對絕緣體，安置於所述擴散阻障層的外部側壁處，其中所述一對 絕緣體在所述內連線通孔的外部側壁之外。在一些實施例中，所述磁阻式隨機存取記憶體元件更包括：第二緩衝層，安置於所述頂蓋層與所述磁穿隧接面堆疊之間，其中所述第二緩衝層防止所述擴散物種自所述底部電極擴散至所述磁穿隧接面堆疊；以及第三緩衝層，安置於所述晶種層與所述硬偏置堆疊之間，其中所述第三緩衝層防止所述擴散物種自所述晶種層擴散至所述硬偏置堆疊。在一些實施例中，所述緩衝層、所述第二緩衝層以及所述第三緩衝層由X-Y形式的非晶形非磁性合金製成，其中X為Fe或Co，且Y為Hf、Y或Zr。
在又其他實施例中，一種製造記憶體元件的方法包括：在基底上方形成擴散阻障層；在所述擴散阻障層上方形成底部電極層；執行蝕刻製程，在所述底部電極層及擴散阻障層中定義一或多個孔洞，定義底部電極及擴散阻障；在所述底部電極上方形成絕緣體層，填充所述一或多個孔洞；執行平坦化製程以移除所述絕緣體層的一部分，定義一對絕緣體；在所述底部電極上方形成緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層、頂部電極、硬罩幕以及光阻；以及執行蝕刻製程以移除所述硬罩幕、所述光阻，及所述緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層以及頂部電極的一部分。在一些實施例中，所述製造記憶體元件的方法更包括：在所述頂部電極及底部電極上方形成側壁間隔件；在所述側壁間隔件上方形成層間介電層；以及在所述頂部電極上方形成頂部電極通孔。在一些實施例中，所述緩衝層由X-Y形式的非晶形非磁性二元合金製成，其中X為Fe或Co，且Y為Hf、Y或Zr。在一些實施例中，所述緩衝層防止擴散物種 自所述底部電極擴散至所述晶種層，且輔助所述底部電極的頂部表面的平坦化。在一些實施例中，所述一對絕緣體定義所述擴散阻障及底部電極的外部側壁。
前文概述若干實施例的特徵以使得本領域技術人員可更佳地理解本發明之態樣。本領域技術人員應理解，其可易於使用本發明作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。本領域技術人員亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且本領域技術人員可在不脫離本發明的精神及範疇之情況下在本文中進行各種改變、替代及更改。
100:記憶體元件
102:磁穿隧接面堆疊
104:存取電晶體
105:擴散
106:底部電極
107:第一金屬線
108:緩衝層
110:晶種層
111:硬偏置堆疊
112:反平行耦接層
113:參考層
114:阻障層
115:自由層
116:垂直磁各向異性保護層
117:頂蓋層
118:頂部電極
120:第二金屬線
BL:位元線
SL:源極線
WL:字元線

Claims (10)

  1. 一種半導體元件，包括：底部電極，安置於半導體基底上方，所述底部電極包含擴散物種；導電晶種層，包括非晶形非磁性材料，所述導電晶種層安置於所述底部電極上方；磁穿隧接面堆疊，安置於所述導電晶種層上方；以及緩衝層，包括非晶形非磁性材料，並將所述導電晶種層與所述底部電極間隔開，其中所述緩衝層經組態以防止所述擴散物種自所述底部電極擴散至所述導電晶種層及所述磁穿隧接面堆疊。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述緩衝層包括Hf含量在18原子%至40原子%範圍內的Co-Hf膜。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述緩衝層實質上不含所述擴散物種，且其中所述擴散物種為鉭。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述緩衝層具有實質上平坦的上部表面，其中位於所述緩衝層下方的所述底部電極的上部表面具有實質上粗糙的上部表面。
  5. 一種磁阻式隨機存取記憶體元件，包括：底部電極，安置於內連線通孔上方；晶種層，安置於所述底部電極上方；硬偏置堆疊，安置於所述晶種層上方；參考層，安置於所述硬偏置堆疊上方；阻障層，安置於所述參考層上方；自由層，安置於所述阻障層上方； 頂蓋層，安置於所述自由層上方；以及緩衝層，包括非晶形非磁性材料，並將所述底部電極與所述晶種層間隔開，其中所述緩衝層防止擴散物種自所述底部電極擴散至所述晶種層、硬偏置堆疊以及磁穿隧接面堆疊。
  6. 如申請專利範圍第5項所述的磁阻式隨機存取記憶體元件，其中所述緩衝層由X-Y形式的非晶形非磁性二元合金製成，其中X為Fe或Co，且Y為Hf、Y或Zr。
  7. 如申請專利範圍第5項所述的磁阻式隨機存取記憶體元件，其中所述晶種層由多層堆疊構成，其中所述多層堆疊包括鎳鉻層、鈷鐵硼層、鎂層及/或鉭層。
  8. 如申請專利範圍第5項所述的磁阻式隨機存取記憶體元件，更包括：擴散阻障層，安置於所述底部電極下方；以及一對絕緣體，安置於所述擴散阻障層的外部側壁處，其中所述一對絕緣體在所述內連線通孔的外部側壁之外。
  9. 如申請專利範圍第5項所述的磁阻式隨機存取記憶體元件，更包括：第二緩衝層，安置於所述頂蓋層與所述磁穿隧接面堆疊之間，其中所述第二緩衝層防止所述擴散物種自所述底部電極擴散至所述磁穿隧接面堆疊；以及第三緩衝層，安置於所述晶種層與所述硬偏置堆疊之間，其中所述第三緩衝層防止所述擴散物種自所述晶種層擴散至所述硬偏置堆疊。
  10. 一種製造記憶體元件的方法，包括： 在基底上方形成擴散阻障層；在所述擴散阻障層上方形成底部電極層；執行蝕刻製程，在所述底部電極層及擴散阻障層中定義一或多個孔洞，定義底部電極及擴散阻障；在所述底部電極上方形成絕緣體層，填充所述一或多個孔洞；執行平坦化製程以移除所述絕緣體層的一部分，定義一對絕緣體；在所述底部電極上方形成緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層、頂部電極、硬罩幕以及光阻，其中所述緩衝層包括非晶形非磁性材料，並將所述底部電極與所述晶種層間隔開；以及執行蝕刻製程以移除所述硬罩幕、所述光阻，及所述緩衝層、晶種層、硬偏置堆疊、磁穿隧接面堆疊、頂蓋層以及頂部電極的一部分。
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