[go: up one dir, main page]

TWI843098B - 積體電路結構及其製造方法 - Google Patents

積體電路結構及其製造方法 Download PDF

Info

Publication number
TWI843098B
TWI843098B TW111116882A TW111116882A TWI843098B TW I843098 B TWI843098 B TW I843098B TW 111116882 A TW111116882 A TW 111116882A TW 111116882 A TW111116882 A TW 111116882A TW I843098 B TWI843098 B TW I843098B
Authority
TW
Taiwan
Prior art keywords
layer
gate
gate structure
word line
mtj
Prior art date
Application number
TW111116882A
Other languages
English (en)
Other versions
TW202320324A (zh
Inventor
鍾嘉哲
鄭群議
劉致為
Original Assignee
台灣積體電路製造股份有限公司
國立臺灣大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司, 國立臺灣大學 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202320324A publication Critical patent/TW202320324A/zh
Application granted granted Critical
Publication of TWI843098B publication Critical patent/TWI843098B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種IC結構，包含MTJ單元、電晶體、第一字元線、及第二字元線。電晶體電耦合至MTJ單元。電晶體包含第一閘極端及獨立於第一閘極端的第二閘極端。第一字元線電耦合至電晶體的第一閘極端。第二字元線電耦合至電晶體的第二閘極端。MTJ單元的電阻狀態取決於施加於第一字元線的第一字元線電壓及施加於第二字元線的第二字元線電壓，且MTJ單元的電阻狀態遵循及閘邏輯或或閘邏輯。

Description

積體電路結構及其製造方法
本揭露係關於一種積體電路結構，特別係關於一種可做為邏輯閘使用的記憶體裝置。
藉由電流產生的磁場來做磁化(magnetization)切換先前已用於磁性資訊存儲或磁性隨機存取記憶體(magnetic random access memory，MRAM)技術。最近，藉由自旋極化電流(或藉由稱為自旋轉移的機制)的磁化切換已可適用於MRAM技術。
在一些實施例中，IC結構包含MTJ單元、電晶體、第一字元線、及第二字元線。電晶體電耦合至MTJ單元。電晶體包含第一閘極端及獨立於第一閘極端的第二閘極端。第一字元線電耦合至電晶體的第一閘極端。第二字 元線電耦合至電晶體的第二閘極端。MTJ單元的電阻狀態取決於施加於第一字元線的第一字元線電壓及施加於第二字元線的第二字元線電壓，且MTJ單元的電阻狀態遵循及閘邏輯或或閘邏輯。
在一些實施例中，IC結構包含源極區及汲極區、複數個通道層、第一閘極結構及第二閘極結構。源極區及汲極區在基板上。複數個通道層在基板上方層層配置，並自源極區延伸至汲極區。第一閘極結構及第二閘極結構側向位於源極區與汲極區之間。第一閘極結構與第二閘極結構電隔離。複數個通道層包含第一通道層，第一通道層具有接觸第一閘極結構的底表面及接觸第二閘極結構的頂表面。
在一些實施例中，一種積體電路結構之製造方法包含在基板上方形成具有交替的第一半導體層、第二半導體層、及第三半導體層之堆疊的鰭片結構；蝕刻第一半導體層以在第二半導體層中第一者與第二者之間形成第一空間；在第二半導體層的第一者與第二者之間的第一空間中形成第一閘極結構；蝕刻第三半導體層以在第二半導體層中之第二者與第三者之間形成第二空間；及在第二半導體層中的第二者與第三者之間的第二空間中形成第二閘極結構。
11:參考層
12:穿遂阻障層
13:自由磁層
102:MTJ單元
104:存取電晶體
124:底部電極層
125:種晶層
126:扎釘層
127:金屬間隔物層
128:參考層
129:穿遂阻障層
130:自由層
131:覆蓋層
132:鐵磁層
133:非磁性間隔物層
134:鐵磁層
200:基板
202:鰭片
204:通道層
204A~204C:通道層
206:隔離區
208:磊晶源極/汲極區
210:第一閘極結構
212:第二閘極結構
214:介面層
216:高k介電層
218:功函數金屬層
220:閘極填充金屬
222:介面層
224:高k介電層
226:功函數金屬層
228:閘極填充金屬
230:閘極間隔物
231:凹槽
232:內部間隔物
234:源極/汲極觸點
236:源極/汲極通
238:第一閘極觸點
240:第二閘極觸點
242:第一ILD層
243:開口
244:第二ILD層
246:多層互連結構
248:IMD層
250:金屬線
252:金屬通孔
254:介電層
256:BEVA
257:MTJ層堆疊
258:介電層
259:金屬硬遮罩層
260:金屬硬遮罩
262:鈍化層
264:介電層
266:金屬線
268:介電層
270:磁場感應層
302A:第一半導體層
302B:第一半導體層
304A:第三半導體層
304B:第三半導體層
306:犧牲介電層
308:虛設閘極結構
310:經圖案化遮罩
312:開口
404:鰭式MRAM存取電晶體
500:基板
502:鰭片
505:絕緣材料
506:相鄰隔離區
508:磊晶源極/汲極區
510:第一閘極結構
512:第二閘極結構
514:介面層
516:高k介電層
518:功函數金屬層
520:閘極填充金屬
522:介面層
524:高k介電層
526:功函數金屬層
528:閘極填充金屬
529:閘極切割介電結構
530:閘極間隔物
534:源極/汲極觸點
536:源極/汲極通孔
538:第一閘極觸點
540:第二閘極觸點
542:ILD層
602:虛設閘極介電層
603:虛設閘極介電層
604:虛設閘極結構
606:虛設閘極
607:閘極切割開口
BL:位元線
FS:鰭片結構
FS1:第一側
FS2:第二側
FS3:502的第一側
FS4:502的第二側
G1:閘極端
G2:閘極端
GT1:閘極溝槽
GT2:第一閘極溝槽
GT3:第二閘極溝槽
RMTJ(F):MTJ輸出電阻RMTJ的偽態
RMTJ(T):MTJ輸出電阻RMTJ的真態
S1~S4:空間
SL:源極線
WL1:第一字元線
WL2:第二字元線
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規 範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖繪示根據本揭露的一些實施例的1T-1MTJ MRAM記憶體單元之示意圖。
第2A圖係根據本揭露的一些實施例的MTJ單元的薄膜堆疊之剖面圖。
第2B圖係根據本揭露的一些實施例的MTJ單元中SAF層之剖面圖。
第3A圖及第3B圖顯示根據本揭露的一些實施例的具有平面內易磁化軸的MTJ單元的操作。
第3C圖及第3D圖顯示根據本揭露的一些實施例的具有垂直易磁化軸的MTJ單元的操作。
第4A圖至第4D圖繪示根據本揭露的一些實施例的使用1T-1MTJ MRAM單元執行的及閘邏輯運算。
第5圖繪示關於如第4A圖至第4D圖中所示的及閘邏輯功能的表格。
第6A圖至第6D圖繪示根據本揭露的一些實施例的使用1T-1MTJ MRAM單元執行的或閘邏輯運算。
第7圖繪示關於如第6A圖至第6D圖中所示的或閘邏輯功能的表格。
第8A圖及第8B圖繪示根據本揭露的一些實施例的MTJ單元的刷新或初始操作。
第9圖繪示根據本揭露的一些實施例的MTJ單元的讀取操作。
第10A圖係根據本揭露的一些實施例的放大至MRAM存取電晶體的積體電路(integrated circuit，IC)結構之平面圖。
第10B圖係自第一割線獲得的第10A圖的IC結構之剖面圖，第一割線沿著MRAM存取電晶體的源極/汲極區之間的電流流動方向。
第10C圖係第10A圖的IC結構之剖面圖，其中剖面圖係自第二割線獲得的，第二割線沿著垂直於MRAM存取電晶體的源極/汲極區之間電流流動方向的方向。
第11A圖至第29圖係根據本揭露的一些實施例的製造具有帶有邏輯功能的1T-1MTJ MRAM單元的IC結構的中間階段的俯視圖及剖面圖。
第30A圖係根據本揭露的一些實施例的放大至鰭式MRAM存取電晶體的積體電路(integrated circuit，IC)結構之平面圖。
第30B圖係自第一割線獲得的第30A圖的IC結構之剖面圖，第一割線垂直於鰭式MRAM存取電晶體之鰭片的縱軸。
第30C圖係自第二割線獲得的第30A圖的IC結構之剖面圖，第二割線沿著鰭式MRAM存取電晶體之鰭片的縱軸。
第30D圖係自第三割線獲得的第30A圖的IC結構之剖面圖，第三割線沿著鰭式MRAM存取電晶體之鰭片的縱軸但自鰭片偏移。
第30E圖係自第四割線獲得的第30A圖的IC結構之剖面圖，第四割線沿著鰭式MRAM存取電晶體之鰭片的縱軸但自鰭片偏移。
第31A圖至第38B圖係根據本揭露的一些實施例的製造具有兩個獨立閘極的FinFET的中間階段之剖面圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或範例。下文描述組件及配置的特定範例以簡化本揭露。當然，這些僅為範例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種範例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中繪示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可 類似地加以相應解釋。
如本文中所使用，「大約」、「約」、「大致」、或「基本上」應通常指給定值或範圍的20%以內、10%以內、或5%以內。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」、或「基本上」在並未明確陳述情況下可予以推斷。然而，熟習此項技術者將認識到，在整個描述中提及的值或範圍僅係範例，且可隨著積體電路的規模縮小而減小。
磁阻隨機存取記憶體(magneto-resistive random access memory，MRAM)單元各個包含磁穿遂接面(magnetic tunnel junction，MTJ)單元，MTJ單元垂直配置於導電電極之間積體晶片後工序(back-end-of-the-line，BEOL)內。MTJ單元包括由穿遂阻障層分開的第一鐵磁層及第二鐵磁層。鐵磁層中之一者(通常稱為「參考層」或「扎釘層」)具有固定的磁化方向，而另一鐵磁層(通常稱為「自由層」)具有可變的磁化方向。對於具有正隧穿磁阻(positive tunnelling magnetoresistance，TMR)的MTJ單元，若參考層及自由層的磁化方向在平行定向上，則電子更有可能隧穿穿遂阻障層，使得MTJ單元處於低電阻狀態。相反，若參考層及自由層的磁化方向在反平行(anti-parallel)定向上，則電子不太可能隧穿穿遂阻障層，使得MTJ單元處於高電阻狀態。因此，MTJ單元可在兩個電阻狀態之間切換，具有低電阻的第一狀態(RP：參考層及自由層的磁化方向平 行)，及具有高電阻的第二狀態(RAP：參考層及自由層的磁化方向反平行)。應注意，MTJ單元亦可具有負TMR，例如，用於反平行定向的較低電阻，及用於平行定向的較高電阻，且儘管以下描述係在基於正TMR的MTJ單元的背景下編寫的，但應瞭解，本揭露亦適用於具有負TMR的MTJ單元。
由於其二元性質，MTJ單元可用於儲存數位資料，其中低電阻狀態RP對應於第一資料狀態(例如，邏輯「0」)，且高電阻狀態RAP對應於第二資料狀態(例如，邏輯「1」)。在一些實施例中，為了自此類MRAM單元讀取資料，可將MTJ單元的電阻RMTJ(其在RP與RAP之間變化，取決於儲存的資料狀態)與參考單元的電阻RRef(其中RRef例如設計為介於RP與RAP之間，舉例而言，一平均值)進行比較。在一些技術中，將給定的讀取電壓VRead施加於MRAM單元及參考單元。這一讀取電壓導致流動穿過MTJ單元的讀取電流(Iread)及流動穿過參考單元的參考電流(IRef)。若MTJ單元處於平行狀態，則讀取電流Iread具有大於IRef的第一值(Iread-P)；而若MTJ單元處於反平行狀態，則讀取電流Iread具有小於IRef的第二值(Iread-AP)。因此，在讀取操作期間，若Iread大於IRef，則自MRAM單元讀取第一數位值(例如，「0」)。另一方面，若對於讀取操作IMTJ小於IRef，則自MRAM單元讀取第二數位值(例如，「1」)。
各個MRAM單元包括MTJ單元及用於存取MTJ 單元(例如，自MTJ單元讀取資料及/或將資料寫入MTJ單元)的存取電晶體。存取電晶體的閘極端耦合至字元線，存取電晶體的源極端耦合至源極線，存取電晶體的汲極端耦合至MTJ單元的一個末端，而MTJ單元的另一末端耦合至位元線。為了將資料寫入MRAM單元，經由MTJ單元提供大於切換自由層之磁化方向所需的臨界電流(critical current，Ic)的電流。不大於臨界電流的電流不會導致自由層之磁化方向的切換，因此不會將資料寫入MRAM單元。在寫入操作期間，將大於存取電晶體的臨限電壓的電壓施加於字元線，從而接通存取電晶體以在源極線與MTJ單元之間形成導電路徑。因此，位元線電壓與源極線電壓形成電位差，導致大於臨界電流的電流流動穿過MTJ單元。在讀取操作期間，再次將電壓施加於字元線以接通存取電晶體。因此，源極線電壓與位元線電壓形成電位差，導致讀取電流通過MTJ單元。通過MTJ單元的讀取電流具有取決於MTJ單元之電阻狀態的值。舉例而言，若MTJ單元處於低電阻狀態(例如，儲存邏輯「0」)，則讀取電流將大於當MTJ單元處於高電阻狀態(例如，儲存邏輯「1」)時的讀取電流。在這種情況下，各個MTJ單元由單個電晶體存取，因此這一類型之MRAM架構稱為1T-1MTJ記憶體單元。
在一些實施例中，本揭露藉由使用各個具有耦合至不同輸入的多個獨立閘極的存取電晶體，為1T-1MTJ MRAM單元提供及邏輯功能及/或或邏輯功能。因此，各 個1T-1MTJ MRAM單元不僅用作儲存資料的記憶體裝置，亦用作執行邏輯計算的邏輯裝置，這進而使用單個1T-1MTJ MRAM單元實現記憶體內計算。由於可使用單個1T-1MTJ MRAM單元執行邏輯運算，故可減少邏輯運算所需的裝置數目。此外，各個MRAM單元的邏輯運算結果可儲存於其MTJ單元中，從而可跳過記憶體裝置與邏輯裝置之間的資料傳輸。
第1圖繪示根據本揭露的一些實施例的1T-1MTJ MRAM記憶體單元之示意圖。MTJ記憶體單元包括磁穿遂接面(magnetic tunnel junction，MTJ)單元102及存取電晶體104。位元線BL耦合至MTJ單元102的一個末端，而源極線SL經由存取電晶體104耦合至MTJ單元102的相對末端。第一字元線WL1耦合至存取電晶體104的第一閘極端G1。第二字元線WL2耦合至存取電晶體104的第二閘極端G2。因此，施加適當的第一字元線電壓至存取電晶體104的第一閘極端G1及/或施加適當的第二字元線電壓至第二閘極端G2可接通存取電晶體104，從而允許電流流動穿過MTJ單元102。
當施加給定的位元線電壓至位元線BL及施加給定的源極線電壓至源極線SL時，流動穿過MTJ單元102的電流可能取決於藉由相應的字元線供應高壓VDD至存取電晶體104的多少個閘極。這可能係由於存取電晶體104的汲極電流與存取電晶體104的等效閘極電壓正相關(即，施加於閘極端G1、G2的電壓的淨效應)。一旦流動穿過 MTJ單元102的電流大於在MTJ單元102中切換自由層之磁化方向所需的臨界電流，則可切換自由層的磁化方向，這進而允許MTJ單元102在兩個電阻狀態(具有低電阻的第一狀態(RP：參考層及自由層的磁化方向平行)及具有高電阻的第二狀態(RAP：參考層及自由層的磁化方向反平行))之間切換。結果，MTJ單元102的電阻狀態取決於施加於第一字元線WL1及第二字元線WL2的電壓，因此施加於第一字元線WL1及第二字元線WL2的電壓可用作及閘或或閘的兩個輸入，且MTJ單元102的電阻狀態可用作及閘或或閘的輸出。因此，1T-1MTJ MRAM單元可執行AND2邏輯功能或OR2邏輯功能。
第2A圖係根據本揭露的一些實施例的MTJ單元102之薄膜堆疊的剖面圖。MTJ單元102包括耦合至存取電晶體104的汲極端的底部電極124。在一些實施例中，底部電極124包括Ta、TaN、W、Ru、類似物、及/或其合金。底部電極124具有約1nm至約50nm的範圍內的厚度。MTJ單元102進一步包括底部電極124上方的種晶層125。種晶層125包括Pt、Ta、Ru、類似物、及/或其合金，且具有約1nm至約50nm範圍內的厚度。
MTJ單元102進一步包括形成於種晶層125上方的扎釘層126。在一些實施例中，扎釘層126係合成反鐵磁(synthetic anti-ferromagnetic，SAF)層。SAF層126可用於將參考層128的磁化方向固定於固定方向上。固定參考層128之磁化方向允許MTJ單元102藉由改變 自由層130相對於參考層128的磁化方向在低電阻狀態與高電阻狀態之間轉換。
在一些實施例中，SAF層126可包括不同材料的多個層。舉例而言，SAF層126可包含一或多個鐵磁層與一或多個非磁性層之堆疊。舉例而言，如第2B圖中所示，SAF層126可包括兩個鐵磁層132及134以及夾在鐵磁層132與134之間的非磁性間隔物層133，或者可係交替的非磁性層與鐵磁層之堆疊。在一些實施例中，鐵磁層132及134可由諸如Co、Pt、Fe、Ni、CoFe、NiFe、CoFeB、CoFeBW、其合金、類似物、或其組合物的材料形成。舉例而言，鐵磁層132及134各個係由(Co/Pt)n、(Co/Ni)n或類似物製成的多層結構，其中n係層板的數目(例如，n的範圍約為1~10)，且多層結構的總厚度在約0.1nm至約50nm的範圍內。在一些實施例中，非磁性間隔物層133可由諸如Ru、Ir、W、Ta、Mg、類似物、或其組合物的材料形成，並包括約0.1nm至約5nm範圍內的厚度。在一些實施例中，較厚的SAF層126可具有更強的反鐵磁性質，或可對外部磁場或熱波動更堅固。
MTJ單元102進一步包括形成於扎釘層126上方的金屬間隔物層127。在一些實施例中，金屬間隔物層127可由諸如Ta、W、Mo、類似物、或其組合物的材料形成，並包括約0.1nm至約1nm範圍內的厚度。MTJ單元102包括形成於金屬間隔物層127上方的參考層128。參考層128可由鐵磁材料形成，諸如一或多層的CoFe、 NiFe、CoFeB、CoFeBW、其合金、類似物、或其組合物。參考層128具有約0.1nm至約5nm的範圍內的厚度。鐵磁參考層128具有「固定」的磁化方向，因為參考層128的磁化方向由扎釘層126固定。
MTJ單元102包括形成於參考層128上方的穿遂阻障層129。穿遂阻障層129足夠薄，以允許在鐵磁參考層128與鐵磁自由層130之間的電流的量子力學隧穿。在一些實施例中，穿遂阻障層129可包含晶體阻障層，諸如氧化錳(MgO)或尖晶石(MgAl2O4，亦稱為MAO)；或無定形阻障層，諸如氧化鋁(AlOx)或氧化鈦(TiOx)。在一些實施例中，穿遂阻障層129具有約0.1nm至約10nm範圍內的厚度。
MTJ單元102包括自由層130，其具有在MTJ單元102接收到大於或等於足以切換自由層130之磁化方向的臨界電流時可藉由自旋轉移製程自由切換的磁化方向。因此，自由層130能夠在兩個磁化狀態中之一者之間改變其磁化方向，這導致兩個不同的MTJ電阻，對應於及閘邏輯或或閘邏輯的二元輸出。在一些實施例中，自由層130可包含磁性金屬，諸如鐵、鎳、鈷及其合金，舉例而言。舉例而言，在一些實施例中，自由層130可包含鈷、鐵、及硼，諸如CoFeB鐵磁自由層。在一些實施例中，自由層130係包括CoFeB層、金屬間隔物層、及另一CoFeB層之堆疊的多層結構。MTJ單元102進一步包括形成於自由層130上方的覆蓋層131。在一些實施例中，覆蓋層 131包括Ta、Ru、MgO、類似物、或其組合物。
第3A圖及第3B圖顯示MTJ單元102的操作。如第3A圖及第3B圖中所示，MTJ單元102包括具有固定磁化方向的參考層11、穿遂阻障層12、及具有可變磁化方向的自由磁層13。參考層11對應於參考層128或第2A圖的扎釘層126、金屬間隔物層127及參考層128之組合。穿遂阻障層12對應於第2A圖的穿遂阻障層129，而自由層13對應於第2A圖的自由層130。
在第3A圖中，參考層11及自由層13在同一方向上磁定向，這意謂參考層11及自由層13的磁化方向係平行的。在第3B圖中，參考層11及自由層13以相反方向磁定向，這意謂參考層11及自由層13的磁化方向係反平行的。在第3A圖及第3B圖中，磁化方向係水平的(平行於MTJ層的表面)且自由層13的磁化方向在自左至右方向(如第3A圖中所示)與自右至左的方向(如第3B圖中所示)之間變化。亦即，參考層11及自由層13的易磁化軸的方向係平面內的。在其他實施例中，如第3C圖及第3D圖中所示，磁化方向垂直於MTJ層的表面，且自由層13的磁化方向在向上方向(如第3C圖中所示)與向下方向(如第3D圖中所示)之間變化。
當電流以垂直方向通過參考層11及自由層13的平面時。參考層11使穿過該層傳輸的電子自旋極化，且這一入射自旋流動將自旋角動量的橫向部分轉移至自由層13之區域磁化。當電流足夠大時，其泵送自由層13磁化 的歲差運動，根據電流的量值及極性，其可切換至平行(如第3A圖或第3C圖中所示)或反平行(如第3B圖或第3D圖中所示)於參考層11磁化。第3A圖或第3C圖中所示的相同定向MTJ單元的電阻小於第3B圖或第3D圖中所示的相反定向MTJ單元的電阻，因此MTJ單元具有對應於第一資料狀態的低電阻狀態RP(例如，邏輯「0」)，及對應於第二資料狀態(例如，邏輯「1」)的高電阻狀態RAP。此類二元邏輯資料(「0」及「1」)可用作及閘或或閘之輸出，並儲存於MTJ單元中。此外，由於儲存的資料不需要存儲能量源，故邏輯運算結果係非揮發性的。
第4A圖至第4D繪示根據本揭露的一些實施例的使用1T-1MTJ MRAM單元執行的及閘邏輯運算。在一些實施例中，扎釘層11及自由層13的磁化方向的初始狀態係平行的。字元線輸入電壓VWL1、VWL2的偽(false state)為0伏(Volt，V)，而字元線輸入電壓VWL1、VWL2的真態(true state)為高於0伏的VDD(例如，約0.3V~5V)。MTJ輸出電阻RMTJ的偽態為第一二元值「0」或低電阻RP，而MTJ輸出電阻RMTJ的真態為第二二元值「1」或高電阻RAP。在其他實施例中，如上所述的真態及偽態可彼此反向而不脫離本揭露的範疇。第4A圖至第4D圖中的邏輯運算係在施加0V電壓至位元線及施加VDD電壓至源極線時執行的。
在第4A圖中，當施加於第一字元線WL1的第一輸入電壓VWL1及施加於第二字元線WL2的第二輸入電壓 VWL2為0V時，存取電晶體104未接通，因此自由層13的磁化方向不變，且因此不切換，使得參考層11與自由層13的磁化方向保持平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第一二元位準或低電阻RP。換言之，輸入電壓VWL1、VWL2各個可係偽態或二元值「0」，且輸出電阻RMTJ可係偽態或二元值「0」。
在第4B圖中，當施加於第一字元線WL1的第一輸入電壓VWL1大於存取電晶體104的臨限電壓VDD，且施加於第二字元線WL2的第二輸入電壓VWL2為0V時，自由層13的磁化方向可不切換，因為流動穿過MTJ單元102的電流可小於切換自由層13的磁化方向所需的臨界電流。在一些實施例中，臨界電流在約1μa至約100mA的範圍內。因此，參考層11與自由層13的磁化方向保持平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第一二元位準或低電阻RP。換言之，第一輸入電壓VWL1可係真態或二元值「1」，而第二輸入電壓VWL2可係偽態或二元值「0」，且輸出電阻RMTJ可係偽態或二元值「0」。
在第4C圖中，當施加於第一字元線WL1的第一輸入電壓VWL1為0V，且施加於第二字元線WL2的第二輸入電壓VWL2為大於存取電晶體104的臨限電壓的VDD時，自由層13的磁化方向可不切換，因為流動穿過MTJ單元102的電流可小於切換自由層13的磁化方向所需的臨界電流。因此，參考層11與自由層13的磁化方向保持平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第一 二元位準或低電阻RP。換言之，第一輸入電壓VWL1可係偽態或二元值「0」，而第二輸入電壓VWL2可係真態或二元值「1」，且輸出電阻RMTJ可係偽態或二元值「0」。
在第4D圖中，當施加於第一字元線WL1的第一輸入電壓VWL1及施加於第二字元線WL2的第二輸入電壓VWL2二者均係大於存取電晶體104的臨限電壓的VDD時，存取電晶體104接通，且自由層13的磁化方向切換，因為流動穿過MTJ單元102的電流大於或等於切換自由層13的磁化方向所需的臨界電流。因此，參考層11與自由層13的磁化方向變得反平行。在這種情況下，MTJ單元102的輸出電阻RMTJ為第二二元位準或高電阻RAP。換言之，輸入電壓VWL1、VWL2各個可係真態或二元值「1」，而輸出電阻RMTJ可係真態或二元值「1」。
在以上討論的第4A圖至第4D圖中的邏輯運算中，MTJ單元102的輸出電阻RMTJ遵循及閘邏輯，如第5圖中的表格中所示。如第5圖中所示，若任意輸入為假，則產生假輸出(邏輯「0」)。僅當字元線WL1、WL2的兩個輸入電壓均係真輸入(邏輯「1」)時，才產生真輸出(邏輯「1」)。及閘邏輯功能有效地找到兩個二元數位之間的最小值，因此輸出為0，除非輸入各個為1。
第6A圖至第6D繪示根據本揭露的一些實施例的使用1T-1MTJ MRAM單元執行的或閘邏輯運算。在一些實施例中，扎釘層11及自由層13的磁化方向的初始狀態係平行的。字元線輸入電壓VWL1、VWL2的偽態為0伏 (voltage，V)，而字元線輸入電壓VWL1、VWL2的真態為高於0伏的VDD。MTJ輸出電阻RMTJ的偽態為第一二元值「0」或低電阻RP，而MTJ輸出電阻RMTJ的真態為第二二元值「1」或高電阻RAP。在其他實施例中，如上所述的真態及偽態可彼此反向而不脫離本揭露的範疇。第6A圖至第6D圖中的邏輯運算係在施加0V電壓至位元線及施加VDD電壓至源極線時執行的。
在第6A圖中，當施加於第一字元線WL1的第一輸入電壓VWL1及施加於第二字元線WL2的第二輸入電壓VWL2為0V時，存取電晶體104未接通，因此自由層13的磁化方向不切換，使得參考層11與自由層13的磁化方向保持平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第一二元位準或低電阻RP。換言之，輸入電壓VWL1、VWL2各個可係偽態或二元值「0」，而輸出電阻RMTJ可係偽態或二元值「0」。
在第6B圖中，當施加於第一字元線WL1的第一輸入電壓VWL1為大於存取電晶體104的臨限電壓的VDD，且施加於第二字元線WL2的第二輸入電壓VWL2為0V時，自由層13的磁化方向可切換，因為流動穿過MTJ單元102的電流可大於或等於切換自由層13的磁化方向所需的臨界電流。因此，參考層11與自由層13的磁化方向變得反平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第二二元位準或高電阻RAP。換言之，第一輸入電壓VWL1可係真態或二元值「1」，而第二輸入電壓VW12可係偽態 或二元值「0」，且輸出電阻RMTJ可係真態或二元值「1」。在一些實施例中，臨界電流在約1μa至約100mA的範圍內。
在第6C圖中，當施加於第一字元線WL1的第一輸入電壓VWL1為0V，且施加於第二字元線WL2的第二輸入電壓VWL2為大於存取電晶體104的臨限電壓的VDD時，自由層13的磁化方向可切換，因為流動穿過MTJ單元102的電流可大於或等於切換自由層13的磁化方向所需的臨界電流。因此，參考層11與自由層13的磁化方向變成反平行。在這種情況下，MTJ單元的輸出電阻RMTJ為第二二元位準或高電阻RAP。換言之，第一輸入電壓VWL1可係偽態或二元值「0」，而第二輸入電壓VWL2可係真態或二元值「1」，且輸出電阻RMTJ可係真態或二元值「1」。
在第6D圖中，當施加於第一字元線WL1的第一輸入電壓VWL1及施加於第二字元線WL1的第二輸入電壓VWL2二者均大於存取電晶體104的臨限電壓時，存取電晶體104接通，且自由層13的磁化方向切換，因為流動穿過MTJ單元102的電流大於切換自由層13的磁化方向所需的臨界電流。因此，參考層11與自由層13的磁化方向變得反平行。在這種情況下，MTJ單元102的輸出電阻RMTJ為第二二元位準或高電阻RAP。換言之，輸入電壓VWL1、VWL2各個可係真態或二元值「1」，且輸出電阻RMTJ可係真態或二元值「1」。
在上文討論的第6A圖至第6D圖中的邏輯運算中，MTJ單元102的輸出電阻RMTJ遵循或閘邏輯，如第7圖中的表格所示。如第7圖中所示，若任意輸入為真，則會產生真輸出(邏輯「1」)。僅當字元線WL1、WL2的兩個輸入電壓均係假輸入(邏輯「0」)時，才會產生假輸出(邏輯「0」)。或閘邏輯功能有效地在兩個二元數位之間找到最大值，且因此輸出為1，除非輸入各個為0。
當MTJ單元具有小的臨界電流時，自由層的磁化方向及MTJ單元的電阻狀態更有可能切換。相反，若MTJ單元具有大的臨界電流，則自由層的磁化方向及MTJ單元的電阻狀態切換的可能性較小。因為或閘邏輯功能要求在一個字元線電壓為VDD時自由層之磁化方向切換，而及閘邏輯功能要求在兩個字元線電壓均為VDD時自由層之磁化方向切換，適用於執行或閘邏輯運算的MTJ單元可能比適用於執行及閘邏輯運算的MTJ單元具有更小的臨界電流。
第8A圖及第8B繪示根據本揭露的一些實施例的MTJ單元的刷新(refresh)或初始操作。在各個邏輯運算(例如，第4A圖至第4D圖及第6A圖至第6D圖中所示的各個邏輯運算)之前，藉由將VDD施加於位元線、第一及第二字元線並將0V施加於源極線來執行刷新操作。第8A圖繪示當參考層11及自由層13的磁化方向平行時施加於MTJ單元102的刷新電流Irefresh。在刷新操作期間，供應有VDD的第一及第二字元線接通存取電晶體，且 位元線電壓與源極線電壓因此形成電位差，使得刷新電流Irefresh流動穿過MTJ單元102。在這種情況下，如第8A圖中所示，刷新電流係來自自由層13的反向電子流，並使參考層11與自由層13的磁化方向保持平行。
第8B圖繪示當參考層11與自由層13的磁化方向反平行時施加於MTJ單元102的刷新電流Irefresh。在刷新操作期間，供應有VDD的第一及第二字元線接通存取電晶體，且位元線電壓與源極線電壓因此形成電位差，導致大於臨界電流的刷新電流Irefresh流動穿過MTJ單元102。在這種情況下，如第8B圖中所示，刷新電流係來自自由層13的反向電子流，且刷新電流切換自由層13的磁化方向，以將參考層11及自由層13的磁化方向刷新至平行的初始狀態。
第9圖繪示根據本揭露的一些實施例的MTJ單元的讀取操作。藉由將VDD施加於第一及第二字元線、將0V施加於位元線、以及將讀取電壓VRead施加於源極線來執行讀取操作。讀取電壓VRead小於VDD，以防止讀取干擾。舉例而言，若讀取電壓VRead等於VDD，則流動穿過MTJ單元102的讀取電流可能大於或等於切換自由層13的磁化方向所需的臨界電流，這進而可切換自由層13的磁化方向，從而導致讀取干擾，導致儲存於MTJ單元102中的資料丟失。在讀取操作期間，第一字元線WL1及第二字元線WL2接通存取電晶體104，源極線與位元線因此形成電位差，導致讀取電流通過MTJ單元102。通過MTJ單 元102的讀取電流具有取決於MTJ單元102的電阻狀態的二元值，因此可讀取如上所述的邏輯運算結果。在一些實施例中，讀取電壓VRead在約0.05V至約5V的範圍內。
第10A圖係根據本揭露的一些實施例的放大至具有耦合至不同字元線的獨立閘極的MRAM存取電晶體104的積體電路(integrated circuit，IC)結構的平面圖。第10B圖係自第一割線(例如，第10A圖中的割線X-X)獲得的IC結構之剖面圖，第一割線沿著MRAM存取電晶體104的源極/汲極區之間的電流流動方向。第10C圖係放大至MRAM存取電晶體104的IC結構之剖面圖，其中剖面圖係自第二割線(例如，第10A圖中的割線Y-Y)獲得的，第二割線沿著垂直於MRAM存取電晶體104的源極/汲極區之間的電流方向。
在一些實施例中，MRAM存取電晶體104為全環繞閘極(gate-all-around，GAA)電晶體，包含基板200(例如，半導體基板)上鰭片202上方的通道層204A~C，其中通道層204A~C(統稱為通道層204)用作MRAM存取電晶體104的通道區。在一些實施例中，通道層204A~C係奈米片、奈米線、奈米環、奈米板、或具有奈米級尺寸(例如，幾奈米)的其他結構。通道層204可包括p型通道層、n型通道層、或其組合。在一些實施例中，各個通道層204的幾何形狀可係正方形、矩形、菱形、或類似者。
隔離區206設置於相鄰鰭片202之間，鰭片202可自相鄰隔離區206之上及之間突出。儘管隔離區206描述/繪示為與基板200分離，但如本文所使用的，術語「基板」可指單獨半導體基板或半導體基板與隔離區之組合。此外，儘管鰭片202的底部部分繪示為具有基板200的單一、連續材料，但鰭片202的底部部分及/或基板200可包含單一材料或複數個材料。在這一上下文中，鰭片202指在相鄰隔離區206之間延伸的部分。
MRAM存取電晶體104包括磊晶源極及汲極(在本揭露中統稱為源極/汲極或S/D)區208，其設置於鰭片202上及通道層204的相對末端上。MRAM存取電晶體104進一步包括側向位於磊晶源極/汲極區208之間的第一閘極結構210及第二閘極結構212。在第10C圖中，第一閘極結構210延伸至通道層204B與204C之間，且亦沿著通道層204A的底表面延伸。第二閘極結構212延伸至通道層204A與204B之間，且亦沿通道層204C的頂表面延伸。結果，第一閘極結構210控制通道層204A的下部通道區、通道層204B的上部通道區、及通道層204C的下部通道區；第二閘極結構212控制通道層204A的上部通道區、通道層204B的下部通道區、及通道層204C的上部通道區。
第一閘極結構210包括介面層214、介面層214上方的高k介電層216、高k介電層216上方的功函數金屬層218、及功函數金屬層218上方的閘極填充金屬220。 第二閘極結構212亦包括介面層222、介面層222上方的高k介電層224、高k介電層224上方的功函數金屬層226、及功函數金屬層226上方的閘極填充金屬228。第一閘極結構210及第二閘極結構212由介面層214、222及高k介電層216、224電隔離，因此第一閘極結構210及第二閘極結構212可用作由不同字元線WL1及WL2獨立控制的兩個獨立的閘極端G1及G2。
如第10A圖中所示，自俯視圖看，閘極間隔物230設置於第一閘極結構210及第二閘極結構212的側壁周圍。內部間隔物232垂直設置於通道層204及鰭片202中之相鄰二者之間，如第10B圖中之剖面圖中所示。閘極間隔物230及內部間隔物232可用於將第一閘極結構210、第二閘極結構212與磊晶源極/汲極區208電隔離。
源極/汲極觸點234分別設置於磊晶源極/汲極區208上。源極/汲極通孔236分別設置於源極/汲極觸點234上。第一閘極觸點238及第二閘極觸點240分別設置於第一閘極結構210及第二閘極結構212上。第一閘極觸點238及第二閘極觸點240、源極/汲極觸點234及源極/汲極通孔236可稱為中段製程(middle-end-of-line，MEOL)導電特徵，其將前段製程(front-end-of-line，FEOL)導電特徵(例如，第一閘極結構210及第二閘極結構212、以及MRAM存取電晶體104的源極/汲極區208)電連接至後工序(back-end-of-the-line，BEOL)特徵(例如，第一字元線WL1及第二字元線WL2、源極線SL、 及MTJ單元102)，這進而允許電耦合至MTJ單元102的MRAM存取電晶體104執行如前所述的及/或邏輯運算。
第一層間介電(interlayer dielectric，ILD)層242及第二ILD層244配置於基板200上方。第一ILD層242側向圍繞MRAM存取電晶體104及源極/汲極觸點234。第二ILD層244設置於第一ILD層242上方，並側向圍繞閘極觸點238、240及源極/汲極通孔236。
在第二ILD層244上方形成多層互連結構246。多層互連結構246電互連一或多個主動及/或被動裝置以在IC結構內形成功能電路。多層互連結構246包含複數個金屬間介電(inter-metal dielectric，IMD)層248。多層互連結構246進一步包含一或多個水平互連件，諸如金屬線250，及/或一或多個垂直互連件，諸如金屬通孔252。金屬線250具有側向延伸的最長尺寸，而金屬通孔252具有垂直延伸的最長尺寸，因此金屬通孔252垂直傳導電流，並用於電連接位於垂直相鄰層級的兩個金屬線250，而金屬線250側向傳導電流，並用於在一個層級內分配電訊號及功率。
多層互連結構246中的金屬線250用作耦合至MRAM存取電晶體104的源極區208的源極線SL，且多層互連結構246中兩個金屬線250分別用作分別耦合至MRAM存取電晶體104的第一閘極結構210的第一字元線WL1及耦合至第二閘極結構212的第二字元線WL2。 在一些實施例中，源極線SL以及第一字元線WL1及第二字元線WL2在同一互連層級內，諸如在最底IMD層248中，最底IMD層248緊靠閘極觸點238、240及源極/汲極通孔236之上。因此，第一閘極觸點238將第一字元線WL1電連接至第一閘極結構210，第二閘極觸點240將第二字元線WL2電連接至第二閘極結構212，且源極通孔236將源極線SL電連接至形成於磊晶源極區208上的源極觸點234。當藉由將適合的電壓施加至字元線WL1及WL2中之一或二者來接通MRAM存取電晶體104時，源極線SL經由接通的電晶體104電耦合至MTJ單元102的底部末端。
在一些實施例中，介電層254設置於多層互連結構246上，且底部電極通孔(bottom electrode via，BEVA)256延伸穿過介電層254以與多層互連結構246進行電連接。在一些實施例中，另一介電層258設置於介電層254上方。MTJ單元102設置於介電層258中，並與BEVA 256進行電連接。在所描繪的實施例中，MTJ單元102設置於BEVA上，並因此以「通孔上(on-via)」配置形成。在一些其他實施例中，MTJ單元102設置於金屬線250上，因此以「金屬線上(on-metal-line)」配置形成。在一些實施例中，MTJ單元102的幾何形狀可係圓形、橢圓形、矩形、正方形、或類似者。在一些實施例中，MTJ單元102的接面尺寸在約1nm至約1mm的範圍內。
在一些實施例中，金屬硬遮罩260設置於介電層258中，並覆蓋MTJ單元102的頂表面。在一些實施例中，鈍化層262沿著MTJ單元102的側壁及金屬硬遮罩260的側壁延伸。鈍化層262進一步沿著介電層254的頂表面延伸。在一些實施例中，另一介電層264設置於介電層258上方，且金屬線266在介電層264中延伸以透過金屬硬遮罩260與MTJ單元102進行電連接。因此，金屬線266用作電耦合至MTJ單元頂部末端的位元線BL。在一些實施例中，另一介電層268設置於介電層264上方，且磁場感應層270設置於介電層268內，直接在位元線266之上但與位元線266間隔開。
第11A圖至第29圖係根據本揭露的一些實施例的具有帶有邏輯功能的1T-1MTJ MRAM單元的IC結構製造的中間階段的俯視圖及剖面圖。製造製程步驟可用於製造IC結構，如第10A圖至第10C圖中所示。應理解，對於方法的額外實施例，可在第11A圖至第29圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可係可互換的。
第11A圖係IC結構製造的中間階段的俯視圖，而第11B圖係自第11A圖中的割線X-X獲得的剖面圖。在第11A圖及第11B圖中，繪示半導體基板200。在一些實施例中，基板200可係半導體基板，諸如體半導體基板、絕緣體上半導體(semiconductor-on-insulator， SOI)基板、多層或梯度基板、或類似者。基板200可包括半導體材料，諸如包括Si及Ge的元素半導體；化合物或合金半導體，包括SiC、SiGe、GeSn、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP；其組合物、或類似物。基板200可摻雜或基本無摻雜。在特定範例中，基板200係體矽基板，其可係晶圓。
基板200可在其表面區域中包括一或多個緩衝層(未顯示)。緩衝層可用於將晶格常數自基板的晶格常數逐漸改變為源極/汲極區的晶格常數。緩衝層可由磊晶生長的單晶半導體材料形成，諸如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、及InP。
將雜質離子(可互換地稱為摻雜劑)植入基板200中以形成井區(未顯示)。離子植入經執行以防止穿透效應。基板200可包括已適當摻雜有雜質(例如，p型或n型導電性)的各種區域。舉例而言，對於n型FET，摻雜劑為硼(BF2)，而對於p型FET，摻雜劑為磷。
第11A圖及第11B圖亦繪示在基板200上方形成的層堆疊。在基板200上方形成第一半導體層(表示為「SL1」的第一犧牲層)302A。在第一半導體層302A上方形成第二半導體層(表示為「通道」的通道層)204A。在第二半導體層204A上方形成第三半導體層(表示為「SL2」的第二犧牲層)304A。在第三半導體層304A上 方形成另一第二半導體層(通道層)204B。在第二半導體層(通道層)204B上方形成另一第一半導體層(第一犧牲層)302B。在第一半導體層(第一犧牲層)302B上方形成另一第二半導體層(通道層)204C。在第二半導體層204C上方形成另一第三半導體層(第二犧牲層)304B。
在一些實施例中，第一、第二、及第三半導體層交替堆疊，使得第一、第二、及第三半導體層中之各者具有兩層以上。在一些實施例中，第二半導體層的數目為1至20。在一些實施例中，第一半導體層及第三半導體層將在後續處理中移除，因此稱為犧牲層，且第二半導體層將成為奈米片、奈米線、奈米板、或奈米環，並保留在最終IC產品中以用作電晶體通道區。在一些實施例中，第二半導體層的晶格常數大於第一及第三半導體層的晶格常數。在其他實施例中，第二半導體層的晶格常數小於第一及第三半導體層的晶格常數。
在一些實施例中，第一、第二、及第三半導體層由選自由Si、Ge、SiGe、GeSn、Si/SiGe/Ge/GeSn、SiGeSn、及其組合物組成的群組的不同材料製成。在一些實施例中，第一、第二、及第三半導體層藉由磊晶形成。在一些實施例中，SiGe為Si1-xGex，其中0<x<1。
在一些實施例中，第一半導體層302A及302B(統稱為第一半導體層302)由第一半導體材料形成。在一些實施例中，第一半導體材料包括第一IV族元素及第二IV族元素。IV族元素選自由C、Si、Ge、Sn、及Pb組 成的群組。在一些實施例中，第一IV族元素為Si，且第二IV族元素為Ge。在某些實施例中，第一半導體材料為Si1-xGex，其中0<x<1。舉例而言，x可係0.85，因此第一半導體材料為Si0.15Ge0.85。
在一些實施例中，第二半導體層204A~204C(統稱為第二半導體層304)由第二半導體材料形成。在一些實施例中，第二半導體材料係矽。換言之，在一些實施例中，第二半導體材料係不含鍺的純矽。在一些實施例中，第二半導體材料包括第一IV族元素及第二IV族元素。在一些實施例中，第一IV族元素為Si，且第二IV族元素為Ge。在一些實施例中，第二半導體材料中第一IV族元素與第二IV族元素的原子比不同於第一半導體材料中的原子比。舉例而言，第一半導體材料中的鍺原子百分數可大於第二半導體材料中的鍺原子百分數。在一些其他實施例中，第二半導體材料包括III族元素及V族元素。
在一些實施例中，第三半導體層304A及304B(統稱為第三半導體層304)由第三半導體材料形成。在一些實施例中，第三半導體材料包括第一IV族元素及第二IV族元素。IV族元素選自由C、Si、Ge、Sn、及Pb組成的群組。在一些實施例中，第一IV族元素為Si，且第二IV族元素為Ge。在一些實施例中，第三半導體材料中第一IV族元素與第二IV族元素的原子比不同於第一半導體材料中的原子比。舉例而言，第一半導體材料中的鍺原子百分數可大於第三半導體材料中的鍺原子百分數。在某 些實施例中，若第一半導體材料為Si1-xGex，則第三半導體材料為SixGe1-X，其中0<X<1。舉例而言，x可係0.85，因此第一半導體材料為Si0.15Ge0.85，且第三半導體材料為Si0.85Ge0.15。
第一半導體層302、第二半導體層204、及第三半導體層304可藉由一或多個磊晶或磊晶(epitaxial，epi)製程形成。磊晶製程包括CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空CVD(ultra-high vacuumCVD，UHV-CVD))、分子束磊晶(MBE)、及/或其他適合製程。第一半導體層302及第三半導體層304的厚度取決於通道層204之間的目標距離及最底通道層204A與隔離區206之間的目標距離。舉例而言，第一半導體層302及第三半導體層304的厚度在約5nm至約50nm的範圍內。第二半導體層204的厚度取決於電晶體通道的目標厚度。舉例而言，第二半導體層204的厚度在約5nm至約50nm的範圍內。
在層堆疊的磊晶生長製程完成之後，在層堆疊上執行圖案化製程以形成鰭片結構FS，如第11A圖及第11B圖中所示。在一些實施例中，圖案化製程包含用於形成經圖案化遮罩的光學微影術製程，隨後係使用經圖案化遮罩作為蝕刻遮罩的一或多個蝕刻製程。一或多個蝕刻製程可包括濕式蝕刻製程、各向異性乾式蝕刻製程、或其組合，且可使用一或多個蝕刻劑，其以比其蝕刻經圖案化遮罩更快的蝕刻速度蝕刻第一半導體層302、第二半導體層204、 及第三半導體層304。儘管第11B圖中所示的鰭片結構FS具有垂直側壁，但在一些其他實施例中，蝕刻製程可能導致漸縮側壁。
一旦鰭片結構FS已形成，則在鰭片結構FS的下部部分周圍形成淺溝槽隔離(shallow trench isolation，STI)區206(可互換地稱為隔離絕緣層)，如第11A圖及第11B圖中所示。STI區206可藉由沉積一或多個介電材料(例如，氧化矽)以完全填充鰭片結構FS周圍的溝槽、接著使介電材料的頂表面凹陷來形成。STI區206的介電材料可使用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、低壓CVD(low-pressure CVD，LPCVD)、亞常壓CVD(sub-atmospheric CVD，SACVD)、可流動CVD(flowable CVD，FCVD)、旋裝塗佈、及/或其組合來沉積。在沉積之後，可執行退火製程或固化製程。在一些情況下，STI區206可包括襯裡，諸如舉例而言，藉由氧化鰭片結構FS及基板200的矽表面或矽鍺表面而生長的熱氧化物襯裡。凹陷製程可使用，舉例而言，平坦化製程(例如，化學機械研磨(CMP))，接著係選擇性蝕刻製程(例如，濕式蝕刻或乾式蝕刻、或其組合)，該製程可使介電材料的頂表面凹陷於STI區206中，使得鰭片結構FS的上部部分自周圍的絕緣STI區206突出。
第12A圖係製造IC結構的中間階段的俯視圖， 第12B圖係自第12A圖中割線X-X獲得的剖面圖。在第12A圖及第12B圖中，犧牲介電層306毯覆沉積於基板200上方，接著虛設閘極結構308跨鰭片結構FS形成。虛設閘極結構308具有垂直於鰭片結構FS縱軸的縱軸。犧牲介電層306可係，舉例而言，氧化矽、氮化矽、其組合物、或類似物，且可根據可接受的技術沉積或熱生長。虛設閘極結構308可係導電或非導電材料，且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極結構308係藉由，舉例而言，在犧牲介電層306上方沉積一層虛設閘極材料、接著藉由使用適合的光學微影術及蝕刻技術將該層虛設閘極材料圖案化為分開的虛設閘極結構308來形成。
第13A圖係IC結構製造的中間階段的俯視圖，第13B圖係自第13A圖中割線X-X獲得的剖面圖。在第13A圖及第13B圖中，舉例而言，犧牲介電層306的經曝光部分及側向延伸超出虛設閘極結構308的鰭片結構FS的下伏部分在各向異性蝕刻步驟中移除，直至基板200經曝光。在一些實施例中，使用攻擊鰭片結構FS、且幾乎不攻擊虛設閘極結構308的蝕刻劑來執行蝕刻。換言之，虛設閘極結構308具有比鰭片結構FS更高的抗蝕刻性。因此，在蝕刻步驟中，虛設閘極結構308的高度基本沒有降低。在完成對鰭片結構FS的蝕刻之後，可選地在經曝光基板200上執行清洗製程，以藉由使用例如稀釋氫氟酸 (HF)溶液移除矽表面上任何可能的氧化物形成。
接著，在第13A圖及第13B圖中，在虛設閘極結構308的側壁上形成閘極間隔物230。在間隔物形成步驟的一些實施例中，在基板200上沉積間隔物材料層。間隔材料層可係共形層，其隨後經回蝕以形成閘極側壁間隔物。在所示的實施例中，在虛設閘極結構308的頂部及側壁上共形地設置間隔物材料層。間隔物材料層可包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN薄膜、碳化矽、SiOCN薄膜、及/或其組合物。間隔物材料層可藉由使用諸如CVD製程、亞常壓CVD(sub-atmospheric CVD，SACVD)製程、可流動CVD製程、ALD製程、PVD製程、或其他適合製程的製程在虛設閘極結構308上方沉積介電材料而形成。接著在經沉積間隔物材料層上執行各向異性蝕刻製程，以曝光鰭片結構FS的未由虛設閘極結構308覆蓋的部分(例如，在鰭片結構FS的源極/汲極區中)。虛設閘極結構308直接之上的間隔物材料層的部分可藉由這一各向異性蝕刻製程完全移除。為了簡單起見，虛設閘極結構308的側壁上的間隔物材料層的部分可保留，形成閘極側壁間隔物，其表示為閘極間隔物230。
在形成閘極間隔物230之後，蝕刻由第一及第三半導體材料(例如，第一犧牲層302及第二犧牲層304)形成的鰭片結構FS的層之側壁，以在相應的通道層204之間形成側壁凹槽231。儘管凹槽231中第一犧牲層302 及第二犧牲層304的側壁在第13B圖中繪示為直的，但側壁可係凹的或凸的。可使用諸如濕式蝕刻或類似者的各向同性蝕刻製程來蝕刻側壁。在第一犧牲層302及第二犧牲層304包括例如SiGe，且通道層204包括例如Si的一些實施例中，使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的乾式蝕刻製程可用於蝕刻第一犧牲層302及第二犧牲層304的側壁。
在第一犧牲層302及第二犧牲層304側向凹陷之後，在側壁凹槽231中形成內部間隔物232。內部間隔物232做為隨後形成的源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地討論的，源極/汲極區將形成於基板200的經曝光表面上，且在後續處理中將第一犧牲層302及第二犧牲層304替換為第一閘極結構210及第二閘極結構212。
內部間隔物232形成自藉由諸如CVD、ALD、或類似者的共形沉積製程沉積的內部間隔物層。內部間隔物層可包含諸如氮化矽或氧氮化矽的材料，但亦可使用諸如具有小於約3.5的k值的低介電常數(低k)材料的任何適合材料。接著，內部間隔物層可經各向異性蝕刻以形成內部間隔物232。儘管內部間隔物232的外側壁繪示為與通道層204的側壁平齊，但內部間隔物232的外側壁可延伸超出通道層204的側壁或自通道層204的側壁凹陷。此外，儘管內部間隔物232的外側壁在第13B圖中繪示為直的，但內部間隔物232的外側壁可係凹的或凸的。內部 間隔物層可藉由諸如RIE、NBE、或類似者的各向異性蝕刻製程來蝕刻。內部間隔物232可用於防止後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)對後續形成之源極/汲極區(諸如磊晶源極/汲極區208，下文將參照第14A圖至第14B圖討論)造成的損壞。
第14A圖係IC結構製造的中間階段的俯視圖，第14B圖係自第14A圖中割線X-X獲得的剖面圖，而第14C圖係自第14A圖中割線Y-Y獲得的剖面圖。在第14A圖至第14C圖中，磊晶源極/汲極區208形成於基板200的經曝光表面上及通道層204的相對側處。在一些實施例中，源極/汲極區208可在通道層204上施加應力，從而改善裝置性能。如第14B圖中所示，虛設閘極結構308設置於磊晶源極/汲極區208的個別相鄰對之間。在一些實施例中，閘極間隔物230用於將磊晶源極/汲極區208與虛設閘極結構308分離開，內部間隔物232用於將磊晶源極/汲極區208與第一犧牲層302及第二犧牲層304藉由適當的側向距離間隔開，以便磊晶源極/汲極區208不會與隨後形成的所得MRAM存取電晶體之閘極短路。
在一些實施例中，磊晶源極/汲極區208可包括適用於n型FET的任何可接受材料。舉例而言，若通道層204係矽，則磊晶源極/汲極區208可包括在通道層204上施加拉伸應變的材料，諸如碳化矽、磷摻雜碳化矽、磷化矽、或類似物。在一些實施例中，磊晶源極/汲極區208可包括適用於p型FET的任何可接受材料。舉例而言，若 通道層204係矽，則磊晶源極/汲極區208可包含在通道層204上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區208可具有自上部通道層204C的個別頂表面升起的表面，且可具有小平面。在一些實施例中，磊晶源極/汲極區208包括Si、Ge、Sn、Si1-xGex、Si1-x-yGexSny、或類似物。
磊晶源極/汲極區208可植入摻雜劑以形成源極/汲極區，接著進行退火製程。源極/汲極區可具有約1x1017原子/cm3與約1x1022原子/cm3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可係先前討論的雜質中之任意者。在一些實施例中，磊晶源極/汲極區208可在生長期間原位摻雜。
第15A圖係IC結構製造的中間階段的俯視圖，第15B圖係自第15A圖中割線X-X獲得的剖面圖，而第15C圖係自第15A圖中割線Y-Y獲得的剖面圖。在第15A圖至第15C圖中，在一或多個蝕刻步驟中移除虛設閘極結構308及犧牲介電層306，使得閘極溝槽GT1形成並由閘極間隔物230封閉。在一些實施例中，虛設閘極結構308及犧牲介電層306藉由各向異性乾式蝕刻蝕刻製程移除。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，反應氣體(多個)以比蝕刻閘極間隔物230更快的速度選擇性地蝕刻虛設閘極結構308。閘極溝槽GT1曝光及/或上覆通道層204的部分，其在隨後完成的電晶體中做為通道區。用作通道區的通道層204設置於 磊晶源極/汲極區208的相鄰對之間。在移除期間，當蝕刻虛設閘極結構308時，犧牲介電層306可用作蝕刻終止層。在移除虛設閘極結構308之後可接著移除犧牲介電層306。
第16A圖係IC結構製造的中間階段的俯視圖，而第16B圖係自第16A圖中割線Y-Y獲得的剖面圖。在第16A圖及第16B圖中，在基板200上方形成經圖案化硬遮罩310。如第16B圖的剖面圖中所示，經圖案化遮罩310具有曝光鰭片結構FS的第一側FS1的開口312，且鰭片結構FS的第二側FS2由經圖案化遮罩310覆蓋。在一些實施例中，經圖案化遮罩310包括氧碳化矽(SiOC)、氮化矽(Si3N4)、氧化矽、類似物、或其組合物。經圖案化遮罩310可藉由例如在基板200上方沉積一層遮罩材料(例如，氮化矽)、在遮罩材料層上方塗佈光阻劑層、藉由使用光學微影術製程將光阻劑層圖案化為光阻劑遮罩、及藉由使用光阻劑遮罩作為蝕刻遮罩來蝕刻遮罩材料層以形成具有開口312的經圖案化遮罩310來形成。
第17A圖係IC結構製造的中間階段的俯視圖，而第17B圖係自第17A圖中割線Y-Y獲得的剖面圖。在第17A圖及第17B圖中，執行選擇性蝕刻製程以選擇性蝕刻在經圖案化遮罩310的開口312中經曝光的第一犧牲層302。這一蝕刻步驟在通道層204A之下形成空間S1，並在通道層204B與204C之間形成空間S2。在一些實施例中，蝕刻步驟以比其蝕刻第二犧牲層304及通道層204 更快的蝕刻速度選擇性地蝕刻第一犧牲層302。因此，在選擇性蝕刻步驟完成之後，第二犧牲層304及通道層204可保持基本完整。
第18A圖係IC結構製造的中間階段的俯視圖，第18B圖係自第18A圖中割線Y-Y獲得的剖面圖，而第18C圖係第18A圖中所示的第一閘極結構的放大俯視圖。在第18A圖至第18C圖中，第一閘極結構210形成於鰭片結構FS的第一側FS1處，並延伸至通道層204A之下的空間S1中以及通道層204B與204C之間的空間S2中。在一些實施例中，第一閘極結構210係高k/金屬閘極(high-k/metal gate，HKMG)結構，且可藉由例如在基板200上方沉積介面層214、在介面層214上方沉積高k介電層216、在高k介電層216上方沉積功函數金屬層218、及在功函數金屬層218上方沉積閘極填充金屬220、以及接著在這些經沉積材料上執行CMP製程直至曝光遮罩310來形成。
在一些實施例中，介面層214係氧化矽，且可藉由例如化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合的方法形成。在一些實施例中，高k介電層216具有高介電常數，舉例而言，大於熱氧化矽之介電常數(~3.9)的介電常數。高k介電層216可包括氧化鉿(HfO2)。或者，高k介電層216可包括其他高k介電材料，諸如氧化鉿矽(HfSiO)、氧氮化鉿 矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鍶鈦(SrTiO3，STO)、氧化鋇鈦(BaTiO3，BTO)、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氧氮化物(SiON)、及其組合物。
在一些實施例中，功函數金屬層218可包括一或多個功函數金屬，以為高k/金屬閘極結構210提供適合的功函數。對於n型FET，功函數金屬層218可包括一或多個n型功函數金屬(N-金屬)，其具有低於位於矽的價帶及導帶的中間的中隙功函數(約4.5eV)的功函數。n型功函數金屬可例示性地包括但不限於，鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物及/或其他適合材料。另一方面，對於p型FET，功函數金屬層218可包括一或多個具有高於矽的中隙功函數的功函數的p型功函數金屬(P-金屬)。p型功函數金屬可例示性地包括但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物、及/或其他適合材料。
在一些實施例中，閘極填充金屬220可例示性地包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮 化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他適合材料。在如第18B圖中所示的一些實施例中，閘極填充金屬220沒有延伸至通道層204A之下的空間S1中以及通道層204B與204C之間的空間S2中，因為這些小空間S1、S2已填充有功函數金屬層。然而，在一些其他實施例中，若空間S1及S2足夠大或功函數金屬層218足夠薄，則閘極填充金屬220可延伸至空間S1及S2中。
第19A圖係IC結構製造的中間階段的俯視圖，而第19B圖係自第19A圖中割線Y-Y獲得的剖面圖。在第19A圖及第19B圖中，藉由使用選擇性蝕刻製程移除硬遮罩310，選擇性蝕刻製程以比在基板200上蝕刻其他材料更快的蝕刻速度蝕刻硬遮罩310的材料。
第20A圖係IC結構製造的中間階段的俯視圖，而第20B圖係自第20A圖中割線Y-Y獲得的剖面圖。在第20A圖及第20B圖中，第一ILD層242沉積於第19A圖至第19B圖中所示的結構上方。第一ILD層242由介電材料形成，且可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可使用藉由任何可接受製程形成的其他絕緣材料。接著，可執行諸如CMP的平坦化製程，以將第一ILD層242的頂表面與第一閘極結構210的頂表面平齊。接著， 藉由使用適合的光學微影術及蝕刻技術來蝕刻第一ILD層242，以形成曝光第二犧牲層304的開口243。
接下來，執行選擇性蝕刻製程，以選擇性蝕刻暴露於第一ILD層242中開口243中的第二犧牲層304。蝕刻步驟在通道層204A與204B之間形成空間S3，並在通道層204C之上形成空間S4。在一些實施例中，蝕刻步驟以比其蝕刻通道層204更快的蝕刻速度選擇性地蝕刻第二犧牲層304。因此，在選擇性蝕刻步驟完成之後，通道層204可保持基本完整。
第21A圖係IC結構製造的中間階段的俯視圖，而第21B圖係自第21A圖中割線Y-Y獲得的剖面圖。在第21A圖至第21B圖中，第二閘極結構212形成於第一ILD層242中開口中，並延伸至通道層204A與204B之間的空間S3中及通道層204C之上的空間S4中。在一些實施例中，第二閘極結構212係高k/金屬閘極(high-k/metal gate，HKMG)結構，且可藉由例如在基板200上方沉積介面層222、在介面層222上方沉積高k介電層224、在高k介電層224上方沉積功函數金屬層226、及在功函數金屬層226上方沉積閘極填充金屬228、以及接著在這些沉積材料上執行CMP製程直至第一ILD層242經曝光來形成。
在一些實施例中，介面層222係氧化矽，且可藉由例如化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合方法形成。第二閘極結構212至少藉由介面層214及222與第一閘極結構210電隔離。在第一閘極結構210的介面層214及第二閘極結構212的介面層222兩者均為氧化矽的一些實施例中，其間可能沒有可區分的介面。在一些實施例中，高k介電層224具有高介電常數，舉例而言，大於熱氧化矽的介電常數(~3.9)。高k介電層224的材料的有希望的候選者類似於第一閘極結構210的高k介電層216的材料，因此為了簡潔起見不再重複。在一些實施例中，高k介電層224具有與第一閘極結構210的高k介電層216相同的高k介電材料。在一些其他實施例中，高k介電層224具有與第一閘極結構210的高k介電層216不同的高k介電材料。
在一些實施例中，功函數金屬層226可包括一或多個功函數金屬，以為高k/金屬閘極結構212提供適合的功函數，而閘極填充金屬228用於填充ILD層242中開口的剩餘部分。功函數金屬層226及閘極填充金屬228的材料的有希望的候選材料與第一閘極結構210的功函數金屬層218及閘極填充金屬220的材料類似，因此為了簡潔起見不再重複。在一些其他實施例中，功函數金屬層226具有與第一閘極結構210的功函數金屬層218相同的一或多個功函數金屬。在一些其他實施例中，功函數金屬層226具有與第一閘極結構210的功函數金屬層218不同的功函數金屬。在一些實施例中，閘極填充金屬228具有與第一 閘極結構210的閘極填充金屬220相同的金屬。在一些其他實施例中，閘極填充金屬228具有與第一閘極結構210的閘極填充金屬220不同的金屬。
第22A圖係IC結構製造的中間階段的俯視圖，而第22B圖係自第22A圖中割線X-X獲得的剖面圖。在第22A圖至第22B圖中，源極/汲極觸點234形成於第一ILD層242中及磊晶源極/汲極區208上方。源極/汲極觸點234的形成包括(作為範例而非限制)執行一或多個蝕刻製程以形成延伸穿過第一ILD層242以曝光源極/汲極區208的接觸開口，藉由使用適合的沉積技術(例如，CVD、PVD、ALD、類似者或其組合)沉積過填充接觸開口的一或多個金屬材料(例如，氮化鈦、鎢、鈷、銅、類似物或其組合物)，接著執行CMP製程以移除接觸開口之外的多餘金屬材料。MRAM存取電晶體104及電晶體104的源極/汲極區上的源極/汲極觸點234的製造完成。MRAM存取電晶體104的製造可稱為前段製程(front-end-of-line，FEOL)。
在第23圖中，在形成源極/汲極觸點234之後，藉由使用適合的沉積技術在第一ILD層242上方沉積第二ILD層244。第二ILD層244材料的有希望的候選者類似於第一ILD層242的材料，因此為了簡潔起見不再重複。第一閘極觸點238及第二閘極觸點240(如第10C圖中所示)及源極/汲極通孔236藉由蝕刻第二ILD層244中開口、在開口中沉積一或多個金屬材料、及執行CMP 製程以移除開口之外的多餘材料而形成於第二ILD層244中。源極/汲極觸點234、閘極觸點238、240、及源極/汲極通孔236的製造可稱為中段製程(middle-end-of-line，MEOL)。
接著執行後段製程(back-end-of-the-line，BEOL)，以在第二ILD層244及MEOL導電特徵上方形成多層互連結構246。多層互連結構246包括使用適合沉積技術形成的複數個金屬間介電(inter-metal dielectric，IMD)層248，藉由使用諸如單一鑲嵌製程、雙重鑲嵌製程、或類似者的任何適合方法，在個別IMD層248中形成一或多個金屬線250及一或多個金屬通孔252。在一些實施例中，IMD層248可包括低k介電材料，其具有例如低於設置於此類導電特徵之間的約4.0或甚至2.0的k值。在一些實施例中，IMD層可由例如磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、SiOxCy、旋裝玻璃、旋裝聚合物、氧化矽、氧氮化矽、其組合物、或類似物製成，藉由任何適合的方法形成，諸如旋裝塗佈、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、或類似者。金屬線250及金屬通孔252可包含導電材料，諸如銅、鋁、鎢、其組合物、或類似物。在一些實施例中，金屬線250及金屬通孔252可進一步包含一或多個阻障/黏附層(未顯示)，以保護個別IMD層248免受金屬擴散(例如，銅擴散) 及金屬中毒。一或多個阻障/黏附層可包含鈦、氮化鈦、鉭、氮化鉭、或類似物，並可使用物理氣相沉積(physical vapor deposition，PVD)、CVD、ALD、或類似者形成。
藉由使用適合的沉積技術，在多層互連結構246上方沉積介電層254。在一些實施例中，介電層254可包括如先前關於IMD層248所討論的低k介電材料，且可具有在約1nm至約1μm範圍內的厚度。接下來，藉由在介電層254中蝕刻通孔開口、在開口中沉積一或多個金屬材料、並執行CMP製程以移除開口之外的多餘材料，在介電層254中形成底部電極通孔(bottom electrode via，BEVA)256。接著在介電層254上方沉積MTJ層堆疊257。如第2A圖至第2B圖中所示，MTJ層堆疊257包括底部電極層124、種晶層125、扎釘層126、金屬間隔物層127、參考層128、穿遂阻障層129、自由層130、及覆蓋層131。關於這些層的細節在先前參考第2A圖及第2B圖討論，因此為了簡潔起見不再重複。
金屬硬遮罩層259沉積於MTJ層堆疊257上方。在一些實施例中，金屬硬遮罩層259包括Ta、TiN、其他適合的金屬、或其組合物。金屬硬遮罩層259具有約10nm至約500nm的範圍內的厚度。
在第24圖中所示的一些實施例中，藉由使用適合的光學微影術及蝕刻技術，圖案化金屬硬遮罩層259及MTJ層堆棧257，以形成金屬硬遮罩260及金屬硬遮罩 260之下的MTJ單元102。
在如第25圖中所示的一些實施例中，鈍化層262共形地沉積於金屬硬遮罩及MTJ單元102上方，介電層258沉積於鈍化層262上方，且在介電層258及鈍化層262上方執行CMP製程，直至金屬硬遮罩260經曝光。在一些實施例中，鈍化層262包括氮化矽或其他適合的介電材料，且具有約1nm至約50nm範圍內的厚度。在一些實施例中，介電層258包括如先前關於IMD層248所討論的低k介電材料。
在第26圖中所示的一些實施例中，藉由使用適合的沉積技術，在介電層258及金屬硬遮罩260上方沉積另一介電層264。介電層264包括如先前關於IMD層248所討論的低k介電材料。在一些實施例中，介電層264及258的總厚度在約10nm至約500nm的範圍內。接著，在第27圖中，在介電層264中形成金屬線266以用作MTJ單元102的位元線BL。金屬線266可藉由例如使用適合的光學微影術及蝕刻技術在介電層264中蝕刻溝槽、在溝槽中沉積一或多個金屬材料(例如，銅)、接著執行CMP製程以移除介電層264的溝槽之外的多餘金屬材料來形成。
在如第28圖中所示的一些實施例中，藉由使用適合的沉積技術，在介電層264及金屬線266上方沉積另一介電層268。介電層268包括如先前關於IMD層248所討論的低k介電材料，且具有約10nm至約500nm的 範圍內的厚度。接著，在第29圖中，藉由例如使用適合的光學微影術及蝕刻技術在介電層268中蝕刻凹槽、在凹槽中沉積一或多個金屬材料、且接著執行CMP製程以移除介電層268的凹槽之外的多餘金屬材料在介電層268中形成磁場感應層270。在一些實施例中，磁場感應層270包括鈷或其他適合的金屬，且具有約1nm至約100nm的範圍內的厚度。在形成磁場感應層270之後，BEOL製程繼續在介電層268上方形成一或多個互連層，以完成IC結構的製造。
在如第10A圖至第29圖中所示的實施例中，IC結構使用具有兩個獨立閘極的閘極全環繞(gate-all-around，GAA)電晶體作為MRAM存取電晶體。然而，在一些其他實施例中，MRAM存取電晶體可係具有兩個獨立閘極的鰭式場效電晶體(fin field-effect transistor，FinFET)，如第30A圖至第30E圖中所示。第30A圖係根據本揭露的一些實施例的放大至具有耦合至不同字元線的獨立閘極的鰭式MRAM存取電晶體404的積體電路(integrated circuit，IC)結構的平面圖。第30B圖係自第一割線(例如，第30A圖中割線Y-Y)獲得的IC結構之剖面圖，第一割線垂直於鰭式MRAM存取電晶體404的鰭片之縱軸。第30C圖係自第二割線(例如，第30A圖中割線X1-X1)獲得的IC結構之剖面圖，第二割線沿著鰭式MRAM存取電晶體404的鰭片之縱軸。第30D圖係自第三割線(例如，第30A圖中割線X2-X2) 獲得的IC結構之剖面圖，第三割線沿著鰭式MRAM存取電晶體404的鰭片之縱軸但自鰭片偏移。第30E圖係自第四割線(例如，第30A圖中割線X3-X3)獲得的IC結構之剖面圖，第四割線沿著鰭式MRAM存取電晶體404的鰭片之縱軸但自鰭片偏移。
在一些實施例中，鰭式MRAM存取電晶體404包含基板500上的鰭片502，其中鰭片502做為電晶體404的半導體通道。隔離區506設置於相鄰鰭片502之間，鰭片502可自相鄰隔離區506之間突出。儘管鰭片502的底部部分繪示為基板500的單一、連續材料，但鰭片502的底部部分及/或基板500可包含單一材料或複數個材料。在這一上下文中，鰭片502指在相鄰隔離區506之間延伸的部分。
MRAM存取電晶體404包括設置於鰭片502上及鰭片502的分開區域上的磊晶源極/汲極區508。MRAM存取電晶體404進一步包括位於鰭片502的第一側FS3上的第一閘極結構510及鰭片502的第二側FS4上的第二閘極結構512。結果，第一閘極結構510控制鰭片502的第一側通道區(例如，左側通道區)，而第二閘極結構512控制鰭片502的第二側通道區(例如，右側通道區)。
第一閘極結構510包括介面層514、介面層514上方的高k介電層516、高k介電層516上方的功函數金屬層518、及功函數金屬層518上方的閘極填充金屬520。 第二閘極結構512亦包括介面層522、介面層522上方的高k介電層524、高k介電層524上方的功函數金屬層526、及功函數金屬層526上方的閘極填充金屬528。第一閘極結構510及第二閘極結構512藉由閘極切割介電結構529電隔離開，因此第一閘極結構510及第二閘極結構512可用作由不同字元線WL1及WL2獨立控制的兩個獨立閘極端G1及G2。
如第30A圖中所示，自俯視圖看，閘極間隔物530設置於第一閘極結構510及第二閘極結構512的側壁周圍。閘極間隔物530可用於將第一閘極結構510、第二閘極結構512與磊晶源極/汲極區508電隔離。
源極/汲極觸點534分別設置於磊晶源極/汲極區208上。ILD層542形成於源極/汲極觸點周圍。源極/汲極通孔536分別設置於源極/汲極觸點534上。第一閘極觸點538及第二閘極觸點540分別設置於第一閘極結構510及第二閘極結構512上。第一閘極觸點538及第二閘極觸點540、源極/汲極觸點534及源極/汲極通孔536可稱為中段製程(middle-end-of-line，MEOL)導電特性，其將前段製程(front-end-of-line，FEOL)導電特徵(例如，第一閘極結構510及第二閘極結構512、以及MRAM存取電晶體404的源極/汲極區508)電連接至後工序(back-end-of-the-line，BEOL)特徵(例如，第一字元線WL1及第二字元線WL2、源極線SL、及MTJ單元102)，這進而允許電耦合至MTJ單元102的MRAM 存取電晶體404執行及/或邏輯運算，如先前所討論的。
第31A圖至第38B圖係根據本揭露的一些實施例的具有用於實施帶有邏輯功能的1T-1MTJ單元的兩個獨立閘極的FinFET的製造的中間階段之剖面圖。製造製程步驟可用於製造IC結構，如第30A圖至第30E圖中所示。在第31A圖至第38B圖中，「A」圖(如第31A圖、第32A圖等)繪示對應於第30A圖中割線X1-X1的剖面圖，而「B」圖(如第31B圖、第32B圖等)繪示對應於第30A圖中割線Y-Y的剖面圖。應理解，對於方法的額外實施例，可在第31A圖至第38B圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可係可互換的。
第31A圖及第31B圖繪示包括基板500的初始結構。基板500可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可摻雜(例如，使用p型或n型摻雜劑)或無摻雜。關於基板500的細節與基板200的細節類似，因此為了簡潔起見不再重複。第31A圖及第31B圖亦繪示形成於基板500中的鰭片502。在一些實施例中，可藉由在基板500中蝕刻溝槽在基板500中形成鰭片502。蝕刻可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可係各向異性的。
鰭片可藉由任何適合的方法來圖案化。舉例而言， 可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片502。通常，雙重圖案化或多重圖案化製程結合光學微影術與自對準製程，允許產生具有例如比使用單一、直接光學微影術製程獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，剩餘的間隔物接著可用於圖案化鰭片。在一些實施例中，遮罩(或其他層)可保留在鰭片502上。
一旦形成鰭片502，則在基板500上方及相鄰鰭片502之間形成絕緣材料505。絕緣材料505可係氧化物，諸如氧化矽、氮化物、類似物、或其組合物，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD(flowable CVD，FCVD)(例如，遠端電漿系統中基於CVD的材料沉積及後固化以使其轉化為另一材料，諸如氧化物)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料505係藉由FCVD製程形成的氧化矽。一旦絕緣材料形成，則可執行退火製程。在一些實施例中，形成絕緣材料505，使得多餘的絕緣材料505覆蓋鰭片502。儘管絕緣材料505繪示為單個層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿基板500及鰭片502的表面形成襯裡(未顯示)。此後，可在襯裡上方形成填 充材料，諸如上文所述的填充材料。
一旦絕緣材料505沉積於鰭片502上方，則將移除製程施加於絕緣材料505以移除鰭片502上方多餘的絕緣材料505。在一些實施例中，可利用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者的平坦化製程。平坦化製程曝光鰭片502，使得在平坦化製程完成之後，鰭片502與絕緣材料505的頂表面平齊。
在第32A圖至第32B圖中，絕緣材料505凹陷以形成淺溝槽隔離(shallow trench isolation，STI)區506。絕緣材料505凹陷，使得鰭片502的上部部分自相鄰STI區506之間突出。此外，STI區506的頂表面可具有如圖所示的平面、凸面、凹面(諸如碟形)、或其組合。STI區506的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。STI區506可使用可接受的蝕刻製程凹陷，諸如對絕緣材料505的材料具有選擇性的蝕刻製程(例如，以比鰭片502的材料更快的速度蝕刻絕緣材料505的材料)。舉例而言，可使用例如稀氫氟酸(dHF)移除氧化物。
關於第31A圖至第32B圖所述的製程係如何形成鰭片502的僅一個範例。在一些實施例中，可藉由磊晶生長製程形成鰭片。舉例而言，介電層可形成於基板500的頂表面上方，且溝槽可蝕刻穿過介電層以曝光下伏基板500。同質磊晶結構可在溝槽中磊晶生長，且介電層可凹 陷，使得同質磊晶結構自介電層突出以形成鰭片。此外，在一些實施例中，異質磊晶結構可用於鰭片502。舉例而言，第32A圖至第32B圖中的鰭片502可凹陷，且不同於鰭片502的材料可在凹陷鰭片502上方磊晶生長。在此類實施例中，鰭片502包含凹陷材料以及設置於凹陷材料上方的磊晶生長材料。在更進一步實施例中，可在基板500的頂表面上方形成介電層，且溝槽可蝕刻穿過介電層。接著可使用不同於基板500的材料在溝槽中磊晶生長異質磊晶結構，且介電層可凹陷，使得異質磊晶結構自介電層突出以形成鰭片502。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，磊晶生長的材料可在生長期間原位摻雜，這可避免先前及後續植入，儘管原位摻雜與植入摻雜可一起使用。
在第33A圖至第33B圖中，虛設閘極介電層602形成於鰭片502上方，而虛設閘極結構604形成於虛設閘極介電層602上方。虛設閘極介電層602及虛設閘極結構604的形成包括，舉例而言，藉由使用適合的沉積技術，在鰭片502上方沉積一層介電材料，並在該層介電材料上沉積一層虛設閘極材料，隨後藉由使用適合的光學微影術及蝕刻技術將該層虛設閘極材料圖案化至虛設閘極結構604中，並將該層介電材料圖案化至虛設閘極介電層602中。所得虛設閘極結構604具有垂直於鰭片502的縱軸的縱軸。虛設閘極介電層602及虛設閘極結構604的材料類似於先前關於第12A圖及第12B圖討論的犧牲介電層 306及虛設閘極結構308的材料。
在第34A圖及第34B圖中，閘極間隔物530形成於虛設閘極結構608的側壁上。在間隔物形成步驟的一些實施例中，間隔物材料層沉積於基板500上。接著在經沉積間隔物材料層上執行各向異性蝕刻製程，以曝光鰭片502的未由虛設閘極結構604覆蓋的部分(例如，在鰭片502的源極/汲極區中)。可藉由各向異性蝕刻製程完全移除虛設閘極結構604直接之上的間隔物材料層的部分。為了簡單起見，虛設閘極結構604的側壁上的間隔物材料層的部分可保留，形成閘極側壁間隔物，其表示為閘極間隔物530。閘極間隔物530的材料類似於先前關於第13A圖及第13B圖討論的閘極間隔物230的材料，因此為了簡潔起見不再重複。
在形成閘極間隔物530之後，在鰭片502上及虛設閘極結構604的相對側上形成磊晶源極/汲極區508。舉例而言，藉由使用例如各向異性蝕刻製程來蝕刻側向延伸超出閘極間隔物530(例如，在鰭片502的源極及汲極區中)的半導體鰭片502的經曝光部分，各向異性蝕刻製程使用虛設閘極結構604及閘極間隔物530作為蝕刻遮罩，導致凹槽進入半導體鰭片502中。在一些實施例中，各向異性蝕刻可藉由使用電漿源及反應氣體的乾式化學蝕刻來執行。電漿源可係電感耦合電漿(inductively coupled plasma，ICR)源、轉換器耦合電漿(transformer coupled plasma，TCP)源、電子迴旋共振(electron cyclotron resonance，ECR)源或類似者，且反應氣體可係例如基於氟的氣體(諸如SF6、CH2F2、CH3F、CHF3、或類似物)、基於氯的氣體(例如，Cl2)、溴化氫氣體(HBr)、氧(O2)、類似物、或其組合物。接著，在鰭片502的凹槽中磊晶生長磊晶源極/汲極區508。適合的磊晶製程包括CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空CVD(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶、及/或其他適合製程。磊晶生長製程可使用氣體及/或液體前驅物，其與鰭片502的半導體材料的組成物互動。在一些實施例中，可藉由選擇性磊晶生長(selective epitaxial growth，SEG)製程沉積磊晶材料，以填充鰭片502的凹槽，並進一步延伸超出半導體鰭片502的原始表面，以形成升起的磊晶結構508，其具有高於半導體鰭片502的頂表面的頂表面。關於磊晶源極/汲極區508的磊晶材料及摻雜劑的細節類似於先前關於第14A圖及第14B圖討論的磊晶源極/汲極區208，因此為了簡潔起見不再重複。
在第35A圖及第35B圖中，在基板500上方形成ILD層542。ILD層542可由介電材料形成，且可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。接著，可執行 諸如CMP的平坦化製程，以將ILD層542的頂表面與虛設閘極結構604的頂表面平齊。
第35A圖及第35B圖亦繪示根據一些實施例的將虛設閘極結構604切割或分離成單獨及分離的虛設閘極606。舉例而言，執行一或多個蝕刻製程以切割虛設閘極結構604，從而在單獨虛設閘極606之間形成閘極切割開口607。在一或多個蝕刻製程期間，可形成經圖案化遮罩(未顯示)以保護虛設閘極結構604的未經移除的部分，且可在一或多個蝕刻製程之後移除經圖案化遮罩。控制蝕刻持續時間，使得當鰭片502的頂表面經曝光時，蝕刻終止。在一些實施例中，虛設閘極介電層602亦經蝕刻並分離成單獨的虛設閘極介電層603。在虛設閘極結構604由多晶矽形成的一些實施例中，閘極切割開口607可稱為切割多晶矽閘極的割線多晶矽(cut polysilicon，CPO)區。
在第36A圖及第36B圖中，閘極切割介電結構529形成於閘極切割開口607中，並插入虛設閘極606。在一些實施例中，閘極切割介電結構529藉由例如將一或多個介電材料(例如，氧化矽)沉積於閘極切割開口607中、接著藉由CMP製程以移除閘極切割開口607之外的多餘介電材料而形成。
在第37A圖及第37B圖中，藉由一或多個選擇性蝕刻製程移除虛設閘極606及虛設閘極介電層603。虛設閘極移除步驟在鰭片502的相對側上及閘極切割介電結構 529的相對側上形成第一閘極溝槽GT2及第二閘極溝槽GT3兩者。
在第38A圖及第38B圖中，第一閘極結構510及第二閘極結構512係分別形成於第一閘極溝槽GT2及第二閘極溝槽GT3中的HKMG結構。在關於HKMG形成步驟的一些實施例中，在基板500上方並在第一閘極溝槽GT2及第二閘極溝槽GT3兩者中形成介面層，在介面層上方沉積高k介電層，在高k介電層上方沉積功函數金屬層，在功函數金屬層上方沉積閘極填充金屬。接著，在這些材料上執行CMP製程直至閘極切割介電結構529經曝光。在CMP製程完成之後，第一閘極溝槽GT2中的剩餘材料共同用作第一閘極結構510，並包含介面層514、介面層514上方的高k介電層516、高k介電層516上方的功函數金屬層518、及功函數金屬層518上方的閘極填充金屬520；而第二閘極溝槽GT3中的剩餘材料共同用作第二閘極結構512，並包含介面層522、介面層522上方的高k介電層524、高k介電層524上方的功函數金屬層526、及功函數金屬層526上方的閘極填充金屬528。在一些實施例中，在將閘極填充金屬沉積於閘極溝槽GT2及GT3中之前，可藉由各向異性蝕刻製程自STI區506移除功函數金屬層、高k介電層、及介面層的水平部分，因此，所得閘極填充金屬將與STI區506接觸，如第38B圖中所示。在一些其他實施例中，功函數金屬層、高k介電層、及介面層的水平部分亦可保留在STI區506上。在 這種情況下，閘極填充金屬將與STI區506間隔開。
基於上述討論，可看出，本揭露在各種實施例中提供優點。然而，應理解，其他實施例可提供額外的優點，並非所有的優點都必須在本文揭示，且沒有特定的優點需要用於所有的實施例。一個優點係，在IC結構中，各個1T-1MTJ MRAM單元不僅用作儲存資料的記憶體裝置，亦可用作執行邏輯計算的邏輯裝置，這進而使用單個1T-1MTJ MRAM單元實現記憶體內計算。另一優點係可跳過記憶體裝置與邏輯裝置之間的資料傳輸，各個MRAM單元的邏輯運算結果可儲存於其MTJ單元中。
在一些實施例中，IC結構包含MTJ單元、電晶體、第一字元線、及第二字元線。電晶體電耦合至MTJ單元。電晶體包含第一閘極端及獨立於第一閘極端的第二閘極端。第一字元線電耦合至電晶體的第一閘極端。第二字元線電耦合至電晶體的第二閘極端。MTJ單元的電阻狀態取決於施加於第一字元線的第一字元線電壓及施加於第二字元線的第二字元線電壓，且MTJ單元的電阻狀態遵循及閘邏輯或或閘邏輯。在一些實施例中，當第一字元線電壓及第二字元線電壓中之第一者係高電壓、且第一字元線電壓及第二字元線電壓中之第二者係低於高電壓的低電壓時，MTJ單元的電阻狀態不變。在一些實施例中，當第一字元線電壓及第二字元線電壓為非零電壓時，MTJ單元的電阻狀態切換。在一些實施例中，MTJ單元的電阻狀態自具有第一電阻的低電阻狀態切換至具有高於第一電阻的第二電 阻的高電阻狀態。在一些實施例中，當第一字元線電壓及第二字元線電壓中之一者為非零電壓時，MTJ單元的電阻狀態切換。在一些實施例中，電晶體為閘極全環繞(gate-all-around，GAA)電晶體。在一些實施例中，電晶體進一步包含複數個通道層，且複數個通道層中之各者具有分別由第一閘極端及第二閘極端控制的不同區域。在一些實施例中，電晶體為FinFET。在一些實施例中，電晶體進一步包含半導體鰭片，且半導體鰭片具有由第一閘極端控制的第一區域及由第二閘極端控制的第二區域。
在一些實施例中，IC結構包含源極區及汲極區、複數個通道層、第一閘極結構及第二閘極結構。源極區及汲極區在基板上。複數個通道層在基板上方層層配置，並自源極區延伸至汲極區。第一閘極結構及第二閘極結構側向位於源極區與汲極區之間。第一閘極結構與第二閘極結構電隔離。複數個通道層包含第一通道層，第一通道層具有接觸第一閘極結構的底表面及接觸第二閘極結構的頂表面。在一些實施例中，複數個通道層進一步包含第二通道層，第二通道層具有接觸第二閘極結構的底表面及接觸第一閘極結構的頂表面。在一些實施例中，第二通道層在第一通道層之上。在一些實施例中，複數個通道層進一步包含第三通道層，第三通道層具有接觸第一閘極結構的底表面及接觸第二閘極結構的頂表面。在一些實施例中，第三通道層在第二通道層之上。在一些實施例中，IC結構進一步包含電耦合至源極區及汲極區中之一者的MTJ單元。在 一些實施例中，MTJ單元具有電阻狀態，電阻狀態取決於施加於第一閘極結構的第一電壓及施加於第二閘極結構的第二電壓，且其遵循及閘邏輯或或閘邏輯。
在一些實施例中，一種方法包括在基板上方形成具有交替的第一半導體層、第二半導體層、及第三半導體層之堆疊的鰭片結構；蝕刻第一半導體層以在第二半導體層中第一層與第二層之間形成第一空間；在第二半導體層的第一層與第二層之間的第一空間中形成第一閘極結構；蝕刻第三半導體層以在第二半導體層與第三半導體層之間形成第二空間；及在第二半導體層中第二層與第三層之間的第二空間中形成第二閘極結構。在一些實施例中，蝕刻第一半導體層進一步在第二半導體層中第三層之下形成第三空間，且在第三空間中進一步形成第一閘極結構。在一些實施例中，蝕刻第三半導體層進一步在第二半導體層中第一者之上形成第四空間，且在第四空間中進一步形成第二閘極結構。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
102:MTJ單元
104:存取電晶體
BL:位元線
G1:閘極端
G2:閘極端
SL:源極線
WL1:第一字元線
WL2:第二字元線

Claims (10)

  1. 一種積體電路(IC)結構，包含：一磁穿遂接面(MTJ)單元；一電晶體，電耦合至該MTJ單元，該電晶體包含一第一閘極端及獨立於該第一閘極端的一第二閘極端，該電晶體更包含一源極區、一汲極區、自該源極區延伸至該汲極區的複數通道層、以及側向位於該源極區與該汲極區之間的一第一閘極結構及一第二閘極結構，其中該第一閘極結構與該第二閘極結構電隔離，該第一閘極結構做為該電晶體之該第一閘極端，該第二閘極結構做為該電晶體之該第二閘極端；一第一字元線，電耦合至該電晶體的該第一閘極端；以及一第二字元線，電耦合至該電晶體的該第二閘極端，其中該MTJ單元的一電阻狀態取決於施加於該第一字元線的一第一字元線電壓及施加於該第二字元線的一第二字元線電壓，且該MTJ單元的該電阻狀態遵循一及閘邏輯或一或閘邏輯。
  2. 如請求項1所述之IC結構，其中當該第一字元線電壓及該第二字元線電壓中之一第一者為一高電壓、且該第一字元線電壓及該第二字元線電壓中之一第二者為低於該高電壓的一低電壓時，該MTJ單元的該電阻狀態不變。
  3. 如請求項1所述之IC結構，其中當該第一字元線電壓及該第二字元線電壓為非零電壓時，該MTJ單元的該電阻狀態會切換。
  4. 如請求項1所述之IC結構，其中當該第一字元線電壓及該第二字元線電壓中之一者為非零電壓時，該MTJ單元的該電阻狀態會切換。
  5. 如請求項1所述之IC結構，其中該些通道層中之各者具有分別由該第一閘極端及該第二閘極端控制的不同區域。
  6. 一種IC結構，包含：一源極區及一汲極區，位於一基板上；複數通道層，在該基板上方層層配置，並自該源極區延伸至該汲極區；以及一第一閘極結構及一第二閘極結構，側向位於該源極區與該汲極區之間，其中該第一閘極結構與該第二閘極結構電隔離，且該些通道層包含一第一通道層，該第一通道層具有接觸該第一閘極結構的一底表面及接觸該第二閘極結構的一頂表面。
  7. 如請求項6所述之IC結構，其中該些通道層 更包含一第二通道層，該第二通道層具有接觸該第二閘極結構的一底表面及接觸該第一閘極結構一頂表面。
  8. 如請求項7所述之IC結構，其中該第二通道層在該第一通道層之上。
  9. 一種積體電路結構之製造方法，包含：在一基板上方形成具有交替的第一半導體層、第二半導體層、及第三半導體層的一堆疊的一鰭片結構；在該基板上形成一源極區及一汲極區，其中該鰭片結構自該源極區延伸至該汲極區；蝕刻該些第一半導體層以在該些第二半導體層中之一第一者與一第二者之間形成一第一空間；在該些第二半導體層的該第一者與該第二者之間的該第一空間中形成一第一閘極結構；蝕刻該些第三半導體層以在該些第二半導體層中之該第二者與一第三者之間形成一第二空間；在該些第二半導體層的該第二者與該第三者之間的該第二空間中形成一第二閘極結構，其中該第一閘極結構與該第二閘極結構電隔離，並側向位於該源極區與該汲極區之間，該第一閘極結構與該第二閘極結構做為一電晶體之一第一閘極端及獨立於該第一閘極端的一第二閘極端；形成電耦合至該第一閘極端之一第一字元線；形成電耦合至該第二閘極端之一第二字元線；以及 形成電耦合該電晶體之一磁穿遂接面(MTJ)單元。
  10. 如請求項9所述之積體電路結構之製造方法，其中蝕刻該些第一半導體層的步驟進一步在該些第二半導體層中之該第三者之下形成一第三空間，且該第一閘極結構進一步地形成在該第三空間中。
TW111116882A 2021-07-21 2022-05-04 積體電路結構及其製造方法 TWI843098B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163224361P 2021-07-21 2021-07-21
US63/224,361 2021-07-21
US17/689,784 US12336190B2 (en) 2021-07-21 2022-03-08 Integrated circuit structure and fabrication thereof
US17/689,784 2022-03-08

Publications (2)

Publication Number Publication Date
TW202320324A TW202320324A (zh) 2023-05-16
TWI843098B true TWI843098B (zh) 2024-05-21

Family

ID=83948981

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111116882A TWI843098B (zh) 2021-07-21 2022-05-04 積體電路結構及其製造方法

Country Status (3)

Country Link
US (2) US12336190B2 (zh)
CN (1) CN115347016A (zh)
TW (1) TWI843098B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12550625B2 (en) * 2022-09-13 2026-02-10 International Business Machines Corporation MRAM with doped silicon-germanium-tin alloy electrodes
US12446306B2 (en) * 2022-10-26 2025-10-14 International Business Machines Corporation Stacked field effect transistor structure with independent gate control between top and bottom gates
US20250040167A1 (en) * 2023-07-25 2025-01-30 Globalfoundries U.S. Inc. Gate-all-around field effect transistors
US20250089575A1 (en) * 2023-09-11 2025-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing spintronic device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025322A (en) * 2008-12-23 2010-07-01 Hynix Semiconductor Inc Magnetoresistive memory cell using floating body effect, memory device having the same, and method of operating the memory device
TWI725437B (zh) * 2018-05-29 2021-04-21 台灣積體電路製造股份有限公司 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
TWI727351B (zh) * 2018-06-29 2021-05-11 台灣積體電路製造股份有限公司 半導體元件、磁阻式隨機存取記憶體元件及其製造方法
TW202125825A (zh) * 2019-12-18 2021-07-01 美商英特爾公司 具有含源極∕汲極至基體電氣接觸之裝置之閘極全包圍式積體電路結構
US20210202498A1 (en) * 2019-12-27 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-All-Around Field Effect Transistors In Integrated Circuits

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2898432B1 (fr) * 2006-03-10 2008-04-11 Commissariat Energie Atomique Cellules memoire en technologie cmos double-grille dotee de transistors a deux grilles independantes
US7359226B2 (en) * 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
FR2921508A1 (fr) * 2007-09-24 2009-03-27 Commissariat Energie Atomique Memoire sram a cellule de reference de polarisation
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
US9583166B2 (en) * 2013-05-17 2017-02-28 Broadcom Corporation Magnetoresistive random-access memory
KR102345674B1 (ko) * 2015-04-06 2021-12-31 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이
JP2019054197A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 記憶装置
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
US11665975B2 (en) * 2018-06-19 2023-05-30 Intel Corporation Spin orbit coupling memory device with top spin orbit coupling electrode and selector
US10566248B1 (en) * 2018-07-27 2020-02-18 Globalfoundries Inc. Work function metal patterning for N-P spaces between active nanostructures using unitary isolation pillar
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US11411082B2 (en) * 2018-10-31 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with selectable numbers of channel strips
US10910057B2 (en) * 2019-04-22 2021-02-02 Western Digital Technologies, Inc. CAM storage schemes and CAM read operations for detecting matching keys with bit errors
US11244855B2 (en) * 2019-05-03 2022-02-08 Micron Technology, Inc. Architecture of three-dimensional memory device and methods regarding the same
US10964402B1 (en) * 2020-02-19 2021-03-30 Sandisk Technologies Llc Reprogramming memory cells to tighten threshold voltage distributions and improve data retention
US11177258B2 (en) * 2020-02-22 2021-11-16 International Business Machines Corporation Stacked nanosheet CFET with gate all around structure
US11500614B2 (en) * 2020-05-11 2022-11-15 International Business Machines Corporation Stacked FET multiply and accumulate integrated circuit
US11315938B1 (en) * 2020-12-18 2022-04-26 International Business Machines Corporation Stacked nanosheet rom
US11475947B1 (en) * 2021-04-15 2022-10-18 Micron Technology, Inc. Decoding architecture for memory tiles

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201025322A (en) * 2008-12-23 2010-07-01 Hynix Semiconductor Inc Magnetoresistive memory cell using floating body effect, memory device having the same, and method of operating the memory device
TWI725437B (zh) * 2018-05-29 2021-04-21 台灣積體電路製造股份有限公司 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
TWI727351B (zh) * 2018-06-29 2021-05-11 台灣積體電路製造股份有限公司 半導體元件、磁阻式隨機存取記憶體元件及其製造方法
TW202125825A (zh) * 2019-12-18 2021-07-01 美商英特爾公司 具有含源極∕汲極至基體電氣接觸之裝置之閘極全包圍式積體電路結構
US20210202498A1 (en) * 2019-12-27 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-All-Around Field Effect Transistors In Integrated Circuits

Also Published As

Publication number Publication date
TW202320324A (zh) 2023-05-16
US12336190B2 (en) 2025-06-17
CN115347016A (zh) 2022-11-15
US20230029046A1 (en) 2023-01-26
US20250287610A1 (en) 2025-09-11

Similar Documents

Publication Publication Date Title
US12513912B2 (en) Method for fabricating an integrated circuit comprising devices on opposing sides of a substrate
TWI843098B (zh) 積體電路結構及其製造方法
US12302761B2 (en) Magnetic tunnel junction devices
US9741415B2 (en) Magnetic devices having insulating spacer that surrounds portion of wiring structure and variable resistance structure and methods of manufacturing the same
US11393873B2 (en) Approaches for embedding spin hall MTJ devices into a logic processor and the resulting structures
US11469268B2 (en) Damascene-based approaches for embedding spin hall MTJ devices into a logic processor and the resulting structures
TWI817845B (zh) 記憶體裝置及其形成方法
US10205090B2 (en) Semiconductor memory device
US12317513B2 (en) Semiconductor device and method for forming the same
US11610904B2 (en) Semiconductor structure and method of manufacture
CN114664879A (zh) 存储器件、形成存储器件的方法以及存储阵列
JP7583852B2 (ja) メモリ装置構造及びその製造方法
US11189790B2 (en) Spacer-based patterning for tight-pitch and low-variability random access memory (RAM) bit cells and the resulting structures
US20250056782A1 (en) Semiconductor structure and manufacturing method thereof
US20260006766A1 (en) Semiconductor structure and manufacturing method thereof
US20250365911A1 (en) Semiconductor structure and manufacturing method thereof
US20240145584A1 (en) Spin-based gate-all-around transistors