TW201813072A - 半導體記憶體裝置及用於製造其之方法 - Google Patents

Abstract

本發明實施例提供一種用於製造一半導體記憶體裝置之方法。該方法包括：蝕刻該半導體記憶體裝置的一第一區以暴露一第一帽蓋層；形成一第二帽蓋層在該第一帽蓋層上；蝕刻該第一帽蓋層的一部份及該第二帽蓋層的一部份以形成到達一第一金屬線的一第一溝渠；以及形成一第二金屬線在該第一溝渠中以接觸該第一金屬線。

Description

半導體記憶體裝置及用於製造其之方法

本發明實施例揭露一種半導體記憶體裝置及用於製造其之方法。

半導體係用於電子應用包括收音機、電視機、手機、及個人運算裝置之積體電路中。一種眾所周知的半導體裝置是半導體儲存裝置，諸如動態隨機存取記憶體(dynamic random access memory，DRAM）、或快閃記憶體，這二者都使用電荷來儲存資料。 在半導體記憶體裝置中，一更近期的發展涉及自旋電子學，其組合半導體技術與磁性材料及裝置。係使用電子的自旋極化而非電子的電荷來表示"1"或"0"之狀態。一個此種自旋電子裝置係自旋力矩轉移(spin torque transfer，STT)磁性穿隧接面(magnetic tunneling junction，MTJ)裝置。 MTJ裝置包括自由層、穿隧層、以及釘扎層。自由層的磁化方向可藉由下列反轉：施加電流通過穿隧層，其造成自由層內所注入之經極化電子在自由層的磁化上使出所謂的自旋力矩。釘扎層具有固定的磁化方向。當電流以自自由層往釘扎層的方向流動時，電子以反方向流動，亦即自釘扎層往自由層。在穿過釘扎層之後，電子極化成相同於釘扎層的極化方向、流動通過穿隧層、以及接著進入到並累積在自由層中。最終，自由層的磁化平行於釘扎層所具者，且MTJ裝置將是在低電阻狀態。此種由電流所造成的電子注入被稱為主要注入。 當施加自釘扎層往自由層流動之電流時，電子以自自由層往釘扎層之方向流動。具有相同於釘扎層磁化方向之極化的電子係能夠流動通過穿隧層並進入到釘扎層中。相反地，具有與釘扎層的磁化不同之極化的電子將被釘扎層反射(阻擋)且將累積在自由層中。最終，自由層的磁化變成反平行於釘扎層所具者，且MTJ裝置將是在高電阻狀態。此種由電流所造成的電子注入被稱為次要注入。

本發明的一些實施例揭露一種用於製造一半導體記憶體裝置之方法，該方法包含：暴露一記憶體單元的一電極；形成一第一帽蓋層在該電極上；蝕刻該第一帽蓋層的一部份以形成到達該電極的一第一溝渠；以及形成一第一金屬線在該第一溝渠中以接觸該電極。 本發明的一些實施例揭露一種用於製造一半導體記憶體裝置之方法，該方法包含：蝕刻該半導體記憶體裝置的一第一區以暴露一第一帽蓋層；形成一第二帽蓋層在該第一帽蓋層上；蝕刻該第一帽蓋層的一部份及該第二帽蓋層的一部份以形成到達一第一金屬線的一第一溝渠；以及形成一第二金屬線在該第一溝渠中以接觸該第一金屬線。 本發明的一些實施例揭露一種半導體記憶體裝置，其包含：一記憶體結構，具有一電極；一第一部分的帽蓋層，設置在該電極上面；以及一第一金屬線，接觸該電極；其中該第一金屬線係經排列以穿通過該第一部分的帽蓋層。

下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下面描述組件及排列的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 本揭露之實施例係於下面詳細描述。然而，應了解本揭露提供許多可在廣泛種類的特定背景下體現之可應用發明性概念。所討論的特定實施例僅為說明性，且不限定本揭露之範疇於此。 再者，空間相關詞彙，諸如“於...之下”、“下面”、“下”、“上面”、“上”、“下”、“左”、“右”、和類似詞彙，可是為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。將理解，當一元件被稱作“連接至”或“耦合至”另一元件時，其可以是直接連接至或耦合至另一元件、或者可出現中介元件。 儘管用以闡述本揭露寬廣範疇的數值範圍和參數係近似值，但是係盡可能精確地報告在具體實例中所提出的數值。然而，任何數值固有地含有某些必然自相應測試測量中發現的標準偏差所導致的誤差。亦，如本文中所使用，詞彙“約”一般意指在距給定值或範圍的10%、5%、1%、或0.5%內。替代地，詞彙“約”意指在本技術領域具有通常知識者所認知之平均值的可接受標準誤差內。除操作/工作實例外，或除非有另行具體指明，否則在所有情況下，所有的數值範圍、量、值、及百分比，諸如本文中所揭露之用於材料數量、時間持續期間、溫度、操作條件、量的比、及類似者的那些，應理解成以詞彙“約”所修飾者。據此，除非有相反指示，否則本揭露及所附申請專利範圍中所提出之數值參數係可依所欲變化之近似值。最少，各數值參數應至少按照所報告之有效位數之數目且藉由施加習知四捨五入技術而解釋。本文中，範圍可表示成從一個端點至另一個端點或在兩個端點之間。除非有另行指明，否則本文揭露的所有範圍係包含端點。 已持續開發在CMOS結構中之埋置式MRAM單元。具有埋置式MRAM單元之半導體記憶體裝置包括MRAM單元區及邏輯區。MRAM單元區可包含複數個MRAM單元。邏輯區可包含複數個導線或金屬線。該等導線可以是該等MRAM單元的路由。邏輯區及MRAM單元區可設置在半導體記憶體裝置中的不同區中。例如，MRAM單元區可位在半導體記憶體裝置的中心，而邏輯區可位在半導體記憶體裝置的週邊。然而，此種實例不意圖為限制性。MRAM單元區及邏輯區的其它配置係落在本揭露所涵蓋之範疇中。 在MRAM單元區中，電晶體結構可設置在MRAM結構下。在一些實施例中，MRAM單元係埋置在後端製程(back-end-of-line，BEOL)操作中所製備之金屬化層中。在一些實施例中，在MRAM單元區中之電晶體結構及在邏輯區中之電晶體結構係設置在相同半導體基板中，且係在前端製程操作中製備，故係實質上完全相同。MRAM單元可埋置在金屬化層中的任何位置，例如，於平行延伸在半導體基板上方之相鄰金屬線層之間。舉例來說，埋置式MRAM單元可位在MRAM單元區中之第四金屬線層與第五金屬線層之間。在邏輯區中，第四金屬線層係透過第四金屬通路連接至第五金屬線層，第四金屬通路係位在第四金屬線層與第五金屬線層之間。換句話說，考慮MRAM單元區與邏輯區，埋置式MRAM單元具有至少第五金屬線層的一部份與第四金屬通路的厚度。本文中為金屬線層所提供之數目係例示性且非限制性。一般，本技術領域具有通常知識者可理解MRAM單元係位在第N金屬線層與第(N+1)金屬線層之間，其中N是大於或等於1之整數。 埋置式MRAM單元包括磁電阻式單元。在一些實施例中，磁電阻式單元係由鐵磁材料所構成的磁性穿隧接面(magnetic tunneling junction，MTJ)。MTJ可進一步包含底部電極及頂部電極。為了訊號/偏壓輸送，底部電極以及頂部電極係電耦合至MTJ。在前面所提供的實例之後，底部電極進一步連接至第N金屬線層，而頂部電極進一步連接至第(N+1)金屬線層。當偏壓係跨第(N+1)金屬線層、頂部電極、MTJ、底部電極與第N金屬線層之組合結構施加時，吾人在測量到有流動通過組合結構之電流時可獲得組合結構的串聯電阻R_s 。MRAM單元中的串聯電阻R_s 應被減少至或保持在盡可能小的想要值。 然而，卻可預期到有大的串聯電阻R_s ，此係由於在前述組合結構中的非導電層所致。例如，氧化物層可存在於頂部電極與第(N+1)金屬線層之間。氧化物層的形成可能是由於為頂部電極採用之習用材料的快速氧化率所致。頂部電極可以是在MTJ上的帽蓋層。帽蓋層可包括非鐵磁金屬或絕緣體。此等材料包括但不限於銀(Ag)、金(Au)、銅(Cu)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、錳(Mn)、鉑(Pt)、鈀(Pd)、釩(V)、鉻(Cr)、鈮(Nb)、鉬(Mo)、鎝(Tc)、釕(Ru)、銥(Ir)、錸(Re)、鋨(Os)、氧化鋁(Al2O3) 、氧化鎂(MgO)、氧化鉭(TaO)、氧化釕(RuO)或其組合。在一些實施例中，Ta係廣泛用於頂部電極，這是因為此材料(Ta)與硬遮罩之間的選擇性係相對高。可以採用沉積後轟擊操作來移除氧化物層並減少串聯電阻R_s 。然而，由於同時製造MRAM單元區與邏輯區，沉積後轟擊操作可有效移除在MRAM單元區中的氧化物層，但可有害於邏輯區的未經覆蓋金屬線層。因此，沉積後轟擊可能不是移除氧化物層的有效解決手段。 本揭露提供一種用於製造一半導體記憶體裝置的方法，其在MTJ的頂部電極中生產非常少或無氧化物層作為副產物。結果，為了減少MTJ的串聯電阻R_s ，不需要沉積後轟擊操作來移除氧化物層。 圖1係根據本揭露的一些實施例之半導體記憶體裝置10的剖面圖。參考圖1，半導體記憶體裝置10包括第一區100A以及第二區100B。第一區可包括MRAM單元區且第二區可包括邏輯區。MRAM單元區100A以及邏輯區100B之各者具有在半導體基板100中之電晶體結構101。在一些實施例中，在MRAM單元區100A中與在邏輯區100B中之該等電晶體結構101係實質上完全相同。在一些實施例中，半導體基板100可包括但不限於，例如矽基板。在矽基板之例子中，半導體基板100可進一步包括其它半導體材料，諸如矽鍺、碳化矽或砷化鎵。在本實施例中，半導體基板100係包含矽的p-型半導體基板(P-基板)或n型半導體基板(N-基板)。替代地，半導體基板100包括另一元素型半導體，諸如鍺；化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。在又另一替代實施例中，半導體基板100係絕緣體上半導體(semiconductor on insulator，SOI)。在其他替代實施例中，半導體基板100可包括摻雜磊晶層、梯度半導體層、及/或在不同種類的另一半導體層上方之半導體層，諸如在矽鍺層上之矽層。 半導體基板100進一步包括重摻雜區諸如至少部分地在半導體基板100中之源極103以及汲極105。閘極107係置放在於源極103與汲極105之間之半導體基板100的頂部表面上方。接觸插塞108係形成在層間介電質(inter-layer dielectric，ILD)109中，且可電耦合至電晶體結構101。在一些實施例中，ILD 109係形成在半導體基板100上。ILD 109可藉由各種用於形成此等層之技術形成，如化學氣相沉積(chemical vapor deposition，CVD)、低壓CVD(low-pressure CVD，LPCVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、濺鍍及物理氣相沉積(physical vapor deposition，PVD)、熱生長、及類似物。ILD 109之合適材料可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO₂ )、攜氮氧化物(如攜氮SiO₂ )、摻雜氮之氧化物(如植入N₂ 之SiO₂ )、矽氧氮化物(Si_x O_y N_z )、或其組合。 儘管圖1顯示具有摻雜區在半導體基板100中之平面電晶體，本揭露不限於此。任何非平面電晶體，諸如鰭式場效電晶體(fin field-effect transistor，FinFET)結構可具有升高之摻雜區。 在一些實施例中，提供淺溝渠隔離(shallow trench isolation，STI)111，以定義並電性隔離相鄰電晶體。有許多STI 111形成在半導體基板100中。可提供可由合適的介電材料所形成之STI 111，以將電晶體與鄰接半導體裝置諸如其他電晶體電性隔離。STI 111可包括例如，氧化物(如Ge氧化物)、氧氮化物(如GaP氧氮化物)、二氧化矽(SiO₂ )、攜氮氧化物(如攜氮SiO₂ )、摻雜氮之氧化物(如植入N₂ 之SiO₂ )、矽氧氮化物(Si_x O_y N_z )、或其組合。STI 111也可由任何合適的“高介電常數”或“高K”材料所形成，其中K係大於或等於約8，諸如鈦氧化物(Ti_x O_y ，如TiO₂ )、鉭氧化物(Ta_x O_y ，如Ta₂ O₅ )、及鈦酸鋇鍶(BST，BaTiO₃ /SrTiO₃ )。替代地，STI 111也可由任何合適的“低介電常數”或“低K”介電材料所形成，其中K係小於或等於約4。 參考圖1，包括第N金屬層121之金屬化結構101'係設置在電晶體結構101上面。因為第N金屬層121可能不是在電晶體結構101上方的第一金屬層，為了例示說明，係省略在金屬化結構101'與電晶體結構101之間的中間部分。在MRAM單元區100A中，複數個MTJ結構係設置在第N金屬層121的第N金屬線121'與第(N+1)金屬層123的第N+1金屬線123'之間。為簡潔起見，僅繪示例示性MTJ結構130。在邏輯區100B中，也為說明目的而簡化導線。在邏輯區100B中，第N金屬線121'係藉由第N金屬層121的第N金屬通路122連接至第(N+1)金屬線123'。在一些實施例中，金屬線及金屬通路係以導電材料，諸如銅、金、或另一合適金屬或合金填充。不同金屬層中之金屬線與金屬通路形成了互連結構，該互連結構係由實質上純的銅(例如，具有大於約90百分比、或大於約95百分比的重量百分比的銅)、或銅合金所構成，且係可使用單一及/或雙鑲嵌製程形成。金屬線及金屬通路可以是、或可以不是實質上不含鋁。互連結構包括複數個金屬層，也就是M₁ 、M₂ ...M_N 。在整個說明書中，詞彙"金屬層"係指形成金屬線之圖案化導電層。金屬層M₁ 至M_N 被金屬間介電質(inter-metal dielectric，IMD)125分開，IMD 125可包括氧化物，諸如未經摻雜矽酸鹽玻璃(un-doped Silicate Glass，USG)、氟化矽酸鹽玻璃(Fluorinated Silicate Glass，FSG)、低k介電材料、或類似物。低k介電材料可具有k值低於3.8，即便IMD 125的介電材料也可接近3.8。在一些實施例中，低k介電材料的k值係低於約3.0、以及可低於約2.5。第N金屬通路122可以藉由各種技術形成，如電鍍、無電式電鍍、高密度離子化金屬電漿(ionized metal plasma，IMP)沉積、高密度電感耦合電漿(inductively coupled plasma，ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、或電漿增強化學氣相沉積(PECVD)。 在半導體記憶體裝置10的MRAM單元區100A中，MTJ結構130至少包括底部電極131、頂部電極133、以及MTJ 135。在一些實施例中，底部電極131採取進入到包括碳化矽(SiC)層141a及富含矽之氧化物(SRO)層142的複合層中之凹槽形式。SiC層141a可以是在製造製程期間用於覆蓋第N金屬線121'之帽蓋層。凹槽可包括有四邊形凹槽或梯形凹槽。替代地，SRO層142可經原矽酸四乙酯(tetraethyl orthosilicate，TEOS)置換或與TEOS組合。在一些實施例中，底部電極131可包括氮化物，諸如TiN、TaN、Ta、或Ru。在一些實施例中，頂部電極133包括Ag、Au、Cu、Ta、TaN、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、Ru、Ir、Re、Os、Al2O3、MgO、TaO、RuO、或其組合。 在本實施例中，如在圖1之MRAM單元區100A中所顯示者，第(N+1)金屬線123'除了被IMD 125包圍之外還被SiC層141b包圍，而在邏輯區100B中之第(N+1)金屬線123'及第N金屬通路122係僅被IMD 125包圍。SiC層141b可以是在製造製程期間用於覆蓋頂部電極133之帽蓋層。如圖1所顯示，MTJ 135的側壁係藉由保護層127諸如氮化物層保護。在一些實施例中，保護層127包括氮化矽(SiN)。保護層127的厚度可以是約250Å(埃)。在一些實施例中，介電層129可設置在保護層127上方。介電層129可以是TEOS層。在一些實施例中，另一TEOS層143可設置在SiC層141b上方，環繞第(N+1)金屬線123'。TEOS層143的厚度可以是約150Å。 在一些實施例中，MTJ結構130的底部電極131係與摻雜區電耦合。在一些實施例中，摻雜區係汲極105或源極103。在其它實施例中，MTJ 結構130的底部電極131係與閘極107電耦合。在一些實施例中，半導體記憶體裝置10的閘極107包括多晶矽閘極或金屬閘極。 在一些實施例中，SiC層141b從MRAM單元區100A延伸到邏輯區100B。SiC層141b與SiC層141a係在MRAM單元區100A與邏輯區100B之間的邊界B連接。為了例示說明之目的，SiC層141b被分成三個部分。第一部分141b_1係在MRAM單元區100A中，第二部分141b_2係在邏輯區100B中，且第三部分141b_3連接第一部分141b_1與第二部分141b_2。第三部分141b_3可包括覆蓋SRO 層142之邊緣、保護層127之邊緣及介電層129之邊緣或與SRO層142之邊緣、保護層127之邊緣及介電層129之邊緣共形之傾斜部分。第一部分141b_1的高度係在位置P1，且第二部分141b_2的高度係在位置P2。位置P1係高於位置P2。位置P1與P2之間的高度差異係約MTJ結構130的厚度。 第一部分141b_1、第二部分141b_2、及第三部分141b_3可具有不同厚度。第一部分141b_1的厚度係大於第二部分141b_2或第三部分141b_3的厚度。第三部分141b_3的厚度可不均一。在一些實施例中，第一部分141b_1的厚度可能是大於100Å或約200Å。第二部分141b_2的厚度可能是小於200Å。第三部分141b_3的厚度可能是約100Å。此外，SiC層141a的厚度係約100Å。 在MRAM單元區100A中，為了接觸頂部電極133，第(N+1)金屬線123'穿通過IMD 125、TEOS層143、及SiC層141b的第一部分141b_1。據此，第(N+1)金屬線123'係埋置在IMD125、TEOS層143、及SiC層141b的第一部分141b_1中。 在邏輯區100B中，為了接觸第N金屬線121'，第N金屬通路122穿通過IMD 125、TEOS層143、及SiC層141b的第二部分141b_2。第(N+1)金屬線123'接觸第N金屬通路122。據此，第N金屬通路122係埋置在IMD125、TEOS層143、及SiC層141b的第二部分141b_2中。 在MRAM單元區100A的製造製程期間，當MTJ結構130的頂部電極133被形成時，立刻將SiC層設置在頂部電極133上方以防止頂部電極133的氧化。因此，SiC層141b的第一部分141b_1可能是第(N+1)金屬線123'被形成後之SiC層的殘餘部分。 在邏輯區100B的製造製程期間，當單元區100A中的介電層129、保護層127、及SRO層142被蝕刻時，第N金屬線121'可能被暴露。這是因為設置在邏輯區100B中之第N金屬線121'上方的SiC層141a也可能被蝕刻。當第N金屬線121'被暴露時，第N金屬線121'可能在後續製造製程期間變形。接著，另一SiC層被設置在第N金屬線121'上方來再帽蓋或修復SiC層141a以防止第N金屬線121'之暴露。因此，SiC層141b的第二部分141b_2可能是第N金屬通路122被形成後之另一SiC層的殘餘部分。 SiC層141b的形成係參照圖2至19更詳細描述。圖2至圖19係根據本揭露的一些實施例之在各種階段製造之CMOS-MRAM結構的截面。在圖2中，提供具有預定MRAM單元區100A以及邏輯區100B之半導體結構。在一些實施例中，電晶體結構係預形成在半導體基板(圖2中未顯示)中。半導體結構可歷經進一步之CMOS或MOS技術加工以形成各種特徵。例如，也可形成一或多個接觸插塞，諸如矽化物區。該等接觸件特徵可能耦合至源極及汲極。接觸件特徵包含矽化物材料，諸如矽化鎳(NiSi)、鎳鉑矽化物(NiPtSi)、鎳鉑鍺矽化物(NiPtGeSi)、鎳鍺矽化物(NiGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、其它合適的導電材料、或其組合。在一實例中，接觸件特徵係藉由金屬矽化物(自對準矽化物)製程所形成。 第N金屬線121'係圖案化在介電層136中，介電層136係在電晶體結構上方。在一些實施例中，第N金屬線121'可能藉由下列形成：具有Cu晶種層沉積在經圖案化介電層136上方的電鍍操作。在其它實施例中，第N金屬線121'可以藉由各種技術形成，如無電式電鍍、高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、及電漿增強化學氣相沉積(PECVD)。實施平坦化操作以暴露第N金屬線121'的頂部表面以及介電層136的頂部表面。 在圖3中，在MRAM單元區100A及邏輯區100B中，整片沉積阻障層140在第N金屬線121'的頂部表面以及介電層136的頂部表面上方，該阻障層140係呈包括SiC層141a 及TEOS/SRO層142的堆疊層形式。阻障層140可藉由各種技術形成，如化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、及熱生長。 在圖4中，光阻層(未顯示)係圖案化在堆疊層上方，以暴露出MTJ結構的底部電極區。如圖4所顯示，底部電極通路孔131'係藉由合適的乾式蝕刻操作形成在阻障層140中。在一些實施例中，乾式蝕刻包括採用含氟氣體之反應性離子蝕刻(reactive ion etch，RIE)。在一些實施例中，乾式蝕刻操作包括合適的介電質蝕刻，以形成通路溝渠在習用CMOS技術的金屬化結構中。參考如圖4所顯示之邏輯區100B，阻障層140係被光阻層(未顯示)保護，而使得與在MRAM單元區100A中之對應處相反，第N金屬層121'的頂部表面不被暴露。 在圖5中，擴散阻障層161係整片內襯在MRAM單元區100A中之底部電極通路孔131'上方以及在邏輯區100B中的阻障層140上方。之後，進行底部電極材料131的沉積，使底部電極材料131沉積在擴散阻障層161及阻障層140上方。所沉積之底部電極材料131可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、及電漿增強化學氣相沉積(PECVD)。接著將擴散阻障層161及經沉積之底部電極材料131回蝕到與阻障層140的頂部表面齊平，如圖6所繪示者。 圖7顯示MTJ結構130的MTJ 135以及頂部電極之形成。在圖中7，MTJ 135係以多個材料之堆疊體的形式沉積在底部電極131上方。在一些實施例中，MTJ 135具有厚度係在自約150 Å至約250 Å。MTJ 135可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、及電漿增強化學氣相沉積(PECVD)。在一些實施例中，MTJ 135可包自由層、穿隧層、以及釘扎層。自由層可包括鐵磁材料。穿隧層可能是由絕緣體所構成之第一間隔件層。釘扎層可包括兩個鐵磁層及第二間隔件層。在MTJ 135中，鐵磁材料可包括金屬或金屬合金，例如Fe、Co、Ni、CoFeB、FeB、CoFe、FePt、FePd、CoPt、CoPd、CoNi、TbFeCo、及CrNi。第一間隔件可包括絕緣體，例如Al₂ O₃ 、MgO、TaO、及RuO。第二間隔件可包括非鐵磁金屬，例如Ag、Au、Cu、Ta、W、Mn、Pt、Pd、V、Cr、Nb、Mo、Tc、及Ru。自由層具有可在其之相關MRAM單元的寫入操作期間被改變之磁極性或磁性取向。釘扎層具有在其之相關MRAM單元的操作期間不可被改變之磁性取向。根據其它實施例，可預期到MTJ 135可包括抗鐵磁層。在MTJ 135形成後，頂部電極層133係沉積在MTJ 135上方。頂部電極層133可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、及電漿增強化學氣相沉積(PECVD)。在一些實施例中，頂部電極層133係由TiN所構成。 參考圖8，為了接下來MTJ結構的形成，遮罩層(未顯示)係形成在頂部電極133上方。遮罩層可具有多層結構，其可包括，例如氧化物層、進階圖案化膜(advanced patterning film，APF)層、以及氧化物層。氧化物層、APF層、以及氧化物層之各者可以藉由各種技術形成，如高密度離子化金屬電漿(IMP)沉積、高密度電感耦合電漿(ICP)沉積、濺鍍、物理氣相沉積(PVD)、化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、及電漿增強化學氣相沉積(PECVD)。在一些實施例中，遮罩層係用以圖案化MTJ 135、頂部電極133及底部電極131。例如，遮罩區的寬度係根據想要的MTJ直徑判定。在一些實施例中，MTJ 135及頂部電極133係藉由RIE形成以達到於截面有梯形形狀。 在圖9中，保護層127的係共形地形成在MTJ 135以及頂部電極133上方。在一些實施例中，保護層127具有厚度係在自約50 Å至約300 Å。請注意，MTJ 135的側壁及底部電極131的側壁被保護層127包圍，以避免氧化或其他汙染。之後，介電層129諸如TEOS層係共形地沉積在保護層127上方。在一些實施例中，介電層129的厚度係根據其頂部表面的高度而相對於頂部電極133的頂部表面判定。 在圖10中，平坦化操作係在介電層129上實施，而使得跨MRAM單元區100A，介電層129的頂部表面係實質上平坦。在一些實施例中，在平坦化操作後，於邏輯區100B之介電層129的頂部表面係低於或實質上等於在MRAM單元區100A之介電層129的頂部表面。如圖10所顯示，在平坦化操作後，頂部電極133的頂部表面係從介電層129暴露出。平坦化操作可藉由在介電層129上回蝕操作或化學機械研磨(chemical mechanical polishing，CMP)操作達成。 當MTJ結構130的頂部電極133的頂部表面係從MTJ結構130的一側(如介電層129)暴露出時，立刻將SiC層141b設置在該側(亦即，頂部電極133的頂部表面)上方以保護頂部電極133免於被氧化。如先前所討論者，氧化可能增加MTJ結構130的頂部電極133的接觸電阻。因此，SiC層141b的形成係等於SiC再帽蓋操作以隔離頂部電極133的頂部表面。SiC層141b的厚度係在自約100 Å至約300 Å。在一些實施例中，SiC層141b係設置在MRAM單元區100A與邏輯區100B的介電層129上方。SiC層141b可藉由各種技術形成，如化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、及熱生長。 在圖12中，光阻層120係圖案化在MRAM單元區100A中之SiC層141b的該部分上方，以暴露在邏輯區100B中之SiC層141b的一部分。接著，在邏輯區100B中之SiC層141b、介電層129、保護層127、及SRO層142的該等部分係藉由回蝕操作蝕刻以形成用於在邏輯區100B中之金屬線及金屬通路之溝渠。因此，MRAM單元區100A係置放在較高於邏輯區100B所具者之高度。在一些情況中，回蝕操作可能損害或向下薄化在邏輯區100B中之SiC層141a。此損害造成溝渠122'進入到第N金屬線121'中，而暴露第N金屬線121'。在相對高溫製程中，在邏輯區100B中之暴露之第N金屬線121'可能從溝渠122'擠出並因此變形。例如，作為熱製程的結果，變形可能造成第N金屬線121'的材料，如Cu從溝渠122'擠出並導致在邏輯區100B中兩個不同導線間之短路。 接著，在圖13中，在光阻層120被移除後，另一SiC層141b'係共形地設置在MRAM單元區100A中之SiC層141b、MRAM單元區100A中之傾斜部分144及邏輯區100B中SiC層141a上方。傾斜部分144包括SRO層142之邊緣、保護層127之邊緣及介電層129之邊緣。SiC層141b'係再帽蓋或修復SiC層141a以防止第N金屬線121'之暴露。SiC層141b'的厚度係在自約100 Å至約300 Å。在一些實施例中，SiC層141b'可藉由各種技術形成，如化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、濺鍍及物理氣相沉積(PVD)、及熱生長。 在圖14中，TEOS層143係沉積在MRAM單元區100A與邏輯區100B中之SiC層141b'上方。TEOS層143的厚度可以是約150Å。 在圖15中，係形成包括介電層、低k介電層及另一介電層之介電複合結構180以共形地覆蓋在MRAM單元區100A與邏輯區100B中之TEOS層143。可在圖15中觀察到階梯差181。因此，係實施如圖16所繪示的回蝕操作，以獲得實質上平坦頂部表面以供後續在MRAM單元區100A以及邏輯區100B二者中之溝渠形成。請注意，在前述平坦化操作之後，介電複合結構180的介電層183幾乎完全地被留在邏輯區100B中。係刻意保持介電層183以作為用於後續溝渠形成的保護層。介電層183可在光阻剝除操作期間防止酸性溶液傷害低k介電層。 在圖17中，光阻(未顯示)係圖案化在經平坦化介電表面上方，以形成用於金屬線及金屬通路的溝渠。例如，在MRAM單元區100A中，第(N+1)金屬線溝渠123A係形成在MTJ結構130上方，暴露出MTJ結構130的頂部電極133的頂部表面。IMD 125的一部份、TEOS層143的一部份、SiC層141b'的一部份、以及SiC層141b的一部份被蝕刻以形成第(N+1)金屬線溝渠123A。故，第(N+1)金屬線溝渠123A形成穿通過IMD 125、TEOS層143、SiC層141b'、及SiC層141b之開口。在邏輯區100B中，第N金屬通路溝渠以及第(N+1)金屬線溝渠(組合稱123B)係形成在第N金屬線121'上方，暴露出N金屬線121'的頂部表面。IMD 125的一部份、TEOS層143的一部份、SiC層141b'的一部份、以及SiC層141a的一部份被蝕刻以形成溝渠123B。故，溝渠123B形成穿通過IMD 125、TEOS層143、SiC層141b'、及SiC層141a之開口。 在圖18及圖19中，導電金屬係透過例如習用雙鑲嵌操作而填充金屬線溝渠/金屬通路溝渠(後文中"溝渠(trench)")。經圖案化溝渠係藉由電鍍操作而以導電材料填充，且使用化學機械研磨(CMP)操作、蝕刻操作、或其組合將導電材料的過量部分從表面移除。電鍍溝渠的細節係於下面提供。第(N+1)金屬線123'係可自鎢(W)形成，且更佳地自銅(Cu)，包括AlCu(統稱Cu)形成。在一實施例中，第(N+1)金屬線123'係使用雙鑲嵌操作形成。首先，溝渠係藉由例如，電漿蝕刻操作諸如電感耦合電漿(ICP)蝕刻被蝕刻通過低k介電層。接著可沉積介電襯墊(未顯示)在溝渠側壁上。在該等實施例中，襯墊材料可包括矽氧化物(SiOx)或矽氮化物(SiNx)，其可藉由電漿沉積製程形成，諸如物理氣相沉積(PVD)、或化學氣相沉積(CVD)，包括電漿增強化學氣相沉積(PECVD)。接下來，Cu晶種層係鍍覆在溝渠中。請注意，Cu晶種層可鍍覆在頂部電極133的頂部表面上方。接著，銅層係沉積在溝渠中，之後平坦化該銅層，諸如藉由化學機械研磨(CMP)，而低至低k介電層的頂部表面。暴露之銅表面與介電層可以是共平面。 如圖19所繪示，在平坦化操作移除導電金屬的過多部分之後，形成了在MRAM單元區100A以及邏輯區100B二者中的第(N+1)金屬線123'以及在邏輯區100B中的第N金屬通路122。據此，第(N+1)金屬線123'穿通過IMD 125、TEOS層143、SiC層141b'、及SiC層141b。SiC層141b'及SiC層141b係用以防止頂部電極133被氧化之殘餘部分。環繞第(N+1)金屬線123'之SiC層141b'及SiC層141b係圖1中半導體記憶體裝置10的第一部分141b_1。 此外，在邏輯區100B中，第N金屬通路122穿通過IMD 125、TEOS層143、SiC層141b'、及SiC層141a。SiC層141b'及SiC層141a係用以防止第N金屬線121'暴露之殘餘部分。環繞第N金屬通路122之SiC層141b'及SiC層141a係圖1中半導體記憶體裝置10的第二部分141b_2。 簡言之，本MRAM製造製程提供兩個SiC再帽蓋製程以改善MRAM裝置之電特性。第一SiC再帽蓋製程係在圖11中進行，其中SiC層141b係設置在頂部電極133的頂部表面上方以保護頂部電極133免於被氧化。第一SiC再帽蓋製程減少頂部電極133的接觸電阻並因此增加MRAM裝置之訊號對雜訊比(signal to noise ratio，SNR)。第二SiC再帽蓋製程係在圖13中進行，其中SiC層141b'係設置在邏輯區100B中之SiC層141a上方來再帽蓋或修復SiC層141a以防止第N金屬線121'之暴露或氧化。第二SiC再帽蓋製程減少MRAM裝置之良率損失及可靠性故障。 本揭露的一些實施例提供一種用於製造一半導體記憶體裝置的方法。該方法包含：暴露一磁電阻式單元的一電極；形成一第一帽蓋層在該電極上；蝕刻該第一帽蓋層的一部份以形成到達該電極的一第一溝渠；以及形成一第一金屬線在該第一溝渠中以接觸該電極。 本揭露的一些實施例提供一種用於製造一半導體記憶體裝置的方法。該方法包含：蝕刻該半導體記憶體裝置的一第一區以暴露一第一帽蓋層；形成一第二帽蓋層在該第一帽蓋層上；蝕刻該第一帽蓋層的一部份及該第二帽蓋層的一部份以形成到達一第一金屬線的一第一溝渠；以及形成一第二金屬線在該第一溝渠中以接觸該第一金屬線。 本揭露的一些實施例提供一種半導體記憶體裝置。該半導體記憶體裝置包含一磁電阻式結構、一第一部分的帽蓋層、及一第一帽蓋層。該磁電阻式結構具有一電極。該第一部分的帽蓋層係設置在該電極上面。該第一金屬線係接觸該電極。該第一金屬線係經排列以穿通過該第一部分的帽蓋層。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。

10‧‧‧半導體記憶體裝置

100‧‧‧半導體基板

100A‧‧‧第一區

100B‧‧‧第二區

101‧‧‧電晶體結構

101'‧‧‧金屬化結構

103‧‧‧源極

105‧‧‧汲極

107‧‧‧閘極

108‧‧‧接觸插塞

109‧‧‧層間介電質

111‧‧‧淺溝渠隔離

120‧‧‧光阻層

121‧‧‧第N金屬層

121'‧‧‧第N金屬線

122‧‧‧第N金屬通路

122'‧‧‧溝渠

123‧‧‧第(N+1)金屬層

123A‧‧‧第(N+1)金屬線溝渠

123B‧‧‧溝渠

123'‧‧‧第N+1金屬線

125‧‧‧金屬間介電質

127‧‧‧保護層

129‧‧‧介電層

130‧‧‧MTJ結構

131‧‧‧底部電極

131'‧‧‧底部電極通路孔

133‧‧‧頂部電極

135‧‧‧MTJ

136‧‧‧介電層

140‧‧‧阻障層

141a‧‧‧碳化矽層

141b‧‧‧SiC層

141b'‧‧‧SiC層

141b_1‧‧‧第一部分

141b_2‧‧‧第二部分

141b_3‧‧‧第三部分

142‧‧‧富含矽之氧化物層

143‧‧‧TEOS層

144‧‧‧傾斜部分

161‧‧‧擴散阻障層

180‧‧‧介電複合結構

181‧‧‧階梯差

183‧‧‧介電層

B‧‧‧邊界

P1‧‧‧位置

P2‧‧‧位置

本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1係根據本揭露的一些實施例之半導體記憶體裝置的剖面圖。 圖2至圖19係根據本揭露的一些實施例之在各種階段製造之互補式金屬氧化物半導體-磁電阻式隨機存取記憶體(complementary metal-oxide-semiconductor-magnetoresistive random access memory，CMOS-MRAM)結構的截面。

無

Claims (10)

1. 一種用於製造一半導體記憶體裝置之方法，該方法包含： 暴露一記憶體單元的一電極； 形成一第一帽蓋層在該電極上； 蝕刻該第一帽蓋層的一部份以形成到達該電極的一第一溝渠；以及 形成一第一金屬線在該第一溝渠中以接觸該電極。
2. 如請求項1之用於製造一半導體記憶體裝置之方法，進一步包含： 形成一原矽酸四乙酯(tetraethyl orthosilicate，TEOS)層在該第一帽蓋層上； 其中蝕刻該第一帽蓋層的該部份以形成該第一溝渠包含： 蝕刻該第一帽蓋層的該部份及該TEOS的一部份以形成該第一溝渠。
3. 如請求項1之用於製造一半導體記憶體裝置之方法，進一步包含： 形成一光阻層在該第一帽蓋層的一第一區上； 蝕刻該第一帽蓋層的一第二區以暴露一第二帽蓋層； 移除該光阻層； 形成一第三帽蓋層在該第一帽蓋層的該第一區及該第二帽蓋層上；以及 形成一TEOS層在該第三帽蓋層上。
4. 如請求項3之用於製造一半導體記憶體裝置之方法，其中該第一帽蓋層的該第一區係置放在該半導體記憶體裝置的一記憶體單元區上方，且該第一帽蓋層的該第二區係置放在該半導體記憶體裝置的一邏輯區上方。
5. 如請求項3之用於製造一半導體記憶體裝置之方法，其中蝕刻該第一帽蓋層的該部份以形成該第一溝渠包含： 蝕刻該第一帽蓋層的該部份、該第三帽蓋層的一部份、及該TEOS層的一部份以形成該第一溝渠。
6. 如請求項3之用於製造一半導體記憶體裝置之方法，進一步包含： 蝕刻該第二帽蓋層的一部份、該第三帽蓋層的一部份、及該TEOS層的一部份以形成到達一第二金屬線的一第二溝渠；以及 形成一第三金屬線在該第二溝渠中以接觸該第二金屬線。
7. 如請求項3之用於製造一半導體記憶體裝置之方法，其中當該第一帽蓋層的該第二區被蝕刻時，一第二金屬線被暴露，以及形成該第三帽蓋層在該第一帽蓋層的該第一區及該第二帽蓋層上包含： 形成該第三帽蓋層在該第一帽蓋層的該第一區、該第二帽蓋層、及該第二金屬線上。
8. 一種用於製造一半導體記憶體裝置之方法，該方法包含： 蝕刻該半導體記憶體裝置的一第一區以暴露一第一帽蓋層； 形成一第二帽蓋層在該第一帽蓋層上； 蝕刻該第一帽蓋層的一部份及該第二帽蓋層的一部份以形成到達一第一金屬線的一第一溝渠；以及 形成一第二金屬線在該第一溝渠中以接觸該第一金屬線。
9. 如請求項8之用於製造一半導體記憶體裝置之方法，進一步包含： 形成一光阻層在該半導體記憶體裝置的一第二區上方。
10. 一種半導體記憶體裝置，其包含： 一記憶體結構，具有一電極； 一第一部分的帽蓋層，設置在該電極上面；以及 一第一金屬線，接觸該電極； 其中該第一金屬線係經排列以穿通過該第一部分的帽蓋層。