TWI725065B

TWI725065B - 積體晶片的系統及其形成方法

Info

Publication number: TWI725065B
Application number: TW105134157A
Authority: TW
Inventors: 葉松峯; 余振華; 陳明發
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2015-11-04
Filing date: 2016-10-21
Publication date: 2021-04-21
Also published as: US20190027465A1; US10074629B2; US20210343680A1; US11658150B2; US20170125376A1; US10541227B2; CN107017171A; US11069658B2; TW201727826A; US9524959B1; US20200152604A1

Abstract

本發明實施例揭示一種用於形成一半導體封裝之實施例方法，其包含：將一第一晶粒附接至一第一載體；圍繞該第一晶粒沉積一第一隔離材料；及在沉積該第一隔離材料之後將一第二晶粒接合至該第一晶粒。將該第二晶粒接合至該第一晶粒包含形成一介電質至介電質接合。該方法進一步包含移除該第一載體且在該第一晶粒之與該第二晶粒相對之一側上形成扇出重佈層(RDL)。該等扇出RDL電連接至該第一晶粒及該第二晶粒。

Description

積體晶片的系統及其形成方法

本發明實施例係有關半導體封裝及其製造方法。

半導體行業已歸因於各種電子組件(例如，電晶體、二極體、電阻器、電容器等等)之整合密度之不斷改良而經歷快速增長。在極大程度上，整合密度之此改良已來自最小構件大小之重複減小(例如，朝向亞20 nm節點收縮半導體製程節點)，此允許更多組件整合至一給定區域中。隨著最近對小型化、更高速度及更大頻寬以及更低功率消耗及潛時之需求已增長，對半導體晶粒之更小且更創新封裝技術之需求增長。隨著半導體技術進一步進展，堆疊半導體裝置(例如，3D積體電路(3DIC))已作為一有效替代而出現以進一步減小半導體裝置之實體大小。在一堆疊半導體裝置中，諸如邏輯、記憶體、處理器電路及類似物之主動電路經製造於不同半導體晶圓上。兩個或兩個以上半導體晶圓可安裝於彼此頂部上以進一步減小半導體裝置之尺寸架構。兩個半導體晶圓或晶粒可透過合適接合技術接合在一起。常用之接合技術包含直接接合、化學活化接合、電漿活化接合、陽極接合、共晶接合、玻璃介質接合、黏合劑接合、熱壓縮接合、反應性接合及/或類似物。可在堆疊半導體晶圓之間提供一電連接。堆疊半導體裝置可在較小尺寸架構之情況下提供一較高密度且允許增大效能及較低功率消耗。

一種方法包括：將一第一晶粒附接至一第一載體；形成沿著該第一晶粒之側壁延伸之一第一隔離材料；在該第一晶粒及該第一隔離材料上方形成一接合層；將一第二晶粒直接接合至該接合層；形成沿著該第二晶粒之側壁延伸之一第二隔離材料；在該第二晶粒上方附接一第二載體；移除該第一載體；形成延伸通過該第一隔離材料且電連接至該第二晶粒之一貫穿通路(TV)；及在該第一晶粒之與該第二晶粒相對之一側上形成扇出重佈層(RDL)，其中該等扇出RDL電連接至該第一晶粒及該貫穿通路。一種半導體封裝包括：一第一晶粒；一第一隔離材料，其圍繞該第一晶粒放置；一接合層，其在該第一晶粒及該第一隔離材料上方；一第二晶粒，其直接接合至該接合層，其中該第二晶粒包括放置於一介電層中之一導電構件；一第二隔離材料，其圍繞該第二晶粒放置；一貫穿通路，其延伸通過該第一隔離材料及該接合層以接觸該第二晶粒中之該導電構件；扇出重佈層(RDL)，其等在該第一晶粒之與該第二晶粒相對之一側上，其中該等扇出RDL電連接至該第一晶粒及該貫穿通路。

下列揭露提供用於實施本發明之不同構件之許多不同實施例或實例。在下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在為限制性。舉例而言，在下列描述中之一第一構件形成在一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清晰之目的且本身並不指示各種實施例及/或所論述組態之間的一關係。此外，為便於描述，諸如「在……下面」、「在……下方」、「下」、「在……上方」、「上」及類似者之空間相對術語在本文中可用來描述如圖中圖解說明之一個元件或構件與另一(些)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此同樣可解釋本文中使用之空間相對描述符。各種實施例包含用於形成一半導體裝置封裝之方法及對應結構。各種實施例將多個功能晶片整合於一單一裝置封裝中且實施用於晶圓上覆晶片(CoW)級封裝之晶片至晶圓(例如，已知良好晶粒)。功能晶片可使用接合層(例如，藉由熔合接合及/或混合接合)直接接合至其他功能晶片，以便減少對形成焊料凸塊(例如，微凸塊)及底膠填充之需要。各種實施例可進一步有利地提供具有較小尺寸架構、增大輸入/輸出密度及低通路高寬比之一系統級封裝(SiP)解決方案。因此，可減少製造誤差及成本。圖1至圖10A圖解說明根據一實施例之形成一半導體封裝100之中間階段之各種剖面圖。首先參考圖1，提供一裝置晶粒102A之一剖面圖。晶粒102A可為一已知良好晶粒(KGD)，例如，其可已通過各種電及/或結構測試。晶粒102A可為一半導體晶粒且可為任何類型之積體電路，諸如一應用程式處理器、邏輯電路、記憶體、類比電路、數位電路、混合訊號及類似物。晶粒102A可包含一基板104A及基板104A上方之一互連結構106A。基板104A可包括(例如)塊狀矽(摻雜或無摻雜)或一絕緣體上半導體(SOI)基板之一主動層。一般言之，一SOI基板包括形成於一絕緣體層上之一半導體材料(諸如矽)之一層。絕緣體層可為(例如)一埋入式氧化物(BOX)層或氧化矽層。在一基板(諸如一矽基板或玻璃基板)上提供絕緣體層。替代性地，基板可包含：另一元素半導體，諸如鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。亦可使用其他基板，諸如多層或梯度基板。可在基板104A之頂表面處形成諸如電晶體、電容器、電阻器、二極體、光二極體、熔絲及類似物之主動裝置(未圖解說明)。互連結構106A可形成於主動裝置及基板104A之一前側上方。術語「面」或「前」表面或側係在本文中用於暗示其上形成主動裝置及互連層之裝置主要表面之一術語。同樣地，一晶粒之「背」表面係與該面或前表面相對之主要表面。互連結構可包含含有使用任何合適方法形成之導電構件110A (例如，包括銅、鋁、鎢、其等之組合及類似物之導電線及通路)之層間介電質(ILD)及/或金屬間介電質(IMD)層108A。ILD及IMD層108A可包含放置於此等導電構件之間的具有(例如)低於約4.0或甚至2.0之k值之低介電係數材料。在一些實施例中，ILD及IMD層108A可由以下各者製成：例如，磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、SiO_x C_y 、旋塗玻璃、旋塗聚合物、碳矽材料、其等之化合物、其等之複合物、其等之組合或類似物；其等由諸如自旋、化學氣相沉積(CVD)及電漿輔助CVD (PECVD)之任何合適方法形成。互連結構106A電連接各種主動裝置以在晶粒102A內形成功能電路。藉由此等電路提供之功能可包含邏輯結構、記憶體結構、處理結構、感測器、放大器、功率分佈、輸入/輸出電路或類似物。一般技術者將瞭解，上述實例僅出於闡釋性目的提供以進一步說明各種實施例之應用且並非限制性。可視需要針對一給定應用使用其他電路。諸如輸入/輸出(I/O)接點、鈍化層、導電柱及/或凸塊下金屬(UBM)層之額外構件亦可視情況形成於互連結構106A上方。晶粒102A之各種構件可藉由任何合適方法形成且不在此處進一步詳細描述。此外，在上文描述之晶粒102A之一般構件及組態僅為一項例示性實施例，且晶粒102A可包含任何數目個上述構件以及其他構件之任何組合。如藉由圖1進一步圖解說明，將晶粒102A附接至一載體112。晶粒102A可定向於載體112上，使得暴露基板104A之一背側。一般言之，載體112在後續處理步驟期間對各種構件(例如，晶粒102A)提供暫時機械及結構支撐。以此方式，減少或防止對裝置晶粒之損害。載體112可包括(例如)玻璃、陶瓷及類似物。在一實施例中，使用離型層114以將晶粒102A附接至載體112。在一些實施例中，載體112可實質上不具有任何主動裝置及/或功能電路。離型層114可為任何合適黏合劑，諸如一紫外線(UV)膠或類似物。在另一實施例中，載體112可包括塊狀矽，且晶粒102A可藉由一介電離型層114附接至載體112。舉例而言，晶粒102A可具有約700 μm至約800 μm之一初始厚度T1。在圖2中，將一薄化製程應用至晶粒102A，以便將晶粒102A之一總厚度減小至一所要厚度T2。在一些實施例中，舉例而言，厚度T2可小於約100 μm或小於約10 μm。在其他實施例中，厚度T2可取決於裝置設計而不同。薄化製程可包含將一機械研磨製程、一化學機械拋光(CMP)、一回蝕刻製程或類似物應用至晶粒102A之基板104A。隨後，在圖3中，圍繞晶粒102A形成一隔離材料116。隔離材料116沿著晶粒102A之側壁延伸，且在一俯視圖(未展示)中，隔離材料116可包圍晶粒102A。隔離材料116可包括一模塑料、一聚合物材料、一介電材料、其等之組合或類似物。可基於晶粒102A之厚度T2 (參見圖2)選擇用於隔離材料116之確切材料。舉例而言，一較薄晶粒102A可允許一介電材料用於隔離材料116，其可有利地提供改良製程控制、較低製造成本及減小熱膨脹係數(CTE)失配，此有利地減少所得封裝中之翹曲。作為另一實例，一聚合物材料或甚至一模塑料可用於一較厚晶粒102A，以便提供改良結構支撐。在隔離材料116包括一介電材料之實施例中，隔離材料116包括氧化物、氮化物、其等之組合或類似物。在此等實施例中，氧化物或氮化物絕緣膜可包含氮化矽、氧化矽、氮氧化矽或另一介電材料，且藉由CVD、PECVD或另一製程形成。在隔離材料116包括一模塑料或一聚合物之實施例中，隔離材料116可使用(例如)一模具(未展示)塑形或成型，模具可具有用於在施加時保持隔離材料116之一邊界或其他構件。此一模具可用於圍繞晶粒102A壓模隔離材料116以迫使隔離材料116進入至開口及凹槽中，從而消除隔離材料116中之氣穴或類似物。隨後，執行一固化製程以固化隔離材料116。在此等實施例中，隔離材料116包括環氧樹脂、樹脂、諸如PBO之可成型聚合物或另一可成型材料。舉例而言，隔離材料116係透過一化學反應或藉由乾燥固化之環氧樹脂或樹脂。在另一實施例中，隔離材料116係一紫外線(UV)固化聚合物。諸如轉移成型、液體密封成型及類似物之其他合適製程可用於形成隔離材料116。在圍繞晶粒102A形成隔離材料116之後，藉由(例如)研磨、CMP、蝕刻或另一製程減少或平坦化隔離材料116。舉例而言，在隔離材料116係諸如氧化物或氮化物之一絕緣膜之情況下，使用亁蝕刻或CMP以減少或平坦化隔離材料116之頂表面。在一些實施例中，隔離材料116經減少，使得暴露晶粒102A，從而導致基板104A之一背側表面與隔離材料116之一頂表面實質上齊平。圖4圖解說明在晶粒102A及隔離材料116上方形成一接合層118。接合層118可包括一介電材料，諸如氧化矽，但是亦可使用另一合適材料。可藉由化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、其等之組合或類似物形成接合層118。在形成接合層118之後，可將額外晶粒(例如，晶粒102B及102C)接合至晶粒102A。接合晶粒102B及102C可包含一熔合接合製程，其中將晶粒102B/102C之一介電層直接接合至接合層118以形成一介電質至介電質接合。因此，對於用於接合實施例封裝中之晶粒之焊料接點(或其他外部連接件)之需求減少，此減少製造缺陷及成本。晶粒102B及102C可實質上類似於晶粒102A。舉例而言，晶粒102B及102C各可包括一半導體基板104B/104C、形成於基板104B/104C之一頂表面處之主動裝置(未展示)及形成於基板104B/104C上方之互連結構106B/106C。互連結構106B/106C將主動裝置電連接至功能電路，該等功能電路可提供相同或不同於晶粒102A中之電路之一功能。舉例而言，晶粒102A可包含邏輯電路，而晶粒102B及102C可包含記憶體電路。晶粒102B及102C可具有約700 μm至約800 μm之一厚度T3。儘管圖4圖解說明具有一相同厚度之晶粒102B及102C，然在其他實施例中，晶粒102B及102C可具有不同厚度。此外，晶粒102B及102C可佔據相同或不同於晶粒102A之一佔據面積。舉例而言，在圖解說明之實施例中，晶粒102B及/或102C之部分橫向延伸超過晶粒102A之側壁且可直接放置於隔離材料116上方。在圖5中，可將晶粒102B及102C薄化至一所要厚度T4。在一些實施例中，舉例而言，厚度T4可小於約100 μm或小於(諸如)約50 μm或10 μm。晶粒102A、102B及102C之厚度可相同或可不相同。薄化製程可包含應用一機械研磨製程、CMP、一回蝕刻製程或類似物。接著，在圖6中，圍繞晶粒102B及102C形成一隔離材料120。隔離材料120沿著晶粒102B及102C之側壁延伸，且在一俯視圖(未展示)中，隔離材料可包圍晶粒102B及102C兩者。在各種實施例中，隔離材料120可類似於如上文描述之隔離材料116。舉例而言，隔離材料120可包括一介電材料(例如，氧化物、氮化物或類似物)、一聚合物、一模塑料或類似物，其可基於晶粒102B及102C之厚度T4來選擇。此外，隔離材料120可包括相同或不同於隔離材料116之一材料。在沉積隔離材料120之後，可應用一平坦化製程(例如，CMP、回蝕刻、研磨或類似物)，使得隔離材料120、晶粒102B及晶粒102C之頂表面可實質上水平。在另一實施例中，隔離材料120甚至在平坦化之後仍可保持放置於晶粒102B及102C上方(例如，參見圖10C)。在形成隔離材料120之後，可藉由一離型層123將一第二載體122附接至晶粒102B、晶粒102C及隔離材料120之一頂表面。載體122及離型層123可實質上類似於如上文描述之載體112及離型層114。舉例而言，載體122可包括玻璃、陶瓷、塊狀矽或類似物，而離型層123包括一DAF、一介電材料或類似物。在附接載體122之後，第一載體112可自晶粒102A及隔離材料116之表面移除。移除載體112可包含將UV輻射施加至離型層114、一機械研磨製程、一回蝕刻製程、其等之組合或類似物。在圖7中圖解說明所得結構。參考圖8，翻轉封裝100之一定向(例如，使得載體122放置於晶粒102B及102C下方)，且於封裝100中形成貫穿通路124(有時稱為貫穿介電質通路(TDV))。翻轉封裝100可進一步暴露晶粒102A之一前側。貫穿通路124可延伸通過隔離材料116及接合層118以電連接至晶粒102B中之導電構件110B及/或晶粒102C中之導電構件110C。形成貫穿通路124可包含一鑲嵌製程。舉例而言，可使用光微影及/或蝕刻之一組合在封裝100中之各種層中圖案化開口。開口可暴露各種導電構件110B及/或110C。可(例如，使用無電式電鍍、電化學電鍍或類似物)在開口中沉積一導電材料。在一些實施例中，導電材料可過度填充開口，且可應用一平坦化製程(例如，CMP)以移除過量導電材料且形成貫穿通路124。在圖9中，可在隔離材料116及晶粒102A上方形成扇出重佈層(RDL) 126。RDL 126可在隔離材料116之一頂表面上方橫向延伸超過晶粒102A之邊緣。RDL 126可包含形成於一或多個聚合物層130中之導電構件128。可使用諸如一旋塗技術、層壓及類似物之任何合適方法由任何合適材料(例如，聚醯亞胺(PI)、聚苯并㗁唑(PBO)、苯并環丁烯(BCB)、環氧樹脂、聚矽氧、丙烯酸酯、奈米填充苯酚樹脂、矽氧烷、氟化聚合物、聚降冰片烯及類似物)形成聚合物層130。導電構件128 (例如，導電線128A及/或通路128B)可形成於聚合物層130中且電連接至晶粒102B/102C (例如，藉由貫穿通路124)以及晶粒102A之互連結構106A。導電構件128之形成可包含圖案化聚合物層130 (例如，使用光微影及/或蝕刻製程之一組合)及在圖案化聚合物層上方及中形成導電構件。舉例而言，導電構件128可進一步包含：沉積一晶種層(未展示)；使用具有各種開口之一遮罩層(未展示)界定導電構件128之形狀；及使用(例如)一電化學電鍍製程填充遮罩層中之開口。接著可移除遮罩層及晶種層之過量部分。RDL 126之聚合物層及導電構件之數目不限於圖9之圖解說明之實施例。舉例而言，RDL 126可包含多個聚合物層中之任何數目個堆疊電連接導電構件。如藉由圖9進一步圖解說明，在RDL 126上方形成額外I/O構件。舉例而言，外部連接件132 (例如，BGA球、C4凸塊及類似物)可形成於RDL 126上方。連接件132可放置於UBM 134上，UBM 134亦可形成於RDL 126上方。連接件132可藉由RDL 126電連接至晶粒102A、102B及102C。連接件132可用於將封裝100電連接至其他封裝組件，諸如另一裝置晶粒、插入器、封裝基板、印刷電路板、一母板及類似物。隨後，可移除載體122，如在圖10A中圖解說明。如在圖10A中進一步圖解說明，可反轉封裝100之一定向以暴露載體122 (參見圖9)。在反轉定向中，在移除載體122時，連接件132可附接至一臨時支撐框架136 (例如，包括一支撐膠帶)。可使用任何合適製程移除載體122。舉例而言，當離型層123包括一UV膠時，可使離型層123暴露至一UV源以移除載體122。在另一實施例中，可使用一回蝕刻、研磨或其他製程來移除載體122。在其他實施例中(例如，如藉由圖10B圖解說明)，可在不完全移除之情況下薄化載體122。舉例而言，載體122可包括矽，且一減小載體122可保留在所得封裝100B中。在此等實施例中，載體122之剩餘部分可用作封裝100B中之一散熱構件。此外，在封裝100中，暴露晶粒102B及102C之表面。在其他實施例中(例如，如藉由圖10C圖解說明)，晶粒102B及102C可由隔離材料120完全覆蓋，且隔離材料120可放置於封裝100C中之晶粒102B及102C之一背表面上。圖11A及圖11B圖解說明根據一些實施例之封裝200A及200B之剖面圖。封裝200A及200B可類似於封裝100，其中相同元件符號指示相同元件。封裝200A及200B包含鄰近一或多個功能裝置晶粒(例如，晶粒102B及102C)之虛設晶粒202。在藉由圖11A圖解說明之實施例封裝200A中，虛設晶粒202具有相同於晶粒102B/102C之一厚度。在藉由圖11B圖解說明之實施例封裝200B中，虛設晶粒202具有不同於晶粒102B/102C之一厚度。與包括功能電路之功能晶粒102A/102B/102C相比，虛設晶粒202可實質上不具有任何主動裝置、功能電路或類似物。舉例而言，虛設晶粒202可包含一基板204 (例如，一塊狀矽基板)及一介電質接合層206。舉例而言，接合層206可用於使用一熔合接合製程將虛設晶粒202接合至接合層118。在一些實施例中，針對一裝置層中之改良均勻性而包含虛設晶粒202，此可導致改良平坦化。亦可包含虛設晶粒202以減少封裝200A及200B中之各種構件之間之CTE失配。圖12圖解說明根據一些實施例之一封裝300之一剖面圖。封裝300可類似於封裝100，其中相同元件符號指示相同元件。在封裝300中，隔離材料120包括一介電材料(例如，氧化物、氮化物或類似物)，且隔離材料120可使用一合適製程(例如，CVD、PECVD及類似物)沉積為一保形層。舉例而言，隔離材料120在接合層118之一頂表面上之一部分可具有實質上相同於隔離材料120在晶粒102B/102C之側壁上之一部分之一厚度。在沉積隔離材料120之後，可應用一平坦化製程以暴露晶粒102B/102C。隨後，藉由離型層123 (例如，一介電層)將載體122附接至晶粒102B/102C。由於隔離材料120係一保形層，可在載體122與隔離材料120之間形成腔302 (例如，包括空氣)。在封裝300中，載體122之至少一部分可保留在完成封裝中作為一散熱構件。在其他實施例中，載體122可自完成封裝移除及省略。圖13圖解說明根據一些實施例之一封裝400之一剖面圖。封裝400可類似於封裝100，其中相同元件符號指示相同元件。在封裝400中，可省略隔離材料120 (例如，參見圖10A)。舉例而言，可在完成封裝400中暴露晶粒102B及102C之側壁及背表面。在另一實施例中，額外構件(例如，散熱構件)可直接形成於晶粒102B及102C之一背表面及/或側壁上。圖14至圖19圖解說明根據一實施例之形成一半導體封裝500之中間階段之剖面圖。圖14中之封裝500可實質上類似於圖5中之封裝100，其中相同元件符號指示相同元件。舉例而言，晶粒102B及102C可藉由一接合層118直接接合(例如，熔合接合)至一底部扇出結構(晶粒102A及隔離材料116)。圖14中之形成封裝500之各種中間步驟可實質上類似於在上文關於圖1至圖5描述之製程，且為簡明起見在此處省略額外描述。接著參考圖15，在晶粒102B及102C之一背側上且沿著晶粒102B及102C之側壁形成一隔離材料120。可使用一合適製程(例如，CVD、PECVD及類似物)將隔離材料120進一步沉積為一保形層。舉例而言，隔離材料120在接合層118之一頂表面上之一部分可具有實質上相同於隔離材料120在晶粒102B/102C之側壁上之一部分之一厚度。在一些實施例中，封裝500中之隔離材料120之一厚度可為約1 µm至約20 µm。在一些實施例中，可包含隔離材料120以減少不同扇出部分(例如，封裝500之與接合層118相對之部分)之間的CTE失配。在形成隔離材料120之後，可藉由一離型層123將一載體122附接至隔離材料120之一頂表面，如藉由圖16圖解說明。在一實施例中，載體122可包括玻璃、陶瓷、塊狀矽或類似物，而離型層123包括DAF、介電材料或類似物。可使用(例如)一旋塗製程毯覆式沉積離型層123以填充晶粒102B與102C之間的間隙。離型層123之與隔離材料120相對之一表面可實質上水平(例如，平坦化)以提供一合適表面以供載體122黏著。在一些實施例中，離型層可包括一膠層或用於填充晶粒102B與102C之間的間隙之其他合適材料。在附接載體122之後，可自晶粒102A及隔離材料116之表面移除第一載體112。接著在圖17中，反轉封裝500之一定向，使得封裝500放置於載體122及離型層123上方。在翻轉封裝500以後，於晶粒102A、102B及102C上方形成各種額外構件(諸如，貫穿通路(TV) 124、RDL 126、UBM 134及連接件132)，如在上文描述。在一些實施例中，TV 124具有一相對低高寬比(例如，TV 124之高度對寬度之比)。舉例而言，TV 124之高寬比可小於5，此有利地減少製造缺陷(例如，間隙)。RDL 126可延伸超過晶粒102A之邊緣至隔離材料116之一頂表面上。RDL 126可(例如，藉由TV 124)電連接至晶粒102A以及晶粒102B及102C。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。隨後，可移除載體122，如在圖18中圖解說明。如在圖18中進一步圖解說明，可反轉封裝500之一定向以暴露載體122 (參見圖17)。在反轉定向中，在移除載體122時，連接件132可附接至一臨時支撐框架136 (例如，包括一支撐膠帶)。可使用任何合適製程移除載體122。舉例而言，當離型層123包括一UV膠時，離型層123可暴露至一UV源以移除載體122。在移除載體122之後，暴露隔離材料120。在圖19中，在隔離材料120上方形成一額外隔離材料502 (諸如一模塑料或聚合物)。隔離材料502可填充晶粒102B與102C之間的間隙。隔離材料502可以液體形式施配且如上文描述般固化。此外，可將一平坦化製程(例如，CMP、機械研磨、回蝕刻及類似物)應用至隔離材料502之與隔離材料120相對之一表面。可包含隔離材料502以提供對封裝500之額外結構支撐，此允許甚至在晶粒102B及102C相對厚時仍包含隔離材料120。圖20至圖24圖解說明根據一實施例之形成一半導體封裝600之中間階段之剖面圖。圖20中之封裝600可實質上類似於形成接合層118之後的封裝100，其中相同元件符號指示相同元件。舉例而言，可在晶粒102A及隔離材料116上方沉積一介電質接合層118 (例如，氧化物層)。圖20中之形成封裝600之各種中間步驟可實質上類似於在上文關於圖1至圖4描述之製程，且為簡明起見在此處省略額外描述。在圖21中，在接合層118中形成導電構件602。在一些實施例中，使用一鑲嵌製程形成導電構件602，其中將開口蝕刻至接合層118中，使用一導電材料填充開口，且使用一平坦化製程以移除接合層118上方之過量導電材料。在另一實施例中，沉積一晶種層(未展示)，使用其中具有開口之一遮罩來界定導電構件602之一圖案，且使用一導電材料(例如，使用一無電式電鍍製程或類似物)填充遮罩中之開口。隨後，移除遮罩及晶種層之過量部分，且可圍繞所得導電構件602形成一介電材料。介電材料可包括相同於接合層118之一材料且在下文中亦被稱為接合層118。接著在圖22中，使用(例如)一混合接合製程將晶粒102B及102C接合至接合層118以形成導體至導體接合以及介電質至介電質接合。因此，對於用於接合實施例封裝中之晶粒之焊料接點(或其他外部連接件)之需求減少，此減少製造缺陷及成本。晶粒102B及102C可實質上類似於晶粒102A。在一混合接合製程中，晶粒102B之導電構件110B及晶粒102C之導電構件110C可對準且接觸至導電構件602。晶粒102B及102C之ILD/IMD層108B及108C亦可分別接觸至接合層118。隨後，可執行退火以將導電材料及介電材料直接接合在一起。在封裝600中，導電構件602電連接至晶粒102B及102C，以便針對增大電路設計靈活性提供額外電路由。舉例而言，導電構件602可用於將電訊號自晶粒102B及102C路由至封裝600之另一區域，諸如超越晶粒102B及102C之邊緣之一區域。因此，路由不限於晶粒102B及102C之覆蓋區，此提供增大封裝設計靈活性。導電構件602可將或可不將晶粒102B電連接至晶粒102C。在將晶粒102B及102C接合至接合層118之後，圍繞晶粒102B及102C形成一隔離材料120，如在上文描述。隔離材料120可包括介電材料(例如，氧化物、氮化物、氮氧化物或類似物)、模塑料、聚合物或類似物。在圖23中圖解說明所得結構。儘管圖解說明一非保形隔離材料120，然在其他實施例中，隔離材料120可為一保形層。隨後，在圖24中，在封裝600中形成額外構件。舉例而言，在晶粒102A、102B及102C上方形成TV 124、RDL 126、UBM 134及連接件132，如在上文描述。RDL 126可延伸超過晶粒102A之邊緣至隔離材料116之一頂表面上。RDL 126可電連接至晶粒102A以及晶粒102B及102C (例如，藉由TV 124)。TV 124可經形成以接觸接合層118中之導電構件602。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。圖25A及圖25B圖解說明根據一些實施例之封裝700A及700B之剖面圖。封裝700A及700B可類似於封裝600，其中相同元件符號指示相同元件。封裝700A及700B包含鄰近一或多個功能裝置晶粒(例如，晶粒102B及102C)之虛設晶粒202，如在上文描述。在藉由圖25A圖解說明之實施例封裝700A中，虛設晶粒202具有相同於晶粒102B/102C之一厚度。在藉由圖25B圖解說明之實施例封裝700B中，虛設晶粒202具有不同於晶粒102B/102C之一厚度。舉例而言，可使用接合層206以使用一熔合接合製程或混合接合製程將虛設晶粒202接合至接合層118。在一些實施例中，針對一裝置層中之改良均勻性包含虛設晶粒202，此可導致改良平坦化。亦可包含虛設晶粒202以減少封裝700A及700B中之各種構件之間之CTE失配。圖26至圖30圖解說明根據一實施例之形成一半導體封裝800之中間階段之剖面圖。圖26中之封裝800可實質上類似於圖2中之封裝100，其中相同元件符號指示相同元件。舉例而言，晶粒102可藉由一離型膜114附接至一載體112。離型膜114可包括一介電材料(例如，一埋入式氧化物層)，且離型膜114可包括用於改良對準控制之對準標記802以形成封裝800之各種構件。針對在各種晶片(例如，晶粒)接合製程期間的改良精確性控制，可包含對準標記。接著參考圖27，圍繞晶粒102A形成一隔離材料116，且接合層118形成於隔離材料116及晶粒102A上方。舉例而言，運用接合層118使用一熔合接合製程將晶粒102B及102C接合至晶粒102A。在晶粒102B與102C之間形成一隔離材料120。儘管圖解說明一非保形隔離材料120，然在其他實施例中，隔離材料120可為一保形層。用於形成隔離材料116、接合層118及隔離材料120之各種製程步驟可類似於在上文關於圖6描述之步驟且為簡明起見不在此處進一步論述。在形成隔離材料120之後，可藉由一離型層123將一載體122附接至隔離材料120之一頂表面，如藉由圖16圖解說明。在一實施例中，載體122可包括玻璃、陶瓷、塊狀矽或類似物，而離型層123包括DAF、介電材料或類似物。在附接載體122之後，可自晶粒102A及隔離材料116之表面移除第一載體112。移除載體112可包含一研磨製程(或其他合適平坦化製程)，其可進一步移除離型膜114之部分以暴露對準標記802。在圖28中圖解說明所得結構。接著在圖29中，反轉封裝500之一定向，使得封裝800放置於載體122及離型層123上方。在翻轉封裝800之後，於離型層114及對準標記802上方形成一額外介電材料804。隨後，可形成延伸通過介電材料804、離型層114、隔離材料116、接合層118及晶粒102C及102B之部分之TV 124。TV 124可電連接至晶粒102B及/或102C中之導電構件。在一些實施例中，形成TV 124包含如在上文描述之一鑲嵌製程。在此等實施例中，可應用一平坦化製程(例如，CMP、回蝕刻、研磨或類似物)，使得TV 124及介電材料804之頂表面實質上水平。在形成TV 124以後，於晶粒102A、102B及102C上方形成各種額外構件(諸如RDL 126、UBM 134及連接件132)，如在上文描述。RDL 126可延伸超過晶粒102A之邊緣至隔離材料116之一頂表面上。RDL 126可電連接至晶粒102A以及晶粒102B及102C (例如，藉由TV 124)。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。可移除載體122，且在圖30中圖解說明所得結構。替代性地，載體122之一部分可保持為一散熱構件。圖31至圖35圖解說明根據一實施例之形成一半導體封裝900之中間階段之剖面圖。封裝900可類似於封裝100，其中相同元件符號指示相同元件。如在圖31中圖解說明，兩個晶粒102A及102B藉由一離型膜114附接至一載體112。其他實施例可包含附接至一載體之任何數目個晶粒。圍繞晶粒102A及102B形成一隔離材料116，如在上文描述。隔離材料116及晶粒102A/102B之頂表面可實質上水平，使得在封裝900之一頂表面處暴露晶粒102A及102B之導電構件110A及110B以及ILD/IMD層108A及108B。接著參考圖32，在不具有一額外中間接合層(例如，接合層118，參見圖4)之情況下將一第三晶粒102C直接接合至晶粒102A及102B。晶粒102C可使用一混合接合製程接合至晶粒102B及102A，如在上文描述。在混合接合製程中，晶粒102C之導電構件110C接觸至且直接接合至晶粒102A及102C之導電構件110A及110B。晶粒102C之ILD/IMD層108C亦接觸至且直接接合至晶粒102A及102B之ILD/IMD層108A及108B。因此，晶粒102C可電連接至晶粒102A及102B。此外，晶粒102C之至少一部分可接觸隔離材料116，諸如隔離材料116在晶粒102A與102B之間的部分。在接合晶粒102C之後，可應用如在上文描述之一薄化製程，使得晶粒102C係一所要厚度。接著在圖33中，圍繞晶粒102C且在隔離材料116、晶粒102A及晶粒102B上方形成一隔離材料120。隔離材料120可由如在上文描述之一類似材料且使用一類似製程形成。隔離材料116及120可包括或可不包括一相同材料。儘管圖解說明一非保形隔離材料120，然在其他實施例中，隔離材料120可為一保形層。如藉由圖33進一步圖解說明，TV 124經形成延伸通過隔離材料120及視情況晶粒102A及102B之部分。TV 124可電連接至晶粒102A及102B中之導電構件110A及110B。在一些實施例中，可使用一鑲嵌製程形成TV 124，如在上文描述。在圖34中，可視情況於隔離材料120及TV 124上方形成重佈線902。重佈線902電連接至TV 124，以便基於封裝設計將電訊號路由至封裝900之一所要區域。在一些實施例中，形成重佈線902包含：沉積一晶種層(未展示)；使用具有各種開口之一遮罩層(未展示)以界定重佈線902之形狀；及使用(例如)一電化學電鍍製程填充遮罩層中之開口。接著可移除遮罩層及晶種層之過量部分。在形成重佈線902之後，可圍繞重佈線902形成一絕緣層904 (例如，一介電質或聚合物層)，如在圖35中圖解說明。可使用諸如一旋塗製程、CVD、PECVD及類似物之任何合適製程沉積絕緣層904。各種額外構件(諸如RDL 126、UBM 134及連接件132)亦可形成於重佈線902、晶粒102A、102B及102C上方，如在上文描述。RDL 126可在隔離材料120之一頂表面上方延伸超過晶粒102A之邊緣。RDL 126可電連接至晶粒102A以及晶粒102B及102C (例如，藉由TV 124及重佈線902)。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。可移除載體112，且在圖35中圖解說明所得結構。圖36A及圖36B圖解說明根據一些實施例之封裝1000A及1000B之剖面圖。封裝1000A及1000B可類似於封裝900，其中相同元件符號指示相同元件。封裝1000A及1000B包含鄰近一或多個功能裝置晶粒(例如，晶粒102A及102B)之虛設晶粒202，如在上文描述。舉例而言，可藉由在形成隔離材料116之前將虛設晶粒202附接至載體112 (參見圖31)而包含虛設晶粒202。在藉由圖36A圖解說明之實施例封裝1000A中，虛設晶粒202具有相同於晶粒102A/102B之一厚度。在藉由圖36B圖解說明之實施例封裝1000B中，虛設晶粒202具有不同於晶粒102A/102B之一厚度。在封裝1000A中，舉例而言，可使用接合層206以使用一熔合接合製程或混合接合製程將虛設晶粒202接合至晶粒102C。在封裝1000B中，隔離材料116之一部分可延伸於一頂表面(例如，層206)上方。在一些實施例中，針對一裝置層中之改良均勻性，包含虛設晶粒202，此可導致改良平坦化。亦可包含虛設晶粒202以減少封裝1000A及1000B中之各種構件之間之CTE失配。圖37至圖42圖解說明根據一實施例之形成一半導體封裝1100之中間階段之剖面圖。封裝1100可類似於封裝900，其中相同元件符號指示相同元件。如在圖37中圖解說明，藉由一離型膜114將一晶粒102A附接至一第一載體112。可暴露晶粒102A之導電構件110A及ILD/IMD層108A。晶粒102A可進一步包含TV 1102，其可部分延伸通過晶粒102A之基板104A。TV 1102可電連接至晶粒102A中之導電構件。如亦藉由圖37圖解說明，藉由一離型層123將兩個晶粒102A及102B附接至一第二載體122。可暴露晶粒102B及102C之導電構件110B及110C以及ILD/IMD層108B及108C。可使用載體112及122以定位晶粒102A、102B及102C，使得晶粒102A之一前側面向晶粒102B及102C之前側。載體112及122可經進一步定位使得對準導電構件110A、110B及110B之至少一子集。接著參考圖38，使用一混合接合製程接合晶粒102A、102B及102C，如在上文描述。在混合接合製程中，晶粒102A之導電構件110A接觸至且直接接合至晶粒102B及102C之導電構件110B及110C。晶粒102A之ILD/IMD層108A亦接觸至且直接接合至晶粒102B及102C之ILD/IMD層108B及108C。因此，晶粒102A可電連接至晶粒102B及102C。隨後，可移除載體122。接著，在圖39中，圍繞晶粒120A、102B及102C形成一隔離材料116。在一實施例中，隔離材料116係一模塑料且使用一成型製程圍繞晶粒102A、102B及102C形成，如在上文描述。在沉積隔離材料116之後，可應用一平坦化製程(例如，研磨、CMP、回蝕刻或類似物)，使得晶粒102B及102C之頂表面實質上水平。在形成隔離材料116之後，可藉由一離型層1106將一第三載體1104附接至晶粒102B、晶粒102C及隔離材料116，如藉由圖40圖解說明。載體1104及離型層1106可實質上類似於如上文描述之載體112及離型層114。舉例而言，載體1104可包括玻璃、陶瓷、塊狀矽或類似物，而離型層1106包括DAF、介電材料或類似物。在附接載體1104之後，可自晶粒102A及隔離材料116之表面移除第一載體112。移除載體112可包含施加UV輻射至離型層114、一機械研磨製程、一回蝕刻製程、其等之組合或類似物。在移除載體112之後，亦可使用一合適製程(例如，蝕刻、CMP及類似物)回蝕刻基板104A以暴露TV 1102。在圖40中圖解說明所得結構。在圖41中，形成延伸通過隔離材料116及視情況晶粒102B及102C之部分之TV 124。TV 124可電連接至晶粒102B及102C中之導電構件110B及110C。在一些實施例中，可使用一鑲嵌製程形成TV 124，如在上文描述。亦可視情況在隔離材料116及TV 124及1102上方形成重佈線902。重佈線902電連接至TV 124，以便基於封裝設計將電訊號路由至封裝1100之一所要區域。在一些實施例中，形成重佈線902包含：沉積一晶種層(未展示)；使用具有各種開口之一遮罩層(未展示)以界定重佈線902之形狀；及使用(例如)一電化學電鍍製程填充遮罩層中之開口。接著可移除遮罩層及晶種層之過量部分。在形成重佈線902之後，可圍繞重佈線902形成一絕緣層904 (例如，一介電質或聚合物層)，如在圖42中圖解說明。可使用諸如一旋塗製程、CVD、PECVD及類似物之任何合適製程沉積絕緣層904。亦可在重佈線902、晶粒102A、102B及102C上方形成各種額外構件(諸如RDL 126、UBM 134及連接件132)，如在上文描述。RDL 126可在隔離材料116之一頂表面上方延伸超過晶粒102A之邊緣。RDL 126可電連接至晶粒102A (例如，藉由TV 1102)以及晶粒102B及102C (例如，藉由TV 124及重佈線902)。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。可移除載體1104，且在圖42中圖解說明所得結構。圖43至圖50圖解說明根據一實施例之形成一半導體封裝1200之中間階段之剖面圖。封裝1200可類似於封裝1100，其中相同元件符號指示相同元件。如在圖43中圖解說明，藉由一離型膜114將晶粒102A及102B附接至一第一載體112。晶粒102A及102B可經放置，使得一前表面面向下且接觸離型膜114。舉例而言，晶粒102A及102B之基板104A及104B分別在此定向上暴露。晶粒102A及102B可分別進一步包含TV 1102A及1102B。TV 1102A及1102B可分別部分延伸通過晶粒102A之基板104A及晶粒102B之基板104B。TV 1102A及1102B可分別電連接至晶粒102A及102B中之導電構件。接著，在圖44中，應用一薄化製程以移除基板104A及104B在TV 1102A及1102B上方之部分。薄化製程可包含任何合適平坦化製程，諸如CMP、研磨、回蝕刻及類似物。薄化製程暴露TV 1102A及1102B，且在一些實施例中，薄化製程將晶粒102A及102B之一總厚度進一步減少至一所要厚度，如在上文描述。接著參考圖45，圍繞晶粒102A及102B形成一隔離材料116。在一實施例中，隔離材料116係介電材料(例如，氧化物、氮化物、氮氧化物及類似物)、聚合物或模塑料，如在上文描述。在沉積隔離材料116之後，可應用一平坦化製程(例如，研磨、CMP、回蝕刻或類似物)，使得模塑料116、晶粒102A及晶粒102B之頂表面實質上水平。隨後，在隔離材料116、晶粒102A及晶粒102B上方形成一介電層1202。介電層1202可用於在後續處理期間保護晶粒102A及102B之構件。在圖46中，可藉由一離型層123將一第二載體122附接至介電層1202、晶粒102A、晶粒102B及隔離材料116。在附接載體122之後，可自晶粒102A、晶粒102B及隔離材料116之表面移除第一載體112。在一些實施例中，離型層114甚至在移除載體112之後仍可保留在封裝1200中。舉例而言，離型層114可包括一介電材料，且可使用一回蝕刻製程、CMP、研磨或類似物移除載體112。在圖47中，在離型層114中形成重佈線1204。重佈線1204電連接至晶粒102A及102B中之導電構件，以便基於封裝設計將電訊號路由至封裝1200之一所要區域。在一些實施例中，形成重佈線1204包含：沉積一晶種層(未展示)；使用具有各種開口之一遮罩層(未展示)以界定重佈線1204之形狀；及使用(例如)一電化學電鍍製程填充遮罩層中之開口。接著可移除遮罩層及晶種層之過量部分。在形成重佈線1204之後，將一額外晶粒102C接合至晶粒102A及102B，如在圖48中圖解說明。在一些實施例中，晶粒102C可為一整個晶圓(例如，在單粒化之前)，且可使用一晶圓上覆晶片(CoW)接合製程及/或一晶圓上覆晶圓(WoW)接合製程接合晶粒102A及102B。在一實施例中，晶圓可為一重建晶圓。接合製程可進一步包含如在上文描述之一熔合接合製程，其中晶粒102C之導電構件110C直接接合至重佈線1204。熔合接合製程可進一步包含將ILD/IMD層108C直接接合至離型層114。重佈線1204 (例如，1204’)之一部分可在接合晶粒102C之後保持未接合。儘管圖48圖解說明一單一晶粒，然在其他實施例中，多個晶粒可附接至晶粒102A及102B。此外，儘管晶粒102C經圖解說明為跨越封裝1200之一整個寬度(例如，具有與隔離材料116之側壁實質上對準之側壁)，然在其他實施例中，晶粒102C可具有一不同大小。在此等實施例中，可圍繞或可不圍繞晶粒102C形成一隔離材料(未展示)。隨後，翻轉封裝1200之一定向，使得晶粒102A及102B放置於晶粒102C上方。亦可移除載體122及離型層123，如在上文描述。在一些實施例中，晶粒102C用作結構支撐以對封裝1200進行進一步處理。在圖49中圖解說明所得封裝。在移除載體122之後，亦可將一清潔製程應用至封裝1200，且可(例如)藉由移除介電層1202暴露TV 1102A/1102B。如在圖49中亦圖解說明，TV 124可經形成延伸通過隔離材料116以電連接至離型層114中之重佈線1204 (例如，重佈線1204’)。在一些實施例中，可使用一鑲嵌製程形成TV 124，如在上文描述。亦可在晶粒102A、102B及102C上方形成各種額外構件(諸如RDL 126、UBM 134及連接件132)，如在上文描述。圖50圖解說明所得結構。RDL 126可在隔離材料116之一頂表面上方延伸超過晶粒102A之邊緣。RDL 126可電連接至晶粒102A及102B (例如，藉由TV 1102A/1102B)以及晶粒102C (例如，藉由TV 124)。外部連接件132藉由RDL 126電連接至晶粒102A、102B及102C。圖51圖解說明根據一些實施例之用於形成一半導體封裝之一製程流程1300。在步驟1302中，將一第一晶粒(例如，晶粒102A)附接至一第一載體(例如，載體112)。在步驟1304中，圍繞第一晶粒形成一第一隔離材料(例如，隔離材料116)。在步驟1306中，將一第二晶粒(例如，晶粒102B或102C)接合至第一晶粒。接合第二晶粒包含一混合接合或熔合接合製程，其中形成一介電質至介電質接合。在一些實施例中，亦可形成一導體至導體接合。可在形成第一隔離材料之後將第二晶粒接合至形成於第一晶粒及第一隔離材料上方之一接合層或直接接合至第一晶粒。在步驟1308中，圍繞第二晶粒形成一第二隔離材料(例如，隔離材料120)。第二隔離材料可為或可不為一保形層，且一第三(選用)隔離材料可形成於第二隔離材料上且接觸第二隔離材料。在另一實施例中，在形成任何隔離材料之前將第二晶粒直接接合至第一晶粒，且接著可同時圍繞第一晶粒及第二晶粒兩者形成一隔離材料。在形成第二隔離材料之後，可移除第一載體。在步驟1310中，可形成延伸通過第一隔離材料且電連接至第二晶粒之一貫穿通路(例如，TV 124)。在步驟1312中，可在第一晶粒之與第二晶粒相對之一側上形成扇出RDL (例如，RDL 126)。扇出RDL電連接至第一晶粒及第二晶粒(例如，透過貫穿通路)。如在上文描述，實施例方法及對應封裝包含使用熔合接合及/或混合接合製程接合一裝置封裝中之各種晶粒。舉例而言，各種實施例封裝可提供以下非限制性構件之一或多者：整合KGD之一CoW結構；靈活晶片大小整合；異質及/或均質多晶片堆疊；及一相對小尺寸架構封裝。因此，各種實施例可提供以下非限制性優勢之一或多者：較低高寬比通路；具有分裂或分割晶片之KGD以減少製造成本；減少使用用於接合之微凸塊或底膠填充製程以減少晶片堆疊及多晶片堆疊之製造成本；靈活晶片大小堆疊；增強訊號傳輸效能；較小尺寸架構；較高I/O計數密度；及實施晶片至晶圓或晶圓至晶圓接合製程。根據一實施例，用於形成一半導體封裝之方法包含：將一第一晶粒附接至一第一載體；圍繞第一晶粒沉積一第一隔離材料；及在沉積第一隔離材料之後將一第二晶粒接合至第一晶粒。將第二晶粒接合至第一晶粒包含形成一介電質至介電質接合。該方法進一步包含移除第一載體且在第一晶粒之與第二晶粒相對之一側上形成扇出重佈層(RDL)。扇出RDL電連接至第一晶粒及第二晶粒。根據另一實施例，一方法包含：將一第一晶粒附接至一第一載體；形成沿著第一晶粒之側壁延伸之一第一隔離材料；及在第一晶粒及第一隔離材料上方形成一接合層。該方法進一步包含：將一第二晶粒直接接合至接合層；形成沿著第二晶粒之側壁延伸之一第二隔離材料；及在第二晶粒上方附接一第二載體。該方法亦包含：移除第一載體；形成延伸通過第一隔離材料且電連接至第二晶粒之一貫穿通路；及在第一晶粒之與第二晶粒相對之一側上形成扇出重佈層(RDL)。扇出RDL電連接至第一晶粒及貫穿通路。根據又另一實施例，一半導體封裝包含：一第一晶粒；一第一隔離材料，其圍繞第一晶粒放置；一接合層，其在第一晶粒及第一隔離材料上方；及一第二晶粒，其直接接合至接合層。第二晶粒包含放置於一介電層中之一導電構件。封裝進一步包含：一第二隔離材料，其圍繞第二晶粒放置；一貫穿通路，其延伸通過第一隔離材料及接合層以接觸第二晶粒中之導電構件；及扇出重佈層(RDL)，其等在第一晶粒之與第二晶粒相對之一側上。扇出RDL電連接至第一晶粒及貫穿通路。前述內容概括若干實施例之特徵，使得熟習此項技術者可更好理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於實施相同目的之其他製程及結構及/或達成本文中介紹之實施例之相同優勢之一基礎。熟習此項技術者亦應認識到，此等等效架構並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。

100‧‧‧封裝100B‧‧‧封裝100C‧‧‧封裝102A‧‧‧晶粒102B‧‧‧晶粒102C‧‧‧晶粒104A‧‧‧基板104B‧‧‧基板106A‧‧‧互連結構106B‧‧‧互連結構106C‧‧‧互連結構108A‧‧‧層間介電質(ILD)/金屬間介電質(IMD)層108B‧‧‧層間介電質(ILD)/金屬間介電質(IMD)層108C‧‧‧層間介電質(ILD)/金屬間介電質(IMD)層110A‧‧‧導電構件110B‧‧‧導電構件110C‧‧‧導電構件112‧‧‧第一載體114‧‧‧離型層/離型膜116‧‧‧隔離材料/模塑料118‧‧‧接合層120‧‧‧隔離材料122‧‧‧第二載體123‧‧‧離型層124‧‧‧貫穿通路(TV)126‧‧‧扇出重佈層(RDL)128‧‧‧導電構件128A‧‧‧導電線128B‧‧‧通路130‧‧‧聚合物層132‧‧‧外部連接件134‧‧‧凸塊下金屬(UBM)136‧‧‧支撐框架200A‧‧‧封裝200B‧‧‧封裝202‧‧‧虛設晶粒204‧‧‧基板206‧‧‧接合層300‧‧‧封裝302‧‧‧腔400‧‧‧封裝500‧‧‧封裝502‧‧‧隔離材料600‧‧‧封裝602‧‧‧導電構件700A‧‧‧封裝700B‧‧‧封裝800‧‧‧封裝802‧‧‧對準標記804‧‧‧介電材料900‧‧‧封裝902‧‧‧重佈線904‧‧‧絕緣層1000A‧‧‧封裝1000B‧‧‧封裝1100‧‧‧封裝1102‧‧‧貫穿通路(TV)1102A‧‧‧貫穿通路(TV)1102B‧‧‧貫穿通路(TV)1104‧‧‧第三載體1106‧‧‧離型層1200‧‧‧封裝1202‧‧‧介電層1204‧‧‧重佈線1204’‧‧‧重佈線1300‧‧‧製程流程1302‧‧‧步驟1304‧‧‧步驟1306‧‧‧步驟1308‧‧‧步驟1310‧‧‧步驟1312‧‧‧步驟T1‧‧‧厚度T2‧‧‧厚度T3‧‧‧厚度T4‧‧‧厚度

當結合附圖閱讀時自下列實施方式更好理解本揭露之態樣。應強調，根據行業中之標準實踐，各種構件不按比例繪製。實際上，為清晰論述，各種構件之尺寸可任意增大或減小。圖1至圖9及圖10A至圖10C圖解說明根據一些實施例之形成一半導體封裝之各種中間階段之剖面圖。圖11A及圖11B圖解說明根據一些實施例之具有虛設晶粒之半導體封裝之剖面圖。圖12圖解說明根據一些實施例之具有一保形隔離材料之一半導體封裝之一剖面圖。圖13圖解說明根據一些其他實施例之具有暴露晶粒之一半導體封裝之一剖面圖。圖14至圖19圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖20至圖24圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖25A及圖25B圖解說明根據一些實施例之具有虛設晶粒之半導體封裝之剖面圖。圖26至圖30圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖31至圖35圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖36A及圖36B圖解說明根據一些實施例之具有虛設晶粒之半導體封裝之剖面圖。圖37至圖42圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖43至圖50圖解說明根據一些其他實施例之形成一半導體封裝之各種中間階段之剖面圖。圖51圖解說明根據一些實施例之用於形成一半導體封裝之一製程流程。

1300‧‧‧製程流程

1302‧‧‧步驟

1304‧‧‧步驟

1306‧‧‧步驟

1308‧‧‧步驟

1310‧‧‧步驟

1312‧‧‧步驟

Claims

一種用於形成一半導體封裝之方法，其包括：將一第一晶粒附接至一第一載體；圍繞該第一晶粒沉積一第一隔離材料；在沉積該第一隔離材料之後，將一第二晶粒接合至該第一晶粒，其中將該第二晶粒接合至該第一晶粒包括形成一介電質至介電質接合；移除該第一載體；及在該第一晶粒與該第二晶粒相對之一側上形成扇出重佈層(RDL)，其中該等扇出RDL電連接至該第一晶粒及該第二晶粒。
一種用於形成半導體封裝之方法，其包括：將一第一晶粒附接至一第一載體；形成沿著該第一晶粒之側壁延伸之一第一隔離材料；在該第一晶粒及該第一隔離材料上方形成一接合層；將一第二晶粒直接接合至該接合層；形成沿著該第二晶粒之側壁延伸之一第二隔離材料；在該第二晶粒上方附接一第二載體；移除該第一載體；形成延伸通過該第一隔離材料且電連接至該第二晶粒之一貫穿通路(TV)；及在該第一晶粒之與該第二晶粒相對之一側上形成扇出重佈層(RDL)，其中該等扇出RDL電連接至該第一晶粒及該貫穿通路。
一種用於形成半導體封裝之方法，其包括：將一第一晶粒附接在一第一載體上；將一第二晶粒附接在一第二載體上；在該第一晶粒附接至該第一載體且該第二晶粒附接至該第二載體時將該第一晶粒接合至該第二晶粒；圍繞該第一晶粒及該第二晶粒施配一模塑料，其中該模塑料經施配在該第一載體與該第二載體之間；移除該第二載體以曝露該第二晶粒之與該第一晶粒相對之一表面；及在該第二晶粒及該第一晶粒上方形成扇出重佈層，其中該等扇出重佈層電連接至該第一晶粒及該第二晶粒。
一種用於形成半導體封裝之方法，其包括：將一第一半導體晶粒及一第二半導體晶粒囊封在一第一隔離材料中；藉由將該第一半導體晶粒之一第一介電層直接接合至一第三半導體晶粒之一第三介電層且藉由將該第二半導體晶粒之一第二介電層直接接合至該第三半導體晶粒之一第三介電層而將該第三半導體晶粒接合至該第一半導體晶粒及該第二半導體晶粒；及形成電連接至該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒之一重佈結構。
一種半導體封裝，其包括：一第一晶粒；一第一隔離材料，其圍繞該第一晶粒放置；一接合層，其在該第一晶粒及該第一隔離材料上方；一第二晶粒，其直接接合至該接合層，其中該第二晶粒包括放置於一介電層中之一導電構件；一第二隔離材料，其圍繞該第二晶粒放置；一貫穿通路，其延伸通過該第一隔離材料及該接合層以接觸該第二晶粒中之該導電構件；及扇出重佈層(RDL)，其等在該第一晶粒之與該第二晶粒相對之一側上，其中該等扇出RDL電連接至該第一晶粒及該貫穿通路。
如請求項5之半導體封裝，其中該第二隔離材料在該接合層上之一橫向部分具有相同於該第二隔離材料在該第二晶粒之一側壁上之一垂直部分之一厚度。
一種半導體封裝，其包括：一第一半導體晶粒；一第二半導體晶粒，其放置在該第一半導體晶粒上方且使用一第一介電質至介電質介面直接接合至該第一半導體晶粒；一第三半導體晶粒，其放置在該第一半導體晶粒上方且使用一第二介電質至介電質介面直接接合至該第一半導體晶粒，其中該第三半導體晶粒相鄰於該第二半導體晶粒且與該第二半導體晶粒間隔一橫向距離，且其中該第一半導體晶粒跨越該第二半導體晶粒與該第三半導體晶粒之間的該橫向距離；一隔離材料，其圍繞該第二半導體晶粒及該第三半導體晶粒放置；及重佈層，其等電連接至該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒。
一種半導體封裝，其包括：一第一半導體晶粒；一第二半導體晶粒，其相鄰於該第一半導體晶粒；一第一絕緣材料，其圍繞該第一半導體晶粒及該第二半導體晶粒放置；一第二絕緣材料，其放置在該第一半導體晶粒、該第二半導體晶粒及該第一絕緣材料上方；一第三半導體晶粒，其在該第二絕緣材料之與該第一半導體晶粒相對之一表面上方且接觸該表面；導電構件，其位於該第二絕緣材料中並且電連接至該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒；及重佈層，其等電連接該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒。
一種半導體封裝，其包括：一第一半導體晶粒；一第二半導體晶粒，其接合至該第一半導體晶粒，其中該第一半導體晶粒之一第一介電層直接接合至該第二半導體晶粒之一第二介電層；一第三半導體晶粒，其接合至該第一半導體晶粒，其中該第一半導體晶粒之該第一介電層直接接合至該第三半導體晶粒之一第三介電層；一第一隔離材料，其圍繞該第二半導體晶粒及該第三半導體晶粒放置，其中該第二半導體晶粒藉由該第一隔離材料與該第三半導體晶粒實體分離；及一重佈結構，其電連接至該第一半導體晶粒、該第二半導體晶粒及該第三半導體晶粒。
一種半導體封裝，其包括：一第一半導體晶粒；一第二半導體晶粒，其中該第一半導體晶粒之一第一介電層直接接合至該第二半導體晶粒之一第二介電層，且其中該第一半導體晶粒之一第一接觸墊直接接合至該第二半導體晶粒之一第二接觸墊；一隔離材料，其圍繞該第一半導體晶粒及該第二半導體晶粒放置；一重佈結構，其在該第一半導體晶粒之與該第二半導體晶粒相對之一側上，其中該重佈結構電連接至該第一半導體晶粒；及一第一導電通路，其將該重佈結構電連接至該第二半導體晶粒，其中該第一導電通路與該第一半導體晶粒橫向分離。