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TWI720815B - 半導體裝置及連續讀出方法 - Google Patents

半導體裝置及連續讀出方法 Download PDF

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TWI720815B
TWI720815B TW109104705A TW109104705A TWI720815B TW I720815 B TWI720815 B TW I720815B TW 109104705 A TW109104705 A TW 109104705A TW 109104705 A TW109104705 A TW 109104705A TW I720815 B TWI720815 B TW I720815B
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葛西央倫
加賀浩之
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華邦電子股份有限公司
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Abstract

本發明提供一種能夠實現連續讀出的高速化的半導體儲存裝置。本發明的NAND型快閃記憶體的連續讀出方法包括：將與連續讀出時的記憶體單元陣列的讀出時間相關的設定資訊保持在暫存器中的步驟；在基於設定資訊的讀出時間從記憶體單元陣列讀出數據的步驟；將讀出的數據保持在鎖存器（L1）、鎖存器（L2）中的步驟；以及與對應於設定資訊的外部時鐘信號同步地輸出所保持的數據的步驟。

Description

半導體裝置及連續讀出方法
本發明涉及一種半導體裝置，且特別涉及與非（NAND）型快閃記憶體等的連續讀出。
在NAND型的快閃記憶體中，搭載有響應來自外部的命令而連續地讀出多個頁的連續讀出功能（突發讀出功能（burst read function））。頁緩衝器（page buffer）/感測電路例如包含兩個鎖存器，在進行連續讀出動作時，在一個鎖存器中保持從陣列讀出的數據的期間，能夠輸出另一個鎖存器所保持的數據（例如，專利文獻1、2、3等）。
[現有技術文獻] [專利文獻] [專利文獻1]日本專利5323170號公報 [專利文獻2]日本專利5667143號公報 [專利文獻3]美國專利申請US2014/0104947A1
[發明所要解決的問題]
圖1表示搭載了晶片級（on chip）錯誤檢測校正（Error Checking and Correction，ECC）功能的NAND型快閃記憶體的概略構成。快閃記憶體包括：包含NAND串的記憶體單元陣列（memory cell array）10、頁緩衝器/感測電路20、數據傳送電路30、數據傳送電路32、錯誤檢測校正電路（以下稱為ECC電路）40、以及輸入輸出電路50。頁緩衝器/感測電路20包含保持讀出數據或應編程的輸入數據的兩個鎖存器（latch）L1、鎖存器L2（一個鎖存器例如4KB），鎖存器L1、鎖存器L2分別包含第一快取記憶體（cache）C0及第二快取記憶體C1（一個快取記憶體例如2KB）。
圖2表示進行多個頁連續讀出時的時序圖。首先，進行頁0的陣列讀出，頁0的數據被保持於鎖存器L1的第一快取記憶體C0及第二快取記憶體C1（P0C0，P0C1）。接著，鎖存器L1的第一快取記憶體C0和第二快取記憶體C1的數據被傳送到鎖存器L2的第一快取記憶體C0和第二快取記憶體C1，第一快取記憶體C0和第二快取記憶體C1的數據在ECC電路40進行ECC解碼的運算，在檢測出錯誤的情況下，校正鎖存器L2的第一快取記憶體C0、第二快取記憶體C1的數據。
在連續讀出中，行位址計數器自動遞增，並進行下一個頁1的讀出，所讀出的數據傳送於鎖存器L1的第一快取記憶體C0及第二快取記憶體C1。在此期間，鎖存器L2的第一快取記憶體C0的數據被傳送至輸入輸出電路50，輸入輸出電路50所保持的數據與從外部供給的外部時鐘信號ExCLK同步地輸出。繼而，與外部時鐘信號ExCLK同步地從輸入輸出電路50輸出鎖存器L2的第二快取記憶體C1中的數據，在此期間，鎖存器L1的第一快取記憶體C0中的數據被傳送到鎖存器L2，並且由ECC電路40執行ECC處理。
在鎖存器L1的第二快取記憶體C1的數據被傳送到鎖存器L2，鎖存器L2的第一快取記憶體C0的數據從輸入輸出電路50輸出的期間，第二鎖存器L2的第二快取記憶體C1的數據經ECC處理，接著，在鎖存器L2的第二快取記憶體C1的數據從輸入輸出電路50輸出的期間，下一個的頁2從陣列讀出，被傳送到鎖存器L1的第一快取記憶體C0及第二快取記憶體C1，並且第一快取記憶體C0的數據被傳送到鎖存器L2，進行ECC處理。
這樣，一邊從鎖存器L2輸出數據一邊進行記憶體單元陣列的頁的連續讀出，所述期間中，在輸出第一快取記憶體C0的數據的期間進行第二快取記憶體C1的ECC處理，在輸出第二快取記憶體C1的數據的期間進行第一快取記憶體C0的ECC處理。
在此，陣列的讀出根據所確定的時間使用內部時鐘信號進行，另一方面，數據輸出根據與內部時鐘信號非同步的外部時鐘信號ExCLK進行。因此，在連續讀出動作中，存在以下的數式（1）所示的限制。
tARRAY+tECC＜tDOUT…（1）
此處，tARRAY是從記憶體單元陣列讀出選擇頁所需要的時間，tECC是對1/2頁進行ECC處理所需要的時間，tDOUT是輸出1頁的全部數據所需要的時間。tARRAY和tECC是固定的時間，tDOUT是根據外部時鐘信號ExCLK的頻率來計算。
在NAND型快閃記憶體中，要求在短時間內讀出大量的數據，但從數式（1）可知，在進行連續讀出動作時，外部時鐘信號ExCLK的頻率的上限存在限制。另一方面，如果頁緩衝器或周邊電路具備另一個鎖存器L3，則可以如數式（2）那樣緩和數式（1）的限制，但這需要大的佈局面積，成本變高。
tDOUT＞tARRAY、tDOUT＞tECC…（2）
本發明的目的在於解決所述現有的課題，提供一種能夠實現連續讀出的高速化的半導體裝置及連續讀出方法。
[解決問題的技術手段]
本發明的NAND型快閃記憶體的連續讀出方法包括：基於與連續讀出時的記憶體單元陣列的讀出時間相關的設定資訊從記憶體單元陣列讀出數據的步驟；保持所讀出的數據的步驟；以及與對應於所述設定資訊的外部時鐘信號同步地輸出所保持的數據的步驟。
在本發明的一實施形態中，連續讀出方法還包括從外部輸入所述設定資訊的步驟。在本發明的一實施形態中，連續讀出方法還包括保持所述設定資訊的步驟。在本發明的一實施形態中，所述設定資訊包含第一值或第二值，所述第一值規定與外部時鐘信號的高速頻率對應的第一讀出時間，所述第二值規定與外部時鐘信號的低速頻率對應的第二讀出時間，且第一讀出時間比第二讀出時間早。在本發明的一實施形態中，半導體裝置還包括對所保持的數據進行錯誤檢測·校正的錯誤檢測·校正組件及連續讀出方法還包括對所保持的數據進行錯誤檢測·校正的步驟，當所述設定資訊包含第一值時，規定tARRAY＜tDOUT（1頁）、tECC＜tDOUT（1/2頁）的限制，當所述設定資訊包含第二值時，規定tARRAY+tECC＜tDOUT的限制（tARRAY是用於從記憶體單元陣列讀出數據的時間，tECC是用於對1/2頁進行錯誤檢測·校正的時間，tDOUT是用於輸出一頁的時間）。在本發明的一實施形態中，所述保持組件及所述進行保持的步驟包括保持從記憶體單元陣列讀出的數據的第一鎖存器、及保持從第一鎖存器傳送的數據的第二鎖存器，第一鎖存器和第二鎖存器分別包括能夠獨立地傳送數據的第一部分和第二部分，第一部分和第二部分能夠保持1/2頁的數據，在輸出第二鎖存器的第一部分的數據的期間，對第二鎖存器的第二部分的數據進行錯誤檢測·校正，在輸出第二鎖存器的第二部分的數據的期間，對第二鎖存器的第一部分的數據進行錯誤檢測·校正。在本發明的一實施形態中，當所述設定資訊包含第一值時，tARRAY是用於讀出記憶體單元陣列的n頁的數據的時間，tDOUT是用於輸出n-1頁的第一部分的數據與n-2頁的第二部分的數據的時間。
本發明包括NAND型記憶體單元陣列的半導體裝置包括：讀出組件，從記憶體單元陣列讀出數據；保持組件，保持由所述讀出組件讀出的數據；輸出組件，能夠與外部時鐘信號同步地輸出保持在所述保持組件中的數據；以及控制組件，控制所述讀出組件，且所述控制組件基於與連續讀出時的記憶體單元陣列的讀出時間相關的設定資訊來控制連續讀出，所述輸出組件與對應於所述設定資訊的外部時鐘信號同步地輸出由所述保持組件保持的數據。
在本發明的一實施形態中，半導體裝置還包括從外部輸入所述設定資訊的輸入組件。在本發明的一實施形態中，半導體裝置還包括保持所述設定資訊的暫存器。。在本發明的一實施形態中，所述輸出組件回應於外部時鐘信號的上升沿和下降沿來輸出數據。
[發明的效果]
根據本發明，基於與連續讀出時的記憶體單元陣列的讀出時間相關的設定資訊，從記憶體單元陣列讀出數據，因此能夠實現連續讀出的高速化，同時防止數據的破壞。
接著，參照圖式對本發明的實施形態進行詳細說明。本發明的半導體儲存裝置例如是NAND型快閃記憶體或是嵌入這種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuits，ASIC）、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。
[實施例]
圖3是表示本發明的實施例的NAND型快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個記憶體單元；輸入輸出電路120，連接於外部輸入輸出端子，且回應外部時鐘信號ExCLK，並將讀出數據輸出至外部，或取入從外部輸入的數據；ECC電路130，進行應編程的數據或讀出的數據的錯誤檢測·校正；位址暫存器（address register）140，經由輸入輸出電路120接收位址數據（address data）；控制器（controller）150，基於經由輸入輸出電路120接收的命令數據或施加至端子的控制信號來控制各部；字線（word line）選擇電路160，從位址暫存器140接收行位址資訊Ax，對行位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字線的選擇等；頁緩衝器/感測電路170，保持從由字線選擇電路160所選擇的頁讀出的數據，或者保持要編程至所選擇的頁的數據；列選擇電路180，從位址暫存器140接收列位址資訊Ay，對列位址資訊Ay進行解碼，並基於所述解碼結果來進行頁緩衝器/感測電路170內的列的選擇等；內部電壓產生電路190，生成數據的讀出、編程及擦除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等）；以及狀態暫存器200，保持與進行連續讀出時的自記憶體單元陣列的讀出時間相關的設定資訊。
記憶體陣列110例如具有沿列方向配置的m個記憶體塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個記憶體塊形成有多個NAND串，所述NAND串是將多個記憶體單元串聯連接而成。NAND串既可二維地形成在基板表面上，也可三維地形成在基板表面上。而且，記憶體單元既可為儲存一個位（bit）（二值數據）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位的多層單元（Multi Level Cell，MLC）型。一個NAND串是將多個記憶體單元（例如64個）、位元線側選擇電晶體、以及源極線（source line）側選擇電晶體串聯連接而構成。位元線側選擇電晶體的汲極連接於對應的一條位元線GBL，源極線側選擇電晶體的源極連接於共用的源極線SL。
圖4是表示在快閃記憶體的各動作時施加的偏壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字線施加某電壓（例如0V），對非選擇字線施加通過電壓Vpass（例如4.5V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5V），使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在編程（寫入）動作時，對所選擇的字線施加高電壓的編程電壓Vpgm（15V～20V），對非選擇的字線施加中間電位（例如10V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與數據“0”或“1”相應的電位供給至位元線。在擦除動作時，對塊內的所選擇的字線施加0V，對P阱（well）施加高電壓（例如20V），將浮動閘極（floating gate）的電子抽出至基板，由此以塊為單位來擦除數據。
頁緩衝器/感測電路170例如如圖1所示，包含兩個鎖存器L1、鎖存器L2，鎖存器L1、鎖存器L2分別包含能夠獨立地動作的第一快取記憶體C0及第二快取記憶體C1而構成。在鎖存器L1和鎖存器L2之間，連接能夠進行雙向數據傳送的傳送閘極，通過接通傳送閘極，從鎖存器L1向鎖存器L2、或者從鎖存器L2向鎖存器L1傳送數據。
從記憶體單元陣列的選擇頁讀出的數據由讀出節點感知，感知到的數據被傳送到數據L1，並在此保持。此陣列讀出基於內部時鐘信號進行。另一方面，鎖存器L1與鎖存器L2之間的數據傳送、鎖存器L2與輸入輸出電路120或ECC電路130之間的數據傳送、來自輸入輸出電路120的數據輸出基於從外部供給的外部時鐘信號ExCLK進行。因此，這樣的鎖存器L1、鎖存器L2的數據傳送、數據輸出與陣列讀出動作非同步地進行。
列選擇電路180按照所輸入的列位址Ay來選擇頁內的數據的開始讀出位置，或者不使用列位址而從頁的開頭位置自動讀出數據。進而，列選擇電路180也可以包含響應時鐘信號而增加列位址的列位址計數器。
接著，對本實施例的快閃記憶體的連續讀出動作進行說明。當控制器150經由輸入輸出電路120而接收到連續讀出動作的命令時，控制器150從開始位址控制多個頁的連續讀出動作，當控制器150接收到結束連續讀出動作的命令時，在結束位址結束連續讀出動作。在連續讀出動作中，在從一個鎖存器L2輸出數據的期間，對另一個鎖存器L1傳送從記憶體單元陣列的選擇頁讀出的數據。在連續讀出中，從鎖存器L1向鎖存器L2的數據傳送不是以1頁為單位，而是分割為1/2頁（第一快取記憶體或第二快取記憶體）來進行，在鎖存器L2的一個快取記憶體的數據傳送到輸入輸出電路120的期間，由ECC電路130處理鎖存器L2的另一個快取記憶體的數據。傳送到輸入輸出電路120的數據與外部時鐘信號ExCLK（例如，上升沿和下降沿）同步地從外部輸入輸出端子輸出到外部。
圖5是利用本實施例進行連續讀出時的時序圖。如圖5所示，利用鎖存器L1、鎖存器L2的實質性的連續讀出從頁P2的讀出開始，頁P2的陣列讀出的開始時間比圖2所示的以往的時刻早。在以往的連續讀出中，頁P2的陣列讀出的開始時間是從鎖存器L1向鎖存器L2的頁P1的數據的傳送結束的時刻。即，在鎖存器L2保持頁P1的數據之後，下一頁P2的數據被傳送到鎖存器L1。
與此相對，在本實施例中，頁P2的陣列讀出的開始時間與將鎖存器L1的第一快取記憶體C0的頁P1的數據傳送到鎖存器L2的時間相等。這樣，即使提前了頁P2的陣列讀出的時間，實際上陣列讀出需要一定的時間，在將從陣列讀出的頁P2的數據傳送到鎖存器L1的時刻，如果為了連續讀出時間的高速化而使用高速頻率的外部時鐘信號ExCLK，則從鎖存器L1向鎖存器L2的頁P1的數據傳送已經完成。
陣列讀出時間tARRAY由陣列讀出的開始時間與陣列讀出的結束時間規定。頁P2的陣列讀出的結束時間是下一頁P3的陣列讀出的開始時間，頁P2、頁P3、頁P4…的頁連續讀出時，陣列讀出時間tARRAY也同樣連續。
這樣，在本實施例中，通過在連續讀出動作中提前記憶體單元陣列的讀出的開始時間，連續讀出動作的限制如數式（3）那樣被緩和，而能夠進行使用了高速頻率的外部時鐘信號ExCLK的數據輸出。
tARRAY＜tDOUT（1頁） tECC＜tDOUT（1/2頁）…（3）
即，只要滿足如下限制，即輸出1頁的數據的時間tDOUT比陣列讀出時間tARRAY大，輸出1/2頁的數據的時間tDOUT比ECC處理的時間tECC大，則與以往相比能夠實現連續讀出的高速化。在圖5中，例示了：與頁P2的陣列讀出時間tARRAY相比，作為輸出頁P0的第二快取記憶體的數據的時間和輸出頁P1的第一快取記憶體的數據的時間的合計的輸出時間tDOUT大，所述頁P2的陣列讀出時間tARRAY從開始將頁P1的第一快取記憶體C0的數據從鎖存器L1向鎖存器L2傳送的時刻到開始將下一頁P2的第一快取記憶體C0的數據從鎖存器L1向鎖存器L2傳送的時刻為止；與對鎖存器L2的第一快取記憶體的數據進行ECC處理的時間tECC相比，輸出鎖存器L2的第二快取記憶體的數據的時間tDOUT大。
但是，變更此種陣列讀出的開始時間，由此產生另外的時間的限制。如果在使用者使用了頻率慢的外部時鐘信號ExCLK的情況下，在將從記憶體單元陣列的選擇頁讀出的數據傳送到鎖存器L1的時刻，鎖存器L1由於外部時鐘信號ExCLK的慢的頻率而保持前一頁的數據，則鎖存器L1的前一頁的數據被從記憶體單元陣列讀出的下一頁的數據破壞。參照圖6（A）及圖6（B）對此進行說明。
圖6（A）表示以往的頁P2的陣列讀出。在開始頁P2的陣列讀出時，頁P1的數據已經從鎖存器L1傳送到鎖存器L2，即使在鎖存器L1中頁P2的數據覆蓋，也不會產生任何問題。圖6（B）表示本實施例的頁P2的陣列讀出。開始頁P2的陣列讀出的時間與開始將頁P1的數據從鎖存器L1傳送到鎖存器L2的時間大致相等。因此，在將從記憶體單元陣列讀出的頁P2的數據傳送到鎖存器L1時，如果從鎖存器L1向鎖存器L2的頁P1的數據傳送沒有結束，則殘留在鎖存器L1中的頁P1的數據被頁P2覆蓋而被破壞。
數式（4）表示用於不產生這樣的數據破壞的限制。
tDOUT（1/2頁）＜tARRAY…（4）， 即tDOUT（1頁）＜tARRAY×2…（4）
圖7是匯總進行連續讀出時的時間的限制的圖表。在此圖表中，前提為1頁的大小為4KB，tARRAY=16μs，tECC=6μs，輸入輸出電路120的I/O為×8，橫軸表示以DDR進行數據輸出時的外部時鐘信號ExCLK的頻率Fr，縱軸表示時間[μs]。
以往的連續讀出的時間（圖2）能夠支持箭頭A所示的區域。即，外部時鐘信號ExCLK的頻率Fr的上限在DDR下為大致90MHz。另一方面，本實施例的連續讀出的時間（圖5）基於數式（3）、數式（4）的限制而可支援箭頭B的區域。即，外部時鐘信號ExCLK的頻率Fr為約自65MHz至120MHz。
這樣，在本實施例的連續讀出中，通過提前陣列讀出的開始時間，使外部時鐘信號ExCLK的最大頻率在DDR下從90MHz高速化至DDR120MHz，而能夠縮短讀出時間。
另外，在使用者使用低速頻率的外部時鐘信號ExCLK的情況下，理想的是使用以往的連續讀出的時間。因此，在本實施例的連續讀出中，可以使用依賴於外部時鐘信號ExCLK的頻率的兩種陣列讀出的開始時間。例如，如果使用者使用更低速頻率的外部時鐘信號ExCLK，則控制器150為了避免L1鎖存器的數據破壞而以以往的時間（圖2）控制連續讀出。如果使用者使用高速頻率的外部時鐘信號ExCLK，則控制器150以由數式（3）、數式（4）限制的時間控制連續讀出。
在一個實施形態中，控制器150基於來自外部的用戶輸入來切換陣列讀出的開始時間。用戶除了輸入開始連續讀出動作的命令之外，還輸入用於選擇與使用的外部時鐘信號ExCLK的頻率對應的時間的切換命令。例如，在連續讀出動作中想要使用高速頻率的外部時鐘信號ExCLK的情況下，輸入選擇圖5所示的時間的切換命令。控制器150在輸入了切換命令的情況下，在連續讀出動作中以圖5所示的時間進行陣列讀出。假設未輸入切換命令的情況下，以圖2所示的時間進行陣列讀出（預設狀態）。
在其他實施形態中，快閃記憶體100具備狀態暫存器200，此狀態暫存器200保存與連續讀出時的陣列讀出的時間相關的設定值。狀態暫存器200包含圖8所示的2值的設定值。設定值“1”與使用高速頻率的外部時鐘信號ExCLK對應，當設定值設定為“1”時，控制器150在連續讀出動作中以圖5所示的時間進行陣列讀出。設定值“0”與使用低速頻率的外部時鐘信號ExCLK對應，當設定值設定為“0”時，控制器150在連續讀出動作中以圖2所示的時間進行陣列讀出。
狀態暫存器200的設定值可以從外部改寫，用戶可以輸入來自外部的改寫命令和狀態暫存器200的位址“XXh”，來變更狀態暫存器的設定值。例如，設定值“0”為預設狀態，使用者在使用高速頻率的外部時鐘信號ExCLK的情況下，將設定值改寫為“1”。再者，圖8表示設定值“0”、“1”的定義的一例。
圖9是使用狀態暫存器時的連續讀出的動作流程。控制器150接收到連續讀出的命令時，開始連續讀出動作（S100），接著，讀出保存在狀態暫存器200中的設定值（S110）。如果設定值為“1”，則控制器150進行使陣列讀出的開始時間比通常提前的時間控制（S130），如果設定值為“0”（預設狀態），則進行圖2所示的通常的時間控制（S140）。
10、110:記憶體單元陣列 20、170:頁緩衝器/感測電路 30、32:傳送電路 40、130:ECC電路 50、120:輸入輸出電路 100:快閃記憶體 140:位址暫存器 150:控制器 160:字線選擇電路 180:列選擇電路 190:內部電壓產生電路 200:狀態暫存器 Ax:行位址資訊 Ay:列位址資訊 BLK（0）、BLK（1）、…、BLK（m-1）:記憶體塊 C0:第一快取記憶體 C1:第二快取記憶體 ExCLK:外部時鐘信號 L1、L2:鎖存器 P0~P3:頁 SGD、SGS:選擇閘極線 SL:共用的源極線 S100、S110、S120、S130、S140:步驟 tARRAY:陣列讀出時間 tDOUT:數據輸出時間 tECC:對數據進行ECC處理的時間 Vers:擦除電壓 Vpass:通過電壓 Vpgm:寫入電壓/編程電壓 Vread:讀出通過電壓
圖1是表示現有的NAND型快閃記憶體的概略構成的圖。 圖2是在現有的NAND型快閃記憶體進行連續讀出時的時序圖。 圖3是表示本發明的實施例的NAND型快閃記憶體的構成的方塊圖。 圖4是表示NAND型快閃記憶體動作時施加的偏置電壓的一例的表。 圖5是在本發明的實施例的NAND型快閃記憶體進行連續讀出時的時序圖。 圖6（A）是說明現有的陣列讀出的時間的圖，圖6（B）是說明本實施例的陣列讀出的時間的圖，且是說明在外部時鐘信號的頻率慢的情況下數據被破壞的例子的圖。 圖7是表示以雙倍數據速率（Double Data Rate，DDR）輸出1頁的數據時的時間與陣列讀出的時間的關係的圖表。 圖8是說明保持與連續讀出的陣列讀出的時間相關的設定資訊的暫存器的圖。 圖9是本發明的實施例的連續讀出的動作流程。
L1、L2:鎖存器
C0:第一快取記憶體
C1:第二快取記憶體
ECC:錯誤檢測校正電路
Dout:數據輸出
P0~P3:頁
tARRAY:陣列讀出時間
tDOUT:數據輸出時間
tECC:對數據進行ECC處理的時間

Claims (14)

  1. 一種連續讀出方法，是與非型快閃記憶體的連續讀出方法，包括：基於與連續讀出時的記憶體單元陣列的讀出時間及外部時鐘信號的頻率相關的設定資訊，從記憶體單元陣列讀出數據的步驟；保持讀出的數據的步驟；與對應於所述設定資訊的外部時鐘信號同步地輸出所保持的數據的步驟。
  2. 如請求項1所述的連續讀出方法，其中所述連續讀出方法還包括從外部輸入所述設定資訊的步驟。
  3. 如請求項1所述的連續讀出方法，其中所述連續讀出方法還包括保持所述設定資訊的步驟。
  4. 如請求項1所述的連續讀出方法，其中所述設定資訊包含第一值或第二值，所述第一值規定與外部時鐘信號的高速頻率對應的第一讀出時間，所述第二值規定與外部時鐘信號的低速頻率對應的第二讀出時間，且第一讀出時間比第二讀出時間早。
  5. 如請求項1所述的連續讀出方法，其中所述連續讀出方法還包括對所保持的數據進行錯誤檢測．校正的步驟，當所述設定資訊包含第一值時，規定tARRAY<tDOUT(1頁)、tECC<tDOUT(1/2頁)的限制，當所述設定資訊包含第二值時，規定tARRAY+tECC<tDOUT的限制，其中tARRAY是用於從記憶體單 元陣列讀出數據的時間，tECC是用於對1/2頁進行錯誤檢測．校正的時間，tDOUT是用於輸出一頁的時間。
  6. 如請求項5所述的連續讀出方法，其中所述進行保持的步驟包括保持從記憶體單元陣列讀出的數據的第一鎖存器，及保持從第一鎖存器傳送的數據的第二鎖存器，第一鎖存器和第二鎖存器分別包括能夠獨立地傳送數據的第一部分和第二部分，第一部分和第二部分能夠保持1/2頁的數據，在輸出第二鎖存器的第一部分的數據的期間，對第二鎖存器的第二部分的數據進行錯誤檢測．校正，在輸出第二鎖存器的第二部分的數據的期間，對第二鎖存器的第一部分的數據進行錯誤檢測．校正。
  7. 如請求項6所述的連續讀出方法，其中當所述設定資訊包含所述第一值時，tARRAY是用於讀出記憶體單元陣列的n頁的數據的時間，tDOUT是用於輸出n-1頁的第一部分的數據與n-2頁的第二部分的數據的時間。
  8. 一種半導體裝置，是包括與非型記憶體單元陣列的半導體裝置，包括：讀出組件，從記憶體單元陣列讀出數據；保持組件，保持由所述讀出組件讀出的數據；輸出組件，能夠與外部時鐘信號同步地輸出所述保持組件所保持的數據；以及控制組件，控制所述讀出組件，且 所述控制組件基於與連續讀出時的記憶體單元陣列的讀出時間及所述外部時鐘信號的頻率相關的設定資訊，來控制連續讀出；所述輸出組件與對應於所述設定資訊的外部時鐘信號同步地輸出由所述保持組件保持的數據。
  9. 如請求項8所述的半導體裝置，其中所述半導體裝置還包括從外部輸入所述設定資訊的輸入組件。
  10. 如請求項8所述的半導體裝置，其中所述半導體裝置還包括保持所述設定資訊的暫存器。
  11. 如請求項8所述的半導體裝置，其中所述設定資訊包含第一值或第二值，所述第一值規定與外部時鐘信號的高速頻率對應的第一讀出時間，所述第二值規定與外部時鐘信號的低速頻率對應的第二讀出時間，且第一讀出時間比第二讀出時間早。
  12. 如請求項8所述的半導體裝置，其中所述半導體裝置還包括對所保持的數據進行錯誤檢測．校正的錯誤檢測．校正組件，當所述設定資訊包含第一值時，規定tARRAY<tDOUT(1頁)、tECC<tDOUT(1/2頁)的限制，當所述設定資訊包含第二值時，規定tARRAY+tECC<tDOUT的限制，其中tARRAY是用於從記憶體單元陣列讀出數據的時間，tECC是用於對1/2頁進行錯誤檢測校正的時間，tDOUT是用於輸出一頁的時間。
  13. 如請求項8所述的半導體裝置，其中所述保持組件包括保持從記憶體單元陣列讀出的數據的第一鎖存器，及保持從第 一鎖存器傳送的數據的第二鎖存器，第一鎖存器和第二鎖存器分別包括能夠獨立地傳送數據的第一部分和第二部分，第一部分和第二部分能夠保持1/2頁的數據，在輸出第二鎖存器的第一部分的數據的期間，對第二鎖存器的第二部分的數據進行錯誤檢測．校正，在輸出第二鎖存器的第二部分的數據的期間，對第二鎖存器的第一部分的數據進行錯誤檢測．校正。
  14. 如請求項8所述的半導體裝置，其中所述輸出組件回應於外部時鐘信號的上升沿和下降沿來輸出數據。
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