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TW202338845A - 半導體裝置 - Google Patents

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TW202338845A
TW202338845A TW112105059A TW112105059A TW202338845A TW 202338845 A TW202338845 A TW 202338845A TW 112105059 A TW112105059 A TW 112105059A TW 112105059 A TW112105059 A TW 112105059A TW 202338845 A TW202338845 A TW 202338845A
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Abstract

本發明的快閃記憶體包括：存儲單元陣列，包括兩個平面；控制器，能夠對兩個平面的讀取動作及編程動作進行控制；兩個鎖存器，能夠保持從一平面讀取的資料或應編程至一平面的資料；及兩個鎖存器，能夠保持從另一平面讀取的資料或應編程至另一平面的資料，控制器在根據從外部輸入的同時命令進行一平面的編程動作時，能夠進行另一平面的讀取動作。

Description

半導體裝置
本發明涉及一種快閃記憶體等半導體裝置，尤其是涉及一種包括多個平面或存儲體的快閃記憶體的動作。
在反及（NAND）型快閃記憶體中，能夠藉由增加形成於儲存單元陣列內的區塊數量來增加儲存容量。但是，如果增加區塊數量，則沿著區塊的方向延伸的主位元線的佈線變長，使負載容量增加而導致讀取速度等變慢。因此，為了實現儲存容量的增加，並且抑制主位元線的負載容量，習知技術將儲存單元陣列分割成多個平面或儲存體。
日本專利第6178909號公報公開了一種包括多個平面的NAND快閃記憶體的頁面的連續讀取方法。具體而言，將從所選擇的平面讀取的資料保持於鎖存器中，將所述保持於鎖存器中的資料傳輸至非選擇平面的鎖存器，並將選擇平面的鎖存器及未選擇平面的鎖存器管線化，由此實現連續讀取的高速化。另外，日本專利第6770140號公報所公開的技術可抑制在非選擇平面的NAND串中流通的非所需的電流的産生。
在多平面型的快閃記憶體中，各平面分別具有對應的列解碼器/驅動電路、行解碼器、頁緩衝器/感測電路，而這些平面可共用控制器或輸入輸出電路。控制器基於所輸入的位址資訊從多個平面中選擇一個或多個平面，以對所選擇的平面的讀取、編程、抹除等動作進行控制。
圖1表示具有兩個平面P0、P1的快閃記憶體的概略結構。此圖中例示出平面P0與平面P1各自包括區塊n－1、n、n＋1、驅動這些區塊的字元線的列驅動電路X_DRVn－1、n、n＋1、以及驅動這些區塊的位元線側選擇電晶體及源極線側選擇電晶體的驅動控制電路10A（或10B）。驅動控制電路10A、10B輸出用來驅動NAND串的源極線側選擇電晶體的選擇訊號SGS及用來驅動位元線側選擇電晶體的選擇訊號SGD。
例如，平面P0為選擇平面，而平面P1為非選擇平面，且對平面P0的選擇區塊n進行讀取。在此情況下，列解碼器（未繪示）基於列位址的解碼結果，將用來選擇區塊n的區塊選擇訊號BSELn共通地輸出至選擇平面P0的列驅動電路X_DRVn及非選擇平面P1的列驅動電路X_DRVn。由此，導通選擇平面P0及非選擇平面P1的列驅動電路X_DRVn的通道電晶體。
在選擇平面P0中，藉由驅動控制電路10A導通位元線側選擇電晶體及源極線側選擇電晶體，對選擇字元線施加接地（ground，GND）電壓，對非選擇字元線施加讀取電壓Vpass，由選擇平面P0的頁緩衝器/感測電路讀取選擇頁面的資料，並將其經由輸入輸出電路輸出至外部。
在非選擇平面P1中，雖然列驅動電路X_DRV的通道電晶體被導通，但藉由驅動控制電路10B所輸出的選擇訊號SGS、SGD可關閉位元線側選擇電晶體及源極線側選擇電晶體，使非選擇平面P1不受到選擇平面P0的動作的影響。
在現有的多平面的NAND快閃記憶體中，在對所選擇的平面進行操作的期間，無法對非選擇平面進行操作。例如，若欲對平面P0進行編程，且對平面P1進行讀取時，需對現有的多平面的NAND快閃記憶體輸入用於平面P0的編程命令、位址、資料，且在平面P0的編程結束後，必須額外地輸入用於平面P1的讀取命令及位址。在另一個例子中，若欲對平面P0進行編程，且對平面P1進行編程時，需對現有的多平面的NAND快閃記憶體輸入用於平面P0的編程命令、位址及資料，並接著輸入用於平面P1的編程命令、位址及資料。如上所述，在執行多個平面的動作的情形時，處理效率未必足夠。
另外，在神經形態晶片等中，為了進行學習或加權處理，要求高速的積和運算處理。積和運算處理是將如矩陣運算那樣相加或相乘所得的資料與下一資料反復相加或相乘，因此對於主機側而言，就進行迅速的運算處理的方面而言，理想的是已處理的資料或應處理的資料處於同一平面內。
另一方面，在快閃記憶體搭載了能夠內部轉移資料的儲存位置的回拷等功能，但回拷功能限於同一平面內的使用，無法用於跨平面間的資料的轉移。例如，為了將儲存於平面P0的資料轉移至平面P1，必須將從平面P0讀取的資料暫時輸出至外部，然後從外部輸入所讀取的資料，並編程至平面P1。
圖2表示進行跨平面間的資料的轉移時的動作流程。主機側輸入用於平面P0的讀取的命令、位址（S10），從平面P0讀取資料D1，將所讀取的資料D1輸出至主機側（S20），接著，主機側輸入用於平面P1的編程的命令、位址、資料D1（S30），將資料D1編程至平面P1（S40）。如上所述，在現有的多平面的快閃記憶體中，跨平面間的資料的轉移需要時間，主機側的處理也變得複雜。
本發明的目的在於解决這種現有的課題，而提供一種已改善資料處理效率的具有多平面的半導體裝置。
本發明的半導體裝置包括：儲存單元陣列，至少包括第一平面及第二平面；控制電路，能夠控制第一平面及第二平面的讀取動作及編程動作；第一資料保持電路，能夠保持從第一平面讀取的資料或應編程至第一平面的資料；及第二資料保持電路，能夠保持從第二平面讀取的資料或應編程至第二平面的資料，所述控制電路在根據從外部輸入的同時命令進行第一平面的編程動作時，能夠進行第二平面的讀取動作。
進而，本發明的半導體裝置包括：儲存單元陣列，至少包括第一平面及第二平面；控制電路，能夠控制第一平面及第二平面的讀取動作及編程動作；第一資料保持電路，能夠保持從第一平面讀取的資料或應編程至第一平面的資料；及第二資料保持電路，能夠保持從第二平面讀取的資料或應編程至第二平面的資料，所述控制電路能夠根據從外部輸入的同時命令將從第二平面讀取的讀取資料編程至第一平面。
電路電路根據本發明，在進行第一平面的編程動作時，能夠進行第二平面的讀取動作，因此能夠藉由使多個平面同時運行來提高處理效率。
本發明的半導體裝置例如為NAND型快閃記憶體、或嵌入這種快閃記憶體的微處理器、微控制器、對邏輯、特殊用途積體電路（Application Specific Integrated Circuits，ASIC）、圖像或聲音進行處理的處理器、對無線訊號等訊號進行處理的處理器等。另外，本發明的半導體裝置搭載序列周邊介面（Serial Peripheral Interface，SPI），能夠進行與外部時脈訊號同步地動作。
接下來，參照圖式對本發明的實施例進行說明。如圖3所示，快閃記憶體100包括：儲存單元陣列，包括形成有以矩陣狀排列的多個儲存單元的兩個平面P0、平面P1；輸入輸出緩衝器110，連接於外部輸入輸出端子I/O；位址暫存器120，接收來自輸入輸出緩衝器110的位址資料；控制器130，基於來自輸入輸出緩衝器110的命令或外部控制訊號（未圖示的晶片使能CE、命令鎖存使能CLE、位址鎖存使能ALE、就緒/忙碌RY/BY等）對讀取、編程及抹除的動作進行控制；糾錯碼（Error-Correcting Code，ECC）電路140，對編程至平面P0、平面P1的資料或從其中讀取的資料進行錯誤檢測、修正；傳輸控制部150，對內部匯流排190的資料傳輸進行控制；字元線選擇驅動電路160，基於來自位址暫存器120的列位址資訊Ax進行平面P0、平面P1的區塊的選擇或字元線的選擇等；頁緩衝器/感測電路170-0、頁緩衝器/感測電路170-1，保持經由位元線所讀取的資料，或保持經由位元線所編程的資料等；行選擇電路180-0、行選擇電路180-1，基於來自位址暫存器120的行位址資訊Ay進行位元線的選擇等；及內部匯流排190，將各部連接。另外，這裏雖然沒有圖示，但快閃記憶體100包括生成進行資料的讀取、編程及抹除等所需的電壓（編程電壓Vpgm、通過電壓Vpass、讀取電壓Vread、抹除電壓Vers等）的電壓産生電路。
平面P0、平面P1是形成於物理分離的區域的記憶體陣列，例如平面P0、平面P1分別形成於分離的P型井內。有時也將平面稱為儲存墊或儲存體。平面P0包括多個區塊，在本例中，平面P0包括1024個偶數編號的區塊（BLK0、2、･･･、2044、2046）。同樣地，平面P1也包括1024個奇數編號的區塊（BLK1、3、･･･、2045、2047）。
在一個區塊形成多個NAND串，一個NAND串包括多個儲存單元、位元線側選擇電晶體、源極線側選擇電晶體、虛置單元等。此外，NAND串可以二維陣列狀形成於基板表面，也可以三維陣列狀形成於基板上。另外，一個儲存單元可為儲存1位元的單級單元（Single-Level Cell，SLC）型，也可以為儲存多位元的類型。
字元線選擇驅動電路160基於列位址Ax選擇平面P0的區塊及/或平面P1的區塊，進而選擇所選擇的區塊的字元線。這裏應當注意的是，字元線選擇驅動電路160在使平面P0與平面P1同時運行的情形時，分別分開選擇平面P0與平面P1的區塊，即基於與平面P0相關的位址選擇平面P0的區塊，基於與平面P1相關的位址選擇平面P1的區塊。進而，字元線選擇驅動電路160在使平面P0與平面P1同時運行的情形時，將與平面P0的動作相應的選擇訊號SGS/SGD輸出至位元線側選擇電晶體/源極線側選擇電晶體，將與平面P1的動作相應的選擇訊號SGS/SGD輸出至位元線側選擇電晶體/源極線側選擇電晶體。
ECC電路140對應編程的資料或所讀取的資料進行錯誤檢測及修正。ECC的運算例如是藉由漢明碼或裏德-所羅門碼等公知的方法進行，將所輸入的k位元或k字元的輸入資料Di轉換為p＝k＋q。「q」為資料的錯誤檢測修正所需的錯誤修正碼或同位位元。
平面P0連接至頁緩衝器/感測電路170-0及行選擇電路180-0，平面P1連接至頁緩衝器/感測電路170-1及行選擇電路180-1。平面P0的各NAND串經由位元線側選擇電晶體連接於相對應的位元線，位元線連接於頁緩衝器/感測電路170-0。同樣地，平面P1的各NAND串經由位元線側選擇電晶體連接於相對應的位元線，位元線連接於頁緩衝器/感測電路170-1。
頁緩衝器170-0、頁緩衝器170-1包括能夠保持1頁量的資料的第一鎖存器L1、及能夠與第一鎖存器L1傳輸資料的第二鎖存器L2（參照圖5的（A）及圖5的（B））。頁緩衝器/感測電路170-0、頁緩衝器/感測電路170-1的各鎖存器L2經由內部匯流排190連接於輸入輸出緩衝器110、ECC電路140等，由內部匯流排190進行的資料傳輸是由傳輸控制部150所控制。在某一實施方式中，鎖存器L1、鎖存器L2分別包括以1/2頁面為單位保持資料的第一快取記憶體C0及第二快取記憶體C1，第一快取記憶體C0以能夠獨立於第二快取記憶體C1傳輸資料的方式構成。
在各平面的讀取動作中，對位元線施加某正電壓，對選擇字元線施加某讀取電壓（例如0 V），對非選擇字元線施加讀取通過電壓Vpass，藉由選擇訊號SGD/SGS導通位元線側選擇電晶體及源極線側選擇電晶體，對共通源極線施加0 V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpg，對非選擇字元線施加中間電位，導通位元線側選擇電晶體，關閉源極線側選擇電晶體，將與編程資料相應的電壓施加至位元線。在抹除動作中，對區塊內的選擇字元線施加0 V，對P型井施加抹除電壓Vers，以區塊為單位抹除資料。
在本發明的第一實施例中，控制器130能夠藉由本實施例新增的命令使兩個平面P0、平面P1同時運行。具體而言，控制器130接收用來實現兩個平面同時動作的命令（為了方便，稱為「同時命令」）後，能夠相應地在一平面進行編程動作，且同時在另一平面進行讀取動作。
圖4為第一實施例的多平面同時動作時的流程，圖5的（A）及圖5的（B）為對多平面同時動作的資料傳輸進行示意性地說明的圖。這裏表示同時對平面P0進行編程、對平面P1進行讀取的例子。
控制器130經由輸入輸出緩衝器110從主機側接收同時命令（S100）後，響應所述命令而開始多平面的同時動作的控制序列。關於同時命令，從主機側經由輸入輸出緩衝器110輸入平面P0的編程用的位址A0及資料D0、以及平面P1的讀取用的位址A1（S110）。同時命令可包括能夠識別平面P0、平面P1各自的動作的兩組命令，即可包括平面P0識別編程且平面P1識別讀取的同時命令_0、及平面P0識別讀取且平面P1識別編程的同時命令_1。或可輸入兩個命令，藉由所輸入的命令的順序或組合來識別平面P0、平面P1所進行的動作。
所輸入的位址A0、位址A1保持於位址暫存器120中，位址A0、位址A1被提供至字元線選擇驅動電路160及行選擇電路180-0、行選擇電路180-1。另外，所輸入的資料D0經由內部匯流排190被傳輸至ECC電路140，藉由ECC電路140生成錯誤修正碼。所生成的錯誤修正碼與資料D0一起被鎖存於平面P0的頁緩衝器/感測電路170-0的鎖存器L2中（S120）。
另一方面，字元線選擇驅動電路160基於從位址暫存器120提供的位址A0選擇平面P0的區塊，且對選擇字元線施加編程電壓，對非選擇字元線施加中間電壓，經由選擇訊號SGD/SGS導通位元線側選擇電晶體，關閉源極線側選擇電晶體。由鎖存器L2保持的資料D0被傳輸至鎖存器L1，結果如圖5的（A）所示，將資料D0編程至平面P0的選擇頁面PageA（S130）。
在利用增量步進脈衝編程（Increment Step Programming Pulse，ISPP）進行的編程中，進行檢驗讀取以驗證資料「0」是否被準確地編程至儲存單元，在判定編程不合格的情形時，進一步對選擇字元線施加增加步進電壓的編程電壓，而進行編程。
控制器130在進行平面P0的檢驗讀取時，同時對平面P1的讀取進行控制。字元線選擇驅動電路160基於從位址暫存器120提供的位址A1選擇平面P1的區塊，且對選擇字元線施加讀取電壓，對非選擇字元線施加通過電壓，經由選擇訊號SGD/SGS導通位元線側選擇電晶體與源極線側選擇電晶體。結果，在檢驗讀取動作的同時，如圖5的（B）所示那樣，讀取平面P1的選擇頁面PageB，並將所讀取的資料D1保持於鎖存器L1（S140）。
其次，以與平面P0的編程動作不同步的方式，將由平面P1的鎖存器L1所保持的資料D1傳輸至鎖存器L2，將由鎖存器L2所保持的資料D1經由內部匯流排190傳輸至ECC電路140，在ECC電路140基於錯誤修正碼進行資料D1的錯誤修正（S150），並將經錯誤修正的資料D1傳輸至平面P0的鎖存器L2（S160）。
由鎖存器L2所保持的資料D1例如可在從外部輸入新的編程命令時被編程至平面P0，或者可在從外部輸入新的讀取命令時作為讀取資料而輸出。在進行前者的編程的情形時，可從鎖存器L2向ECC電路140讀取資料D1，與通常的輸入資料同樣地生成錯誤修正碼，並將所述錯誤修正碼回寫至鎖存器L2，或資料D1已由ECC電路140進行修正，因此可無需讀取至ECC電路140而直接編程至平面P0（在所述情形時，錯誤修正碼設為無資料或預設值）。
如上所述，根據本實施例，在對一平面進行編程時，能夠同時進行另一平面的讀取，因此能夠提高快閃記憶體的處理效率。進而，能夠將本實施例的多平面的快閃記憶體應用於神經形態晶片。
接著，參照圖6的（A）及圖6的（B）對本發明的第二實施例進行說明。在第二實施例中，控制器130在進行根據同時命令的讀取的情形時，進行控制以依照內部生成的命令及位址將所讀取的資料編程至平面P0的選擇頁面。內部位址並無特別限定，例如可為與已進行根據同時命令的編程的選擇頁面鄰接的頁面位址。在所述情形時，字元線選擇驅動電路160藉由利用內部位址計數器將在同時命令時所輸入的列位址增加一個來生成內部位址。另外，在其他例子中，內部位址可為頁面位址，將從平面P1讀取的資料依次堆棧於預先確定的區塊內。
圖6的（A）表示根據同時命令將從平面P1讀取的資料D1依照內部位址編程至與平面P0的選擇頁面PageA鄰接的PageC的例子。
另外，作為其他實施方式，控制器130於在執行同時命令後經由輸入輸出緩衝器110輸入新的編程命令的情形時，可依照內部位址編程由鎖存器L2所保持的資料D1。
進而，作為其他實施方式，控制器130於在執行同時命令後經由輸入輸出緩衝器110輸入新的編程命令及位址的情形時，可將由鎖存器L2保持的資料D1編程至藉由所輸入的位址所指定的選擇頁面。圖6的（B）表示在從輸入輸出緩衝器110輸入新的編程命令與位址A2時將資料D1編程至藉由位址A2所指定的選擇頁面PageD的例子。
如上所述，根據本實施例，藉由同時命令能夠將從平面讀取的資料在不輸出至外部的情况下編程至其他平面，因此能夠提高快閃記憶體的處理效率。
接著，參照圖7的（A）及圖7的（B）對本發明的第三實施例進行說明。第三實施例能夠對選擇頁面進行部分寫入。圖7的（A）表示藉由同時命令對平面P0的選擇頁面PageA編程少於1頁面的大小的資料D0（圖例中為1/2頁量的資料）的例子。圖7的（B）表示藉由同時命令將從平面P1的選擇頁面PageB讀取的資料D1的一部分資料D1A傳輸至平面P0的鎖存器L2，然後依照內部位址編程至選擇頁面PageA的例子。
如上所述，根據本實施例，根據同時命令能夠將從平面讀取的資料編程至與由同時命令編程的選擇頁面相同的選擇頁面，而能夠進一步提高快閃記憶體的便利性。
接著對本發明的第四實施例進行說明。第四實施例能夠利用一個命令實現跨平面間的資料的移動。圖8表示第四實施例的同時命令的動作流程，圖9的（A）及圖9的（B）是示意性地說明同時命令的動作的圖。這裏表示對平面P0進行編程、對平面P1進行讀取的例子。
控制器130經由輸入輸出緩衝器110從主機側接收同時命令後（S200），響應所述命令而開始多平面的同時動作的控制序列。控制序列最初進行讀取動作，然後進行編程動作。
經由輸入輸出緩衝器110從主機側輸入平面P0的編程用的位址A0與平面P1的讀取用的位址A1後（S210），將位址A0、位址A1保持至位址暫存器120。在讀取動作時及編程動作時，位址A0、位址A1被提供至字元線選擇驅動電路160及行選擇電路180-0、行選擇電路180-1。
在平面P1進行讀取動作時，字元線選擇驅動電路160基於從位址暫存器120提供的位址A1選擇平面P1的區塊，且對選擇字元線施加讀取電壓，對非選擇字元線施加通過電壓，經由選擇訊號SGD/SGS導通位元線側選擇電晶體與源極線側選擇電晶體。結果如圖9的（A）所示，讀取平面P1的選擇頁面PageB，並將所讀取的資料D1保持至鎖存器L1（S220）。
接著，將由平面P1的鎖存器L1保持的資料D1傳輸至鎖存器L2，將由鎖存器L2保持的資料D1經由內部匯流排190傳輸至ECC電路140，在ECC電路140基於錯誤修正碼進行資料D1的錯誤修正（S230），並將經錯誤修正的資料D1傳輸至平面P0的鎖存器L2（S240）。
接著，將由鎖存器L2保持的資料D1鎖存於鎖存器L1，另外，字元線選擇驅動電路160基於從位址暫存器120提供的位址A0選擇平面P0的區塊，且對選擇字元線施加編程電壓，對非選擇字元線施加中間電壓，經由選擇訊號SGD/SGS導通位元線側選擇電晶體，關閉源極線側選擇電晶體，由此，如圖9的（B）所示，將資料D1編程至平面P0的選擇頁面PageA（S250）。
這裏是從外部輸入用來特定平面P0的選擇頁面PageA的位址A0，例如在將從平面P1讀取的讀取資料依序儲存至預先確定的區塊內的情形時，能夠根據由內部位址計數器所生成的內部位址特定出選擇頁面，而可不需要輸入位址A0。
如上所述，根據本實施例，將從一平面讀取的資料在不輸出至外部的情况下編程至另一平面，因此能夠更高速地進行跨平面間的資料的轉移，且能夠減輕對主機側的負擔。
在所述實施例中，例示出包括兩個平面的快閃記憶體，但平面的數量不限於兩個，也可以為三個以上。例如，在平面數量為三個時，在對某一個平面進行編程時，可在所述檢驗讀取動作時對其他任意一個平面進行讀取。另外，能夠將從某一個平面讀取的資料編程至其他任意一個平面，進行平面間的資料的轉移。在平面數量為三個以上時，平面的選擇例如是基於所輸入的行位址進行。
在所述實施例中，示出快閃記憶體搭載ECC電路的例子，但此為一例，快閃記憶體未必搭載片上ECC電路，也可以由主機側搭載ECC功能。
已對本發明的優選實施方式進行了詳細說明，但本發明並不限定於特定的實施方式，可在申請專利範圍所記載的本發明的要旨的範圍內進行各種變形、變更。
10A、10B:驅動控制電路 100:快閃記憶體 110:輸入輸出緩衝器 120:位址暫存器 130:控制器 140:ECC電路 150:傳輸控制部 160:字元線選擇驅動電路 170、170-0、170-1:頁緩衝器/感測電路 180、180-0、180-1:行選擇電路 190:內部匯流排 A0、A1、A2:位址 D0、D1、D1A:資料 L1:第一鎖存器 L2:第二鎖存器 P0、P1:平面 PageA、PageB、PageC、PageD:頁面
圖1是表示現有的多平面型的快閃記憶體的概略結構的圖。 圖2是表示現有的跨平面間的資料的轉移的動作流程的圖。 圖3是表示本發明的實施例的快閃記憶體的結構的圖。 圖4是表示本發明的第一實施例的多平面同時動作的流程圖。 圖5的（A）及圖5的（B）是示意性地說明第一實施例的多平面同時動作的圖。 圖6的（A）及圖6的（B）是示意性地說明本發明的第二實施例的多平面同時動作的圖。 圖7的（A）及圖7的（B）是示意性地說明本發明的第三實施例的多平面同時動作的圖。 圖8是表示本發明的第四實施例的多平面的同時動作的流程圖。 圖9的（A）及圖9的（B）是示意性地說明本發明的第四實施例的多平面同時動作的圖。
110:輸入輸出緩衝器
140:ECC電路
A0、A1:位址
D0、D1:資料
L1:第一鎖存器
L2:第二鎖存器
P0、P1:平面

Claims (14)

  1. 一種半導體裝置，具有： 儲存單元陣列，至少包括第一平面及第二平面； 控制電路，能夠控制所述第一平面及所述第二平面的讀取動作及編程動作； 第一資料保持電路，能夠保持從所述第一平面讀取的資料或應編程至所述第一平面的資料；以及 第二資料保持電路，能夠保持從所述第二平面讀取的資料或應編程至所述第二平面的資料， 所述控制電路在根據從外部輸入的同時命令進行所述第一平面的編程動作時，能夠進行所述第二平面的讀取動作。
  2. 如請求項1所述的半導體裝置，其中 所述控制電路在進行所述第一平面的編程檢驗讀取動作時，進行所述第二平面的陣列讀取。
  3. 如請求項1所述的半導體裝置，其中 所述控制電路依照與所述同時命令相關而從外部輸入的位址進行對所述第一平面的選擇頁面的編程及所述第二平面的選擇頁面的讀取。
  4. 如請求項1所述的半導體裝置，其中 所述控制電路將從所述第二平面讀取的讀取資料保持於所述第二資料保持電路，並將由所述第二資料保持電路所保持的所述讀取資料傳輸至所述第一資料保持電路。
  5. 如請求項4所述的半導體裝置，其中 所述半導體裝置還包括：錯誤檢測修正電路，進行資料的錯誤檢測及修正， 所述錯誤檢測修正電路對從所述第二資料保持電路傳輸的所述讀取資料進行錯誤檢測及修正，將經錯誤修正的所述讀取資料傳輸至所述第一資料保持電路。
  6. 如請求項4所述的半導體裝置，其中 所述控制電路將由所述第一資料保持電路所保持的所述讀取資料編程至所述第一平面。
  7. 如請求項4所述的半導體裝置，其中 所述控制電路將所述讀取資料編程至與編程至所述第一平面時的選擇頁面鄰接的選擇頁面。
  8. 如請求項4所述的半導體裝置，其中 所述控制電路依照從外部輸入的位址對所述讀取資料進行編程。
  9. 如請求項4所述的半導體裝置，其中 所述控制電路響應內部生成的編程命令而對所述讀取資料進行編程。
  10. 如請求項4所述的半導體裝置，其中 所述控制電路響應從外部輸入的編程命令而對所述讀取資料進行編程。
  11. 如請求項4所述的半導體裝置，其中 所述控制電路將所述讀取資料編程至與編程至所述第一平面時相同的選擇頁面。
  12. 一種半導體裝置，包括： 儲存單元陣列，至少包括第一平面及第二平面； 控制電路，能夠控制所述第一平面及所述第二平面的讀取動作及編程動作； 第一資料保持電路，能夠保持從所述第一平面讀取的資料或應編程至所述第一平面的資料；以及 第二資料保持電路，能夠保持從所述第二平面讀取的資料或應編程至所述第二平面的資料， 所述控制電路能夠根據從外部輸入的同時命令將從所述第二平面讀取的讀取資料編程至所述第一平面。
  13. 如請求項12所述的半導體裝置，其中 所述控制電路依照與所述同時命令相關而從外部輸入的位址，將所述讀取資料編程至所述第一平面的選擇頁面。
  14. 如請求項12所述的半導體裝置，其中 所述控制電路依照內部生成的位址，將所述讀取資料編程至所述第一平面的選擇頁面。
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