JP7178465B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 誤り検出および訂正の処理の高速化を図りつつ小型化が可能な半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリ１００は、ＮＡＮＤチップ２００とＥＣＣチップ３００とを有する。ＮＡＮＤチップ２００は、メモリセルアレイと、ラッチＬ１およびラッチＬ２を含むページバッファ／センス回路とを含む。ＥＣＣチップ３００は、ＮＡＮＤチップ２００のラッチＬ１、Ｌ２から出力された読出しデータを保持するＲＡＭ＿Ｅ、ＲＡＭ＿Ｏを含み、ＲＡＭ＿Ｅが偶数番目のセクタのデータを保持し、ＲＡＭ＿Ｏが奇数番目のセクタのデータを保持し、ＲＡＭ＿ＥまたはＲＡＭ＿Ｏに交互にセクタのデータを保持させることでＲＡＭ＿Ｅ、ＲＡＭ＿Ｏのデータサイズを削減することができる。【選択図】 図４

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特に誤り検出訂正に関する。

ＮＡＮＤ型のフラッシュメモリでは、データのプログラムや消去が繰り返されることで、トンネル絶縁膜の劣化等により電荷保持特性が悪化したり、トンネル絶縁膜にトラップされた電荷によりしきい値変動が生じ、ビットエラーを引き起こすことがある。このようなビットエラー対策として、フラシュメモリにはエラー検出訂正回路（以下、ＥＣＣ回路という）が用いられている（例えば、特許文献１、２）。

特許６７４４９５０号公報 特許６７４４９５１号公報

図１は、従来のオフチップＥＣＣのフラッシュメモリの構成を示す図である。フラッシュメモリ１０は、ＮＡＮＤ型のメモリセルアレイやその周辺回路を含むＮＡＮＤチップ２０を含んで構成され、ＮＡＮＤチップ２０は、ＥＣＣ機能４０を搭載したコントローラチップ３０に接続される。ＮＡＮＤチップ２０とコントローラチップ３０とは、それぞれ別個のパッケージに収容され、各パッケージが例えばプリント基板上に実装される。

ＮＡＮＤチップ２０とコントローラチップ３０は、例えば、クロック信号に同期してデータを転送することができるＳＰＩ（Serial Peripheral Interface）を搭載し、両チップには、それぞれ＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤの入出力端子が設けられる。コントローラチップ３０は、ＳＰＩの入出力端子を介してＮＡＮＤチップ２０にコマンド、アドレス、データを送信する。

ＥＣＣ機能４０は、データを符号化してパリティデータを生成するエンコーダと、パリティデータに基づきデータを復号化するデコーダとを含む。ＥＣＣ機能４０は、例えば、ＢＣＨコードにより複数ビット（例えば、２ビット、４ビット、８ビットなど）のエラー検出・訂正を行い、この場合、ＢＣＨデコーダは、データのシンドロームを評価するシンドローム計算部と、エラー位置多項式（ＥＬＰ）を計算するユークリッド互除計算部と、エラー位置多項式の根を計算し、エラー位置を探索するエラー位置探索部と、探索されたエラー位置に基づきエラーを訂正するエラー訂正部とを含む。

ＮＡＮＤチップ２０のページバッファ／センス回路は、２つのラッチを含み、１つのラッチは、２つのキャッシュから構成され、１つのキャッシュが複数のセクタ（例えば、２セクタ、４セクタなど）のデータを格納する。ＮＡＮＤチップ２０とコントローラチップ３０との間のデータ転送は、キャッシュ単位で行われる。また、ＥＣＣ機能４０は、セクタ単位でパリティデータを生成し、あるいはエラー検出・訂正を行う。ＥＣＣ機能４０により符号された１つのセクタは、メインデータとパリティデータとを含む。

コントローラチップ３０は、ＮＡＮＤチップ２０にプログラム動作をさせるとき、ＥＣＣ機能４０によりプログラムすべきデータからパリティデータを生成し、生成したパリティデータとメインデータとをＳＰＩのＤＯ端子を介してＮＡＮＤチップ２０に転送する。ＮＡＮＤチップ２０は、受け取ったメインデータとパリティデータとをラッチに保持し、ラッチに保持したデータをメモリセルアレイの選択ページにプログラムする。

一方、ＮＡＮＤチップ２０においてメモリセルアレイから読み出されたデータは、ＳＰＩのＤＯ端子を介してコントローラチップ３０に転送される。ＥＣＣ機能４０は、パリティデータに基づきエラーを検出し、その検出結果に応じてメインデータやパリティデータを訂正する。

図２は、コントローラチップ３０のＥＣＣ機能の各部の動作を示すタイミングチャートである。ＮＡＮＤチップ２０は、コントローラチップ３０から転送された読出しコマンドに応じて読出し動作を行い、読み出したデータをコントローラチップ３０に出力する。時刻ｔ０で、コントローラチップ３０のＮＡＮＤ＿ＩＦがＮＡＮＤチップ２０からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１で、セクタＳ１のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ２、ｔ３でセクタＳ２、セクタＳ３のメインデータとパリティデータＰｔの受け取りを開始する。ＥＣＣ機能４０は、セクタＳ１のデータの受け取りを行っている間に、これと並行してセクタＳ０のメインデータのシンドロームの計算、エラー位置多項式の計算、エラー位置の探索をパイプライン処理し、探索されたエラー位置に基づきセクタＳ０のメインデータのエラーを訂正する。その後、コントローラチップ３０のＣＰＵ＿ＩＦは、セクタＳ０のエラー訂正したデータをホスト装置に転送する。セクタＳ１、Ｓ２、Ｓ３のＥＣＣ処理も同様にパイプライン処理が行われ、各セクタのエラー訂正したデータがセクタの受信中に出力される。

ＮＡＮＤチップ２０からコントローラチップ３０に読出しデータを転送する場合、シンドローム計算はセクタのパリティデータの転送後に行う必要がある。このため、ＳＰＩのＤＯ端子のビット幅が狭いと、データ転送に時間がかかってしまい、その間、コントローラチップ３０のアイドル状態が長くなり、パインライン処理によるパフォーマンスを十分に発揮させることができないという課題がある。また、メモリセルアレイの高集積化に伴い１ページのサイズが大きくなると、ページバッファ／センス回路やＥＣＣ機能の占有面積が大きくなり、これによりチップが大きくなってしまう。このため、ページバッファ／センス回路やＥＣＣ機能の省スペース化が望まれる。

本発明は、このような従来の課題を解決し、誤り検出および訂正の処理の高速化を図りつつ小型化が可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイの読出し動作を制御する制御手段と、前記メモリセルアレイから読出したデータをＥＣＣチップに出力する出力手段とを備えたＮＡＮＤチップと、第１および第２の保持部と、当該第１および第２の保持部に保持されたデータの誤り検出および訂正を行うＥＣＣ手段とを備えたＥＣＣチップとを含み、１ページがｎ個のセクタから構成されるとき、前記出力手段がセクタ単位でデータを前記ＥＣＣチップに出力し、前記第１の保持部が偶数番目のセクタのデータを保持し、前記第２の保持部が奇数番目のセクタのデータを保持し、前記ＥＣＣ手段が第１の保持部または第２の保持部から読み出されたデータの誤り検出および訂正を行う。

ある態様では、前記第１および第２の保持部のそれぞれがｎ／４個のセクタのデータを保持可能であり、前記出力手段は、前記ＥＣＣチップがセクタのデータを外部に出力したことに応答して当該セクタからｎ／２番目のセクタのデータを前記ＥＣＣチップに出力する。ある態様では、前記制御手段は、前記ＥＣＣチップがページの先頭のセクタのデータを外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す。ある態様では、前記出力手段は、前記ＥＣＣチップにデータを出力するための第１の専用端子を含み、前記ＥＣＣチップは、前記第１の専用端子から出力されたデータを受け取る第２の専用端子を含む。ある態様では、前記第１の専用端子は、クロック信号を出力するクロック端子、データを出力するＤＡＴＡ端子を含み、前記第２の専用端子は、前記クロック信号を受け取るクロック端子、データを入力するＤＡＴＡ端子とを含み、前記出力手段は、前記クロック信号に同期して前記ＤＡＴＡ端子からデータを出力し、前記ＥＣＣチップは、前記クロック信号に同期して前記ＤＡＴＡ端子からデータを入力する。ある態様では、前記制御手段は、メモリセルアレイから読み出されたデータを保持する第１のラッチと、当該第１のラッチから転送されたデータを保持する第２のラッチとを含み、前記第１のラッチは１ページ分のデータを保持し、前記第２のラッチは１／２ページ分のデータを保持し、前記出力手段は、前記第１のラッチに保持された１／２ページ分の前半データと前記第２のラッチに保持された１／２ページ分の後半データとを前記ＥＣＣチップに出力する。ある態様では、１つのページが８個のセクタから構成され、前記ＥＣＣ手段がセクタ単位でデータの誤り検出および訂正を行う場合に、前記出力手段が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１セクタ分のデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１セクタ分のデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×３の制約を有する。ある態様では、前記ＮＡＮＤチップと前記ＥＣＣチップは、１つのパッケージ内に収容される。

本発明に係る読出し方法は、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイの読出し動作を制御する制御手段と、前記メモリセルアレイから読出したデータをＥＣＣチップに出力する出力手段とを備えたＮＡＮＤチップと、第１および第２の保持部と、当該第１および第２の保持部に保持されたデータの誤り検出および訂正を行うＥＣＣ手段とを備えたＥＣＣチップとを含む半導体記憶装置におけるものであって、前記出力手段がセクタ単位でデータを前記ＥＣＣチップに出力し、前記第１の保持部が偶数番目のセクタのデータを保持し、前記第２の保持部が奇数番目のセクタのデータを保持し、前記ＥＣＣ手段が前記第１の保持部または前記第２の保持部から読み出されたデータの誤り検出および訂正を行い、訂正したデータを外部に出力する。

ある態様では、前記出力手段は、クロック信号に同期して第１の専用端子から前記ＥＣＣチップにデータを出力し、前記ＥＣＣチップは、前記クロック信号に同期して前記第１の専用端子に接続された第２の専用端子からデータを受け取る。ある態様では、前記第１および第２の保持部のそれぞれがｎ／４個のセクタのデータを保持可能であり、前記出力手段は、前記ＥＣＣチップがセクタのデータを外部に出力したことに応答して当該セクタからｎ／２番目のセクタのデータを前記ＥＣＣチップに出力する。ある態様では、前記制御手段は、前記ＥＣＣチップがページの先頭のセクタのデータを外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す。ある態様では、１つのページが８個のセクタから構成され、前記ＥＣＣ手段がセクタ単位でデータの誤り検出および訂正を行う場合に、前記出力手段が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１セクタ分のデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１セクタ分のデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×３の制約を有する。

本発明によれば、ＥＣＣチップの第１および第２の保持部に偶数番目と奇数番目のセクタのデータを交互に保持させることで第１および第２の保持部のデータサイズを削減することができ、これによりＥＣＣチップのチップ面積を縮小させ、かつ低コスト化を図ることができる。その結果、ＥＣＣチップを収容する半導体記憶装置の小型化、省スペース化を図ることができる。また、ＮＡＮＤチップとは別個にＥＣＣチップを設けることで誤り検出および訂正の処理の高速化を図ることができる。

従来のフラッシュメモリの概略構成を示す図である。 従来のフラッシュメモリのＥＣＣ機能の動作を示すタイミングチャートである。 本発明の実施例に係るフラッシュメモリの概略構成を示す図である。 図４（Ａ）は、本実施例のフラッシュメモリの要部の構成を示す図、図４（Ｂ）は、比較例としてのフラッシュメモリの要部の構成を示す図である。 本発明の実施例に係るＮＡＮＤチップとＥＣＣチップとの内部構成を示すブロック図である。 本発明の実施例に係るフラッシュメモリのＥＣＣ動作を示すタイミングチャートである。 比較例のフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。 本発明の実施例に係るフラッシュメモリの連続読出し動作のタイミングチャートを示す図である。 比較例のフラッシュメモリにおいて連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。 本実施例のフラッシュメモリにおいて連続読出し動作中に中断が生じたときのタイミングチャートを示す図である。 本発明の変形例に係るフラッシュメモリの要部の構成を示す図である。

次に、本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、オフチップＥＣＣ機能を有するＮＡＮＤ型フラッシュメモリに関する。本実施の形態に係るフラッシュメモリは、ＮＡＮＤ型のメモリセルアレイを搭載するＮＡＮＤチップと、ＥＣＣ機能を搭載するＥＣＣチップとを含み、両チップは、ＥＣＣに関するデータを専用ポートを介して高速で転送することが可能である。ある態様では、フラッシュメモリは、積層された複数のＮＡＮＤチップと１つのＥＣＣチップとを含み、複数のＮＡＮＤチップおよびＥＣＣチップが１つのパッケージ内に収容される。

次に、本発明の第１の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係るフラッシュメモリの概略構成を示す図である。本実施例に係るフラッシュメモリ１００は、ＮＡＮＤチップ２００と、ＮＡＮＤチップ２００に電気的に接続されたＥＣＣチップ３００とを含んで構成される。

ＮＡＮＤチップ２００は、ここには詳細を示さないが、典型的に、ＮＡＮＤ型のメモリセルアレイおよび周辺回路を含む。周辺回路は、行デコーダ、列デコーダ、ページバッファ／センス回路、インターフェース回路、コントローラ、内部電圧生成回路などを含み、コントローラは、入力されたコマンドに応じて読出し、プログラム、消去等の動作を制御する。メモリセルアレイは、複数のブロックを含み、各ブロックには複数のＮＡＮＤストリングが形成される。ＮＡＮＤストリングは、基板表面に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

ＮＡＮＤチップ２００は、ＥＣＣチップ３００とのインターフェースとして、ＳＰＩ用の入出力端子２１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子２２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。”＃”は、ローアクティブを示す。＃ＣＳは、チップをイネーブルまたはディスエーブルするためのチップセレクト信号を受け取る端子、ＣＬＫは、シリアルクロック信号を受け取る端子、ＤＩは、シリアルデータを入力する端子、ＤＯは、シリアルデータを出力する端子、＃ＷＰは、ステータスレジスタを書込みから保護するための信号を受け取る端子、＃ＨＯＬＤは、チップをホールドするための信号を受け取る端子である。ＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０を介して、シリアルクロック信号ＣＬＫに同期してコマンド、アドレス、データを受け取り、あるいはシリアルクロック信号ＣＬＫに同期してデータを出力する。

ＥＣＣ専用の入出力端子２２０として、ＶＡＬＩＤは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送が有効か否かを示すＶＡＬＩＤ信号を入出力する端子、ＣＫは、データ転送およびＥＣＣ処理に使用されるクロック信号ＣＫを出力する端子、ＤＡＴＡは、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータを入出力する端子である。ここで留意すべきことは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍ（データ転送幅）は、例えば、×１、×４または×８であるが、ＥＣＣ専用のＤＡＴＡ端子のビット幅ｎは、ＳＰＩ用のＤＯ端子／ＤＩ端子のビット幅ｍよりも大きく構成することができ（ｎ＞ｍ）、例えば、ビット幅ｎは、×３２である。それ故、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送時間は、クロック信号ＣＫとクロック信号ＣＬＫの周波数が同一であれば、ＳＰＩによるデータ転送時間よりもｎ／ｍ倍だけ早くなる。

なお、ここには図示しないがＮＡＮＤチップ２００は、ＳＰＩ用の入出力端子２１０の他にもＯＮＦｉのインターフェースを備えることができる。ＯＮＦｉのインターフェースは、ＣＬＥ（コマンドラッチイネーブル）、ＡＬＥ（アドレスラッチイネーブル）、＃ＷＥ（ライトイネーブル）等の外部制御端子とＩ／Ｏなどの入出力端子を備える。

ＥＣＣチップ３００は、ＮＡＮＤチップ２００とのインターフェースとして、ＳＰＩ用の入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）と、ＥＣＣ専用の入出力端子３２０（ＶＡＬＩＤ、ＣＫ、ＤＡＴＡ）とを含む。ＥＣＣチップ３００のＳＰＩ用の入出力端子３１０は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０の対応する端子にそれぞれ電気的に結合され、ＥＣＣ専用の入出力端子３２０は、ＮＡＮＤチップ２００のＥＣＣ専用の入出力端子２２０の対応する端子にそれぞれ電気的に結合される。

ＥＣＣチップ３００はさらに、コントローラチップ４００とのインターフェースとして、ＳＰＩ用の入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）を含む。入出力端子３３０は、コントローラチップ４００のＳＰＩ用の入出力端子４１０の対応する端子に電気的に結合される。入出力端子３１０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子は、内部配線等によって、入出力端子３３０（＃ＣＳ、ＣＬＫ、ＤＩ、ＤＯ、＃ＷＰ、＃ＨＯＬＤ）の各々の端子にそれぞれ電気的に結合されている。すなわち、入出力端子３１０および入出力端子３３０は、ＮＡＮＤチップ２００とコントローラチップ４００との接続のために物理的に離間して配置されるが、電気的には、入出力端子３１０と入出力端子３３０は、ＮＡＮＤチップ２００およびコントローラチップ４００に共通であり、こうした接続は、ＮＡＮＤチップ２００のＳＰＩ用の入出力端子２１０がコントローラチップ４００のＳＰＩ用の入出力端子４１０に接続されていることに等しい。

図４（Ａ）は、本実施例のフラッシュメモリの要部の構成を示す図、図４（Ｂ）は、比較例としてのフラッシュメモリの要部の構成を示す図である。比較例のＮＡＮＤチップ２００、２００＿Ｘは、メモリセルアレイから読み出されたデータを保持したり、あるいはメモリセルアレイにプログラムするためのデータを保持するページバッファ／センス回路を含み、ページバッファ／センス回路は、データを保持するために２段のラッチＬ１、Ｌ２を備えている。ラッチＬ１がキャッシュＣ０、Ｃ１を含み、ラッチＬ２がキャッシュＣ１を含み、ラッチＬ１のキャッシュＣ１とラッチＬ２のキャッシュＣ１とは、双方向のデータ転送が可能である。ラッチＬ１は、１ページ分のデータ（例えば、４ＫＢ）を保持し、キャッシュＣ０、Ｃ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持し、キャッシュＣ０は、セクタＳ０～Ｓ３の４つのセクタのデータを保持し（例えば、１つのセクタは５１２バイト）、キャッシュＣ１は、セクタＳ４～Ｓ７の４つのセクタのデータを保持する。

例えば、ＮＡＮＤチップ２００＿Ｘにおいてページの連続読出し動作が行われるとき、メモリセルアレイから読み出されたページのデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され、ラッチＬ１のキャッシュＣ１に保持されたデータがラッチＬ２のキャッシュＣ１に転送され、その後、ＮＡＮＤチップ２００＿Ｘは、ラッチＬ１のキャッシュＣ０に保持されたセクタＳ０～Ｓ３のデータをＥＣＣチップ３００に転送した後、ラッチＬ２のキャッシュＣ１に保持されたセクタＳ４～Ｓ７のデータをＥＣＣチップ３００に転送する。ＮＡＮＤチップ２００＿ＸからＥＣＣチップ３００＿Ｘへのデータ転送は、キャッシュ単位（４つのセクタ単位）で行われ、ＮＡＮＤチップ３００＿Ｘは、１／２ページのデータ転送が終了すると、次の１／２ページのデータを転送する。

ＥＣＣチップ３００＿Ｘは、ＮＡＮＤチップ２００＿Ｘから転送されたデータを保持するための２段構成のＲＡＭ１、ＲＡＭ２を含む。ＲＡＭ１、ＲＡＭ２は、それぞれ１／２ページ分のデータを保持し（例えば、２ＫＢ）、ＲＡＭ１は、ラッチＬ１から読み出されたセクタＳ０～Ｓ３のデータを格納し、ＲＡＭ２は、ラッチＬ２から読み出されたセクタＳ４～Ｓ７のデータを格納する。ＥＣＣチップ３００＿Ｘは、ＮＡＮＤチップ２００＿Ｘからのデータの受け取りと並行して、セクタ単位で誤り検出および訂正を行う。

一方、本実施例では、ＮＡＮＤチップ２００は、ページバッファ／センス回路が比較例と同様に構成されたラッチＬ１、Ｌ２を含むが、ＥＣＣチップ３００は、比較例のＲＡＭ０、ＲＡＭ１のデータサイズを半分にしたＲＡＭ＿Ｅ、ＲＡＭ＿Ｏとを含む。つまり、ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏは、１／４ページ分のデータ、すなわち２つのセクタのデータを格納することができる。

ＮＡＮＤチップ２００は、セクタ単位でデータ転送を制御し、初めにラッチＬ１のキャッシュＣ０に保持されたセクタＳ０～Ｓ３の１／２ページ分のデータをＥＣＣチップ３００に転送し、この転送に応答してＥＣＣチップ３００は、偶数番目のセクタＳ０、Ｓ２をＲＡＭ＿Ｅに格納し、奇数番目のセクタＳ１、Ｓ３をＲＡＭ＿Ｏに格納する。ＥＣＣチップ３００は、セクタＳ４～Ｓ７の次の１／２ページ分のデータ転送が開始される前に、ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏに格納されたセクタＳ０～Ｓ３のデータの誤り検出および訂正を行い、その後、ＮＡＮＤチップ２００がラッチＬ２のキャッシュＣ１に保持されたセクタＳ４～Ｓ７の１／２ページ分のデータをＥＣＣチップ３００に転送し、ＥＣＣチップ３００は、偶数番目のセクタＳ４、Ｓ６をＲＡＭ＿Ｅに格納し、奇数番目のセクタＳ５、Ｓ７をＲＡＭ＿Ｏに格納する。

ＥＣＣチップ３００がセクタＳ０の先頭アドレスのデータをコントローラチップ４００に出力することに応答してＮＡＮＤチップがメモリセルアレイから次のページの読出しを行い、読み出したデータをラッチＬ１に保持する。セクタＳ０の先頭アドレスのデータをコントローラチップ４００に出力する時点で、ラッチＬ１のキャッシュＣ１のデータはラッチＬ２に転送されているため、ラッチＬ１に次のページのデータの上書きが可能である。

本実施例では、ＥＣＣチップ３００のＲＡＭ＿Ｅ、ＲＡＭ＿Ｏのデータサイズ（記憶容量）を削減することで、ＥＣＣチップ３００のチップ面積を縮小し、低コスト化を図ることができる。これによりフラッシュメモリの小型化、省スペース化を図ることができる。また、ＮＡＮＤチップ２００からＥＣＣチップ３００へのデータ転送を専用ポートを介して行うことで読出しデータの出力の高速化を図ることができる。

図５は、ＮＡＮＤチップ２００およびＥＣＣチップ３００の内部構成を示すブロック図である。但し、ＮＡＮＤチップ２００にはＥＣＣ動作に関連する構成が示され、全ての構成は示されていないことに留意すべきである。

ＮＡＮＤチップ２００は、ラッチＬ１、Ｌ２を含むページバッファ／センス回路２３０と、クロック信号ＣＫを生成する発振器ＯＳＣと、ＥＣＣ専用の入出力端子２２０を介してＥＣＣチップ３００との間のデータ転送を制御するインターフェース回路（以下、ＥＣＣ＿ＩＦ）２４０と、ＳＰＩ用の入出力端子２１０を介してコントローラチップ３００との間のデータ転送を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）２５０と、ＥＣＣ制御部２６０と、入出力端子２１０から入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含み、コマンドのデコード結果に基づき各部を制御するコントローラ２７０と、ページバッファ／センス回路２３０の列アドレスを制御するアドレス制御部２８０とを含む。

ラッチＬ１は、キャッシュＣ０、Ｃ１を含み、ラッチＬ２は、キャッシュＣ１のみを含み、ラッチＬ１とラッチＬ２との間でキャッシュＣ１のデータが双方向に転送可能である。ラッチＬ１は、１ページ分のデータ（例えば、４ＫＢ）を保持し、キャッシュＣ０、Ｃ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持する。ラッチＬ２のキャッシュＣ１は、１／２ページ分のデータ（例えば、２ＫＢ）を保持する。キャッシュＣ０は、セクタＳ０～Ｓ３の４つのセクタのデータを保持し（例えば、１つのセクタは５１２バイト）、キャッシュＣ１は、セクタＳ４～Ｓ７の４つのセクタのデータを保持する。

発振器ＯＳＣは、データ転送時間およびＥＣＣ動作の各部の処理時間に最適となる周波数のクロック信号ＣＫを生成する。ＮＡＮＤチップ２００とＥＣＣチップ３００との間のＤＡＴＡ端子によるデータ転送は、クロック信号ＣＫに同期して行われ、ＥＣＣチップ３００のＥＣＣコア３６０は、クロック信号ＣＫに同期してＥＣＣ処理を実行する。クロック信号ＣＫの周波数は、ＳＰＩによるクロック信号ＣＬＫの周波数と無関係であり、クロック信号ＣＬＫの周波数よりも高く設定することができる。

ＥＣＣ＿ＩＦ２４０は、発振器ＯＳＣで生成されたクロック信号ＣＫを受け取り、このクロック信号ＣＫをＣＫ端子を介してＥＣＣチップ３００のＣＫ端子に供給する。ＥＣＣ＿ＩＦ２４０は、読出し動作時にラッチＬ２に保持された読出しデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子からＥＣＣチップ３００のＤＡＴＡ端子に出力し、また、プログラム動作時にＥＣＣチップ３００で生成されたパリティデータをクロック信号ＣＫに同期したタイミングでＤＡＴＡ端子から受け取る。

ＥＣＣ制御部２６０は、読出し動作時、ＶＡＬＩＤ信号をＥＣＣ＿ＩＦ２４０に供給する。ＶＡＬＩＤ信号は、ＥＣＣ専用の入出力端子２２０、３２０間のデータ転送が有効となる期間を規定し、この期間は、セクタ単位のデータ転送を可能にする。ＥＣＣ＿ＩＦ２４０は、ＶＡＬＩＤ信号で規定された期間中、例えば、ＶＡＬＩＤ信号がハイレベルの期間中、ＮＡＮＤチップ２００のＤＡＴＡ端子からＥＣＣチップのＤＡＴＡ端子にデータを転送する。また、ＥＣＣ＿ＩＦ２４０は、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＮＡＮＤチップ２００からのデータを受け取ることができるようにするため、ＶＡＬＩＤ端子からＥＣＣチップ３００のＶＡＬＩＤ端子にＶＡＬＩＤ信号を出力する。

ＣＴＬ＿ＩＦ２５０は、入出力端子２１０を介してのデータの入出力を制御する。ＣＴＬ＿ＩＦ２５０は、コントローラチップ４００から出力されたコマンド、アドレス、データを受け取り、コマンドおよびアドレスをコントローラ２７０に提供し、データをラッチＬ２またはＬ１に保持する。

コントローラ２７０は、入力されたコマンドをデコードし、デコード結果に基づき読出し、プログラム、消去等の動作を制御する。また、コントローラ２７０は、デコード結果に基づき読出しまたはプログラムを識別するコントロールフラグをＥＣＣ制御部２６０に提供したり、ＮＡＮＤチップ２００がビジー状態かスタンバイ状態かを示すステータス信号をＣＴＬ＿ＩＦ２５０に提供する。さらにコントローラ２７０は、ＣＴＬ＿ＩＦ２５０から入力された列アドレスをカウントするアドレスカウンタを含み、アドレスカウンタのアドレスをアドレス制御部２８０に提供する。

ＥＣＣ制御部２６０は、ＥＣＣ処理を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持およびカウントを行うアドレスカウンタを含む。ＥＣＣ制御部２６０は、ＥＣＣチップ３００のＥＣＣ制御部３７０と同様に構成され、つまり、ＥＣＣチップ３００がどのようなＥＣＣ動作を行っているのか認識できるようにするためＥＣＣ制御部３７０と同期するＥＣＣ制御部２６０を含んでいる。なお、コントロールフラグは、ＥＣＣコア３６０によるエンコーダまたはデコーダの切替えのために使用される。

アドレス制御部２８０は、コントローラ２７０から出力される列アドレスとＥＣＣ制御部２６０から出力されるＥＣＣ用の列アドレスを受け取り、ＮＡＮＤチップ２００の動作に応じて選択された列アドレスをページバッファ／センス回路２３０に提供する。ラッチＬ２から読み出すデータの位置またはラッチＬ２に書込むデータの位置は列アドレスによって制御される。

ＥＣＣチップ３００は、ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏと、ＥＣＣ専用の入出力端子３２０を介してＮＡＮＤチップ２００との間のデータ転送を制御するインターフェース回路（以下、ＮＡＮＤ＿ＩＦ）３４０と、ＳＰＩ用の入出力端子３３０、３１０を介してＮＡＮＤチップ２００およびコントローラチップ４００との間のデータの入出力を制御するインターフェース回路（以下、ＣＴＬ＿ＩＦ）３５０と、エラー検出・訂正を行うＥＣＣコア３６０と、ＥＣＣコア３６０を制御するためのロジックおよびＥＣＣ処理のためのアドレスの保持・カウントを行うアドレスカウンタを含むＥＣＣ制御部３７０と、入出力端子３１０、３３０から入力されたコマンド、アドレス、データを受け取るコントローラ３８０と含む。

ここで留意すべきは、ＥＣＣチップ３００には、ＮＡＮＤチップ２００がどのような動作を行っているのか認識できるように、ＮＡＮＤチップ２００のコントローラ２７０と同様の入力されたコマンドおよびアドレスを受け取り、コマンドを解読するデコーダやアドレスの保持・カウントを行うアドレスカウンタを含んだコントローラ３８０が搭載されている。また、ＳＰＩ用の入出力端子３３０は、ＳＰＩ用の入出力端子３１０の対応する端子に電気的に結合されているため、コントローラ４００からのコマンド、アドレス、データは、ＥＣＣチップ３００およびＮＡＮＤチップ２００の双方に供給される。

ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏは、それぞれ１／４ページ分のデータ（２つのセクタ分のデータ）を保持する。ＲＡＭ＿Ｅは、ラッチＬ１のキャッシュＣ０から読み出されたセクタＳ０、Ｓ２、Ｓ４、Ｓ６のデータを保持可能であり、ＲＡＭ＿Ｏは、ラッチＬ２のキャッシュＣ１から読み出されたセクタＳ１、Ｓ３、Ｓ５、Ｓ７のデータを保持可能である。ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏは、ラッチＬ１、Ｌ２と異なりデュアルポートメモリとして機能し、またラッチＬ１、Ｌ２が非同期回路で構成されるのに対しＲＡＭ＿ＥとＲＡＭ＿Ｏは同期回路によって構成される。

ＮＡＮＤチップ２００において読出し動作が行われるとき、ＮＡＮＤ＿ＩＦ３４０は、ＶＡＬＩＤ信号がハイアクティブの期間中、ＥＣＣ専用の入出力端子２２０および３２０を介して、ＮＡＮＤチップ２００から１ページ分のデータをセクタ単位で順次受け取る。ＥＣＣ制御部３７０は、セレクタＳＥＬ１を介してＲＡＭ＿ＥまたはＲＡＭ＿Ｏに格納するＤａｔａ＿Ｅ（セクタＳ０、Ｓ２、Ｓ４、Ｓ６）またはＤａｔａ＿Ｏ（Ｓ１、Ｓ３、Ｓ５、Ｓ７）を選択し、セレクタＳＥＬ３を介してＲＡＭ＿ＥまたはＲＡＭ＿ＯへのＡｄｄｒｅｓｓ＿ＥまたはＡｄｄｒｅｓｓ＿Ｏを選択する。

ＥＣＣ制御部３７０は、ＥＣＣコア３６０が読出しデータの誤り検出および訂正を行うとき、セレクタＳＥＬ３を介してＲＡＭ＿ＥまたはＲＡＭ＿Ｏのアドレスを選択し、セレクタＳＥＬ２を介してＲＡＭ＿ＥやＲＡＭ＿Ｏに書き込むデータと同じデータをＥＣＣコア３６０に提供する。ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、シンドローム計算、ユークリッド互除計算、エラー位置探索をパイプラインで処理し、探索されたエラー位置に応じてエラーを訂正するため、セレクタＳＥＬ４によって選択されたＲＡＭ＿ＥまたはＲＡＭ＿Ｏから読み出されたデータのエラービットを反転し、訂正されたデータは、ＣＴＬ＿ＩＦ３５０によって入出力端子３３０を介してコントローラチップ４００に出力される。

また、プログラム動作が行われるとき、コントローラチップ４００からのコマンド、アドレス、データは、ＮＡＮＤチップ２００に加えてＥＣＣチップ３００にも入力される。コントローラ３８０は、コマンドのデコード結果に基づきプログラム動作であることを認識し、ＳＰＩ用の入出力端子３３０から入力されたデータをＲＡＭ＿ＥおよびＲＡＭ＿Ｏに格納する。ＥＣＣ制御部３７０は、コントローラ３８０からのコントロールフラグによりプログラム動作を認識し、ＥＣＣコア３６０のエンコーダを動作させる。

ＥＣＣコア３６０は、ＥＣＣ制御部３７０の制御下において、ＲＡＭ＿ＥまたはＲＡＭ＿Ｏに保持された入力データを読出し、読み出したデータをセクタ単位で符号化し、各セクタのパリティデータを生成する。生成されたパリティデータは、ＮＡＮＤ＿ＩＦ３４０を介してＤＡＴＡ端子からＮＡＮＤＦチップ２００のＤＡＴＡ端子に転送される。ＮＡＮＤチップ２００は、コントローラチップ４００から受け取ったデータをラッチＬ１に保持しており、ＥＣＣ＿ＩＦ２４０を介してＥＣＣチップ３００から受け取った各セクタのパリティデータは、ＥＣＣ制御部２６０によって指定される列アドレスに従いラッチＬ１に保持され、その後、コントローラ２７０は、ラッチＬ１に保持されたデータをメモリセルアレイにプログラムする。

次に、本実施例のフラッシュメモリ１００のＥＣＣ動作の詳細について説明する。図６は、ＥＣＣコア３６０により読出しデータをデコードするときのタイミングチャートを示している。ＮＡＮＤチップ２００が読出しコマンドに応じて読出し動作を行うとき、時刻ｔ０で、ＮＡＮＤチップ２００のＥＣＣ＿ＩＦ２４０がラッチＬ１に保持されたセクタＳ０のメインデータとパリティデータＰｔとをクロック信号ＣＫに同期してＤＡＴＡ端子から送信し、ＥＣＣチップ３００のＮＡＮＤ＿ＩＦ３４０がＤＡＴＡ端子からセクタＳ０のメインデータとパリティデータＰｔの受け取りを開始し、時刻ｔ１でセクタＳ０のメインデータとパリティデータＰｔの受け取りが終了する。受け取られたセクタＳ０のデータはＲＡＭ＿Ｅに格納され、これと並行してＥＣＣコア３６０は、セクタＳ０のシンドローム計算を行う。時刻ｔ０と時刻ｔ１の転送時間は、ＥＣＣ専用のＤＡＴＡ端子のデータ幅およびクロック信号ＣＫの周波数がＥＣＣ処理のために最適化されているので、ＳＰＩ用の入出力端子２１０を介してデータを転送する時間よりも短くすることができる。

同様に、時刻ｔ２でセクタＳ１のメインデータとパリティデータＰｔの転送が終了し、セクタＳ１のデータがＲＡＭ＿Ｏに格納され、時刻ｔ３でセクタＳ２のメインデータとパリティデータＰｔの転送が終了し、セクタＳ２のデータがＲＡＭ＿Ｅに格納され、時刻ｔ４でセクタＳ３のメインデータとパリティデータＰｔの転送が終了し、セクタＳ３のデータがＲＡＭ＿Ｏに格納される。

ＲＡＭ＿ＥへのセクタＳ０のデータの格納と並行して、ＥＣＣコア３６０は、セクタＳ０のシンドロームの計算を開始するが、ある態様では、セクタＳ０のシンドローム計算が時刻ｔ１で終了するように、ＤＡＴＡ端子のビット幅やクロック信号ＣＫの周波数が設定される。ＥＣＣコア３６０は、シンドローム計算後、セクタＳ１のデータの受信中に、セクタＳ０のエラー位置多項式計算、エラー位置探索を行う。

時刻ｔ５で、ＥＣＣコア３６０は、クロック信号ＣＬＫに同期したセレクタＳＥＬ４、セレクタＳＥＬ５により選択されたＲＡＭ＿ＥからセクタＳ０のメインデータを読出し、ＥｘＯＲでセクタＳ０のメインデータのビットエラーを反転し、エラー訂正したセクタＳ０のメインデータをＳＰＩ用のクロック信号ＣＬＫに同期して入出力端子３３０のＤＯ端子からコントローラチップ４００に出力する。ＥＣＣコア３６０は、時刻ｔ６、ｔ７、ｔ８で、セクタＳ１、Ｓ２、Ｓ３のエラー訂正を行い、エラー訂正されたセクタＳ１、Ｓ２、Ｓ３のメインデータを入出力端子３３０を介してコントローラチップ４００の順次出力する。コントローラチップ４００のＣＰＵ＿ＩＦは、時刻ｔ６、ｔ７、ｔ８、ｔ９で受け取ったセクタＳ０、Ｓ１、Ｓ２、Ｓ３のメインデータをホスト装置へ転送する。

ＥＣＣコア３６０がセクタＳ０～Ｓ３のエラー位置多項式計算以降の処理を行っている間、ＮＡＮＤチップ２００は、セクタＳ４～Ｓ７のメインデータおよびパリティデータをＥＣＣ専用の入出力端子２２０を介してＥＣＣチップ３００に転送する。セクタＳ４～Ｓ７のデータ転送は、セクタＳ０～Ｓ３が外部に出力されるタイミングに応答して行われる。つまり、ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏの各々は、１／４ページ分（２つのセクタ分）しかデータを保持することができないので、保持していたデータが出力された後にＲＡＭ＿Ｅ、ＲＡＭ＿Ｏへのデータの上書きが可能になる。

次に、本実施例のフラッシュメモリのページの連続読出し動作について説明する。図７は、図４（Ｂ）に示す比較例のフラッシュメモリ（ＲＡＭ０、ＲＡＭ１がそれぞれ１／２ページ分のデータを記憶するサイズ（２ＫＢ）を備えている）の連続読出し動作のタイミングチャートであり、図８は、本実施例のフラッシュメモリ（ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏがそれぞれ１／４ページ分のデータを記憶するサイズ（１ＫＢ）を備えている）の連続読出し動作のタイミングチャートである。

図７、図８において、上側半分にＮＡＮＤチップ２００の動作を示し、下側半分がＥＣＣチップ３００のタイミングを示す。比較例のフラッシュメモリでは、メモリセルアレイのアレイ読出しは、図７に示すように、ＥＣＣチップ３００のＤＯ端子からページの先頭アドレスのデータが出力されたことに応答して行われる。例えば、端子ＤＯからページＰ０のセクタＳ０の先頭アドレスのデータが出力されると、ＮＡＮＤチップ２００は、ページＰ１のアレイ読出しを開始する。

ＮＡＮＤチップ２００は、メモリセルアレイから読み出されたページのデータをラッチＬ１のキャッシュＣ０、Ｃ１に保持し、次いで、ラッチＬ１のキャッシュＣ１のセクタＳ４～Ｓ７のデータをラッチＬ２のキャッシュＣ１に転送し、ＶＡＬＩＤ信号がハイレベルの期間中、ラッチＬ１のキャッシュＣ０に保持されたセクタＳ０～Ｓ３のデータとラッチＬ２のキャッシュＣ１に保持されたセクタＳ４～Ｓ７のデータとを１ページ分のデータとしてキャッシュ単位でＥＣＣチップ３００に転送する。ＮＡＮＤチップ２００からＥＣＣチップ３００にデータを転送するタイミングは、ＥＣＣチップ３００がコントローラチップ４００にキャッシュ単位の最終アドレスのデータを出力したタイミングとなる。例えば、ＮＡＮＤチップ２００は、ＥＣＣチップ３００がページＰ０のセクタＳ３の最終アドレスのデータを外部に出力したことに応答してページＰ１のセクタＳ０～Ｓ３のデータ転送を開始する。

ＥＣＣチップ３００は、セクタ単位で誤り検出および訂正を行い、ＤＯ端子から訂正したデータを出力する。ＥＣＣチップ３００がページの先頭アドレスのデータを出力すると、ＮＡＮＤチップ２００は、次のページのアレイ読出しを開始し、読み出したデータをラッチＬ１に保持する。次のページのアレイ読出しを開始するとき、ラッチＬ１のキャッシュＣ１のデータがラッチＬ２に転送されているため、ラッチＬ１に次のページのデータが上書きされても問題はない。

ＮＡＮＤチップ２００のコントローラ２７０のアドレスカウンタとＥＣＣチップ３００のコントローラ３８０のアドレスカウンタは同期しており、ＮＡＮＤチップ２００のコントローラ２７０は、当該アドレスカウンタによってカウントされた列アドレスにより、ＥＣＣチップ３００のＤＯ端子から出力されるページの先頭アドレスあるいはキャッシュの最終アドレスを知ることができる。アドレスカウンタは、クロック信号ＣＫのトグル回数をカウントすることで列アドレスをインクリメントする。

一方、本実施例のフラッシュメモリでは、図８に示すように、メモリセルアレイの読出しのタイミングは比較例と同じであり、つまり、ＥＣＣチップ３００のＤＯ端子からページの先頭アドレスのデータが出力されたことに応答して行われる。また、ＮＡＮＤチップ２００とＥＣＣチップ３００間のデータ転送は、比較例がキャッシュ単位で行うのに対し、本実施例では、セクタ単位で行われる。もし、１つのセクタのデータが転送されるならば、ＶＡＬＩＤ信号は、１つのセクタのデータ転送期間中、ハイレベルに遷移される。ＮＡＮＤチップ２００は、ＥＣＣチップ３００がセクタのデータ出力が完了したことに応答して、当該セクタから１／２ページ番目のセクタのデータをＥＣＣチップ３００に転送する。例えば、ＥＣＣチップ３００がセクタＳ０のデータの出力を完了すると、ＮＡＮＤチップ２００は、同じページのセクタＳ４のデータをＥＣＣチップ３００に転送し、ＥＣＣチップがセクタＳ１のデータの出力を完了すると、同じページのセクタＳ５のデータをＥＣＣチップ３００に転送する。セクタＳ０のデータ出力が完了したらＲＡＭ＿Ｅに次のセクタＳ４の上書きが可能であり、セクタＳ１のデータ出力が完了したらＲＡＭ＿Ｏに次のセクタＳ５の上書きが可能である。

次に、本実施例のフラッシュメモリの連続読出しを行うときの制約について説明する。ここで、ＮＡＮＤチップ２００が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、ＥＣＣチップ３００が１セクタ分のデータを出力する時間をｔＤＯＵＴ２、ＮＡＮＤチップ２００が１セクタ分のデータを出力してから当該セクタの誤り検出および訂正が終了するまでのレイテンシをｔＬＴＣＹとする。

比較例では、式（１）が制約となる。
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×４ ・・・（１）
これに対し、本実施例では、式（２）が制約となる。
ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×３ ・・・（２）

ＮＡＮＤチップ２００とＥＣＣチップ３００との間は、ＥＣＣ専用の入出力端子で接続されている。１セクタが５１２バイト、専用のＤＡＴＡ端子のビット幅を１６ビット、クロック信号ＣＫの周波数を８０ＭＨｚとすると、ｔＤＯＵＴ１＝４ｕｓ、ｔＬＴＣＹ＝４ｕｓとなる。このとき ｔＤＯＵＴ２＞（４＋４）／３＝２．７ｕｓとなる。

図９は、比較例のフラッシュメモリのページの連続読出し中に中断が生じた場合のタイミングチャート、図１０は、本実施例のフラッシュメモリのページの連続読出し中に中断が生じた場合のタイミングチャートである。例えば、ＥＣＣチップ３００のクロック信号ＣＬＫの停止などにより連続読出し中にＤＯ端子からのデータ出力が中断することがある（ＤＯ端子に中断箇所を示す）。このような中断が発生した場合、本実施例のフラッシュメモリでは、ＥＣＣチップ３００のＲＡＭ＿Ｅ、ＲＡＭ＿ＯがＮＡＮＤチップ２００から転送されたデータを保持しており、また、ＥＣＣチップ３００がページの先頭アドレスのデータを出力するまでは、次のページのアレイ読出しが行われないためラッチＬ１、Ｌ２にはその前のページのデータが保持されている。従って、中断によりデータが消失されることはなく、また、ＮＡＮＤチップ２００とＥＣＣチップ３００は、読出しを行っているページのアドレスを共有しているので、中断後に連続読出しを正しく再開することができる。

図１１は、本発明の変形例に係るフラッシュメモリの要部の構成を示す図である。先の実施例では、図４（Ａ）に示すようにＮＡＮＤチップ２００がキャッシュＣ０、Ｃ１を含むラッチＬ１とキャッシュＣ１を含むラッチＬ２とを備えていたが、本変形例では、図１１に示すようにＮＡＮＤチップ２００ＡがキャッシュＣ０、Ｃ１を含むラッチＬ１とキャッシュＣ０、Ｃ１を含むラッチＬ２とを備える。ラッチＬ１、Ｌ２は、それぞれ１ページ分のデータを保持することができる。

読出し動作時、ＮＡＮＤチップ２００Ａは、ラッチＬ２のキャッシュＣ０のセクタＳ０～Ｓ３のデータをＥＣＣチップ３００に転送した後、ラッチＬ１のキャッシュＣ０に保持した次のページのセクタＳ０～Ｓ３のデータをラッチＬ２のキャッシュＣ０に転送し、ラッチＬ２のキャッシュＣ１のセクタＳ４～Ｓ７のデータをＥＣＣチップ３００に転送した後、ラッチＬ１のキャッシュＣ１に保持した次のページのセクタＳ４～Ｓ７のデータをラッチＬ２のキャッシュＣ１に転送し、その後、メモリセルアレイから読み出した次のページのデータをラッチＬ１に保持する。ＥＣＣチップ３００は、先の実施例と同様の動作を行う。

以上説明したように、本実施例によれば、ＥＣＣチップ３００のＲＡＭ＿Ｅに偶数番目のセクタのデータ、ＲＡＭ＿Ｏに奇数番目のセクタのデータを交互に保持させることで、ＲＡＭ＿Ｅ、ＲＡＭ＿Ｏのデータサイズ（記憶容量）を削減することができ、これにより、でＥＣＣチップ３００の面積を縮小し、かつ低コスト化を図ることができる。さらにＮＡＮＤチップ２００とＥＣＣチップ３００との間をＥＣＣ専用のＤＡＴＡ端子を介して読出しデータを転送することでＥＣＣ処理に要する時間を短縮させることができる。

なお、上記実施例では、１つのページが８つのセクタ（１つのキャッシュが４つのセクタ）から構成される例を示したが、これは一例であり、例えば１つのページが４ＫＢ（１つのキャッシュが２ＫＢ）であるとき、１つのセクタが５１２バイトであれば、１つのページが８つのセクタから構成されるが、１ページが２ＫＢであれば、１つのページが４つのセクタから構成されるようにしてもよい。この場合にも、ＥＣＣチップ３００は、セクタ単位あるいは複数のセクタ単位でＥＣＣ処理を行うようにしてもよい（プログラム動作時、セクタ毎にパリティデータが生成され、読出し動作時、パリティデータに基づきセクタの誤り検出および訂正が行われる）。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
２００、２００Ａ：ＮＡＮＤチップ
２１０：ＳＰＩ用の入出力端子
２２０：ＥＣＣ専用の入出力端子
３００：ＥＣＣチップ
３１０：ＳＰＩ用の入出力端子
３２０：ＥＣＣ専用の入出力端子
４００：コントローラチップ
４１０：ＳＰＩ用の入出力端子

Claims (13)

1. ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイの読出し動作を制御する制御手段と、前記メモリセルアレイから読出したデータをＥＣＣチップに出力する出力手段とを備えたＮＡＮＤチップと、
   第１および第２の保持部と、当該第１および第２の保持部に保持されたデータの誤り検出および訂正を行うＥＣＣ手段とを備えたＥＣＣチップとを含み、
   １ページがｎ個のセクタから構成されるとき、前記出力手段がセクタ単位でデータを前記ＥＣＣチップに出力し、前記第１の保持部が偶数番目のセクタのデータを保持し、前記第２の保持部が奇数番目のセクタのデータを保持し、前記ＥＣＣ手段が第１の保持部または第２の保持部から読み出されたデータの誤り検出および訂正を行う、半導体記憶装置。
2. 前記第１および第２の保持部のそれぞれがｎ／４個のセクタのデータを保持可能であり、
   前記出力手段は、前記ＥＣＣチップがセクタのデータを外部に出力したことに応答して当該セクタからｎ／２番目のセクタのデータを前記ＥＣＣチップに出力する、請求項１に記載の半導体記憶装置。
3. 前記制御手段は、前記ＥＣＣチップがページの先頭のセクタのデータを外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す、請求項１に記載の半導体記憶装置。
4. 前記出力手段は、前記ＥＣＣチップにデータを出力するための第１の専用端子を含み、
   前記ＥＣＣチップは、前記第１の専用端子から出力されたデータを受け取る第２の専用端子を含む、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. 前記第１の専用端子は、クロック信号を出力するクロック端子、データを出力するＤＡＴＡ端子を含み、前記第２の専用端子は、前記クロック信号を受け取るクロック端子、データを入力するＤＡＴＡ端子とを含み、
   前記出力手段は、前記クロック信号に同期して前記ＤＡＴＡ端子からデータを出力し、
   前記ＥＣＣチップは、前記クロック信号に同期して前記ＤＡＴＡ端子からデータを入力する、請求項４に記載の半導体記憶装置。
6. 前記制御手段は、メモリセルアレイから読み出されたデータを保持する第１のラッチと、当該第１のラッチから転送されたデータを保持する第２のラッチとを含み、前記第１のラッチは１ページ分のデータを保持し、前記第２のラッチは１／２ページ分のデータを保持し、
   前記出力手段は、前記第１のラッチに保持された１／２ページ分の前半データと前記第２のラッチに保持された１／２ページ分の後半データとを前記ＥＣＣチップに出力する、請求項１ないし５いずれか１つに記載の半導体記憶装置。
7. １つのページが８個のセクタから構成され、前記ＥＣＣ手段がセクタ単位でデータの誤り検出および訂正を行う場合に、前記出力手段が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１セクタ分のデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１セクタ分のデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、
   ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×３の制約を有する、請求項１ないし６いずれか１つに記載の半導体記憶装置。
8. 前記ＮＡＮＤチップと前記ＥＣＣチップは、１つのパッケージ内に収容される、請求項１ないし７いずれか１つに記載の半導体記憶装置。
9. ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイの読出し動作を制御する制御手段と、前記メモリセルアレイから読出したデータをＥＣＣチップに出力する出力手段とを備えたＮＡＮＤチップと、第１および第２の保持部と、当該第１および第２の保持部に保持されたデータの誤り検出および訂正を行うＥＣＣ手段とを備えたＥＣＣチップとを含む半導体記憶装置における読出し方法であって、
   前記出力手段がセクタ単位でデータを前記ＥＣＣチップに出力し、
   前記第１の保持部が偶数番目のセクタのデータを保持し、前記第２の保持部が奇数番目のセクタのデータを保持し、
   前記ＥＣＣ手段が前記第１の保持部または前記第２の保持部から読み出されたデータの誤り検出および訂正を行い、訂正したデータを外部に出力する、読出し方法。
10. 前記出力手段は、クロック信号に同期して第１の専用端子から前記ＥＣＣチップにデータを出力し、
    前記ＥＣＣチップは、前記クロック信号に同期して前記第１の専用端子に接続された第２の専用端子からデータを受け取る、請求項９に記載の読出し方法。
11. 前記第１および第２の保持部のそれぞれがｎ／４個のセクタのデータを保持可能であり、
    前記出力手段は、前記ＥＣＣチップがセクタのデータを外部に出力したことに応答して当該セクタからｎ／２番目のセクタのデータを前記ＥＣＣチップに出力する、請求項９または１０に記載の読出し方法。
12. 前記制御手段は、前記ＥＣＣチップがページの先頭のセクタのデータを外部に出力するタイミングに応答して前記メモリセルアレイから次のページを読出す、請求項９に記載の読出し方法。
13. １つのページが８個のセクタから構成され、前記ＥＣＣ手段がセクタ単位でデータの誤り検出および訂正を行う場合に、前記出力手段が１セクタ分のデータを出力する時間をｔＤＯＵＴ１、前記ＥＣＣチップが１セクタ分のデータを外部に出力する時間をｔＤＯＵＴ２、前記ＮＡＮＤチップが１セクタ分のデータを出力してから当該セクタの誤り検出および訂正が終わるまでのレイテンシをｔＬＴＣＹとしたとき、
    ｔＤＯＵＴ１＋ｔＬＴＣＹ＜ｔＤＯＵＴ２×３の制約を有する、請求項９ないし１２いずれか１つに記載の読出し方法。

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