TWI720801B

TWI720801B - 具有封裝面積縮減的高頻寬晶粒對晶粒互連

Info

Publication number: TWI720801B
Application number: TW109102479A
Authority: TW
Inventors: 仲崇華; 軍翟; 胡坤忠
Original assignee: 美商蘋果公司
Priority date: 2019-02-27
Filing date: 2020-01-22
Publication date: 2021-03-01
Also published as: TW202032748A; WO2020176313A1; CN121311067A; US10770433B1; US20210020610A1; CN113498549A; CN113498549B; US20200273843A1; US20260005201A1; US12368137B2; US11587909B2; US20230154897A1

Abstract

所描述者係具有折疊晶粒配置的封裝結構及製造方法。在一實施例中，一種封裝結構包括一第一晶粒及並排的垂直中介層。一第二晶粒面朝下地在與該垂直中介層的一電連接上，且一局部中介層電連接該第一晶粒與該垂直中介層。

Description

具有封裝面積縮減的高頻寬晶粒對晶粒互連

本文描述的實施例係關於半導體封裝，且更具體地關於折疊晶粒封裝結構。

目前，可攜式及行動電子裝置（諸如，行動電話、個人數位助理(personal digital assistant, PDA)、數位相機、可攜式播放器、遊戲、及其他行動裝置）的市場需求要求將更多效能及特徵整合至越來越小的空間中。在半導體晶粒封裝的形狀因數（例如，厚度）及覆蓋區(footprint)（例如，面積）正在減少的同時，系統單晶片(system on chip, SoC)設計正變得更複雜。

對單塊晶粒中之較低技術節點的特徵縮放一般已經係朝向適應更高的SoC需求及面積縮減二者的道路。此已繼而顯著地更高度要求設計驗證，其已導致晶片內（亦稱為晶粒）的某些SoC核心（亦稱為IP區塊）的硬體及/或軟體的分割，諸如中央處理單元(central processing unit, CPU)、GPU（graphics processing unit，圖形處理單元）、記憶體應用處理器(memory-application processor, MEM/AP)、電壓調節、被動元件整合等。

最近，業界已開始著眼於將SoC核心晶粒分離(die splitting)成分開的晶粒。數種先進封裝解決方案係已出現作為潛在候選者以適應SoC晶粒分離，諸如具有重分布層(redistribution layer, RDL)的扇出型封裝、具有並排地安裝在中介層上之晶粒的2.5D封裝、或具有堆疊晶粒的3D封裝。

實施例描述包括一折疊晶粒配置的封裝結構。具體地，此類折疊晶粒配置可係用以將SoC核心分離成分開的晶粒。在實施例中，該折疊晶粒配置係以一垂直中介層及局部中介層的組合完成以電連接該等分離晶粒。該垂直中介層提供垂直互連，而該局部中介層提供側向互連。

實施例描述包括一折疊晶粒配置的封裝結構。具體地，此類折疊晶粒配置可係用以將SoC核心分離成分開的晶粒。在一實施例中，封裝結構包括第一繞線層，該第一繞線層包括第一側及與該第一側相對的第二側。第一晶粒及垂直中介層可係並排地位於第一繞線層的第一側上。垂直中介層包括從與第一繞線層的第一側耦接之垂直中介層的第一側至與垂直中介層的第一側相對之垂直中介層的第二側的電互連。第二晶粒係面朝下地位於垂直中介層的第二側上並與垂直中介層的第二側電連接，且局部中介層係位於第一繞線層的第二側上且與第一晶粒及垂直中介層電連接。

在一態樣中，根據實施例的折疊晶粒封裝結構可利用垂直堆疊及局部中介層二者，以同時達成高頻寬晶粒對晶粒互連及封裝覆蓋區（面積）縮減二者。相較於扇出型RDL或2.5D封裝解決方案，此一堆疊配置可縮減覆蓋區。此外，相較於使用諸如穿矽通孔(through-silicon via, TSV)之技術形成的面對面晶粒互連可係昂貴的3D封裝解決方案，此一堆疊配置可提供顯著的成本節約。

在各種實施例中，參考圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及組態結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節（例如，特定組態、尺寸、及程序等）。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述公知的半導體程序及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、組態、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、組態、或特性。

如本文所用之「在…上方(over)」、「至(to)」、「介於…之間(between)」、「橫跨(span)」、及「在…上(on)」之用語可指稱一層相對於其他層的一相對位置。在另一層「上方」、「橫跨」另一層、或在另一層「上」或者接合「至」另一層或與另一層「接觸(contact)」的一層可直接與該另一層接觸或可具有一或多個中介層。一層介於（多個）層「之間」可直接與該等層接觸或可具有一或多個中介層。

現在參考圖1，提供根據實施例之層疊封裝(package on package, PoP)結構的截面側視圖繪示。如圖所示，PoP結構300可包括具有根據實施例之折疊晶粒配置的下封裝結構100，及經安裝在下封裝結構100上的頂封裝結構200。如圖所示，下封裝結構100可包括第一封裝級111及在第一封裝級111下方的第二封裝級171。第一封裝級可包括經堆疊在第一晶粒110上且與其偏置的第一晶粒140。例如，此可藉由將第一晶粒140堆疊在第二晶粒110及機械小晶片120（例如，矽）上完成。垂直中介層130亦經堆疊在第二晶粒110上，且與該第二晶粒電連接。繞線層160橫跨第一晶粒140的端子146及垂直中介層130的端子136。根據實施例，繞線層160可扇出（或扇入）與垂直中介層130及第一晶粒140的連接。雖然繞線層160可在垂直中介層130與第一晶粒140之間形成一些電連接，但根據實施例，繞線層160並不形成垂直中介層130與第一晶粒140之間的所有電連接。在一些實施例中，繞線層160不包括垂直中介層與第一晶粒之間的任何電連接。如圖1所示，位於第二封裝級171內的局部中介層170可係用以完成第一晶粒140與垂直中介層130之間的電連接，其繼而連接至第二晶粒110，完成從第一晶粒140、至繞線層160（可選的）、至局部中介層170、至繞線層160（可選的）、至垂直中介層130、至第二晶粒110的電路徑。據此，此方法利用（第一晶粒140、第二晶粒110、垂直中介層130）以及局部中介層170二者的垂直堆疊，以達成高頻寬晶粒對晶粒互連及封裝面積縮減二者。

例如，根據實施例，第一晶粒140可係包括較高效能核心（例如，CPU、GPU）或使用較小節點技術製造之核心的主晶片，而第二晶粒110可係包括較低效能核心（例如，RF、記憶體）或使用較大節點技術製造之核心的子晶片。針對晶粒分離設想各種潛在原因。

在一實施例中，封裝結構包括第一繞線層160，該第一繞線層包括第一側162及與該第一側相對的第二側164。第一晶粒140及垂直中介層130係並排地（且側向相鄰地）位於第一繞線層160的第一側162上。垂直中介層130包括從與第一繞線層160的第一側162耦接之垂直中介層的第一側132至與垂直中介層的第一側相對之垂直中介層的第二側164的電互連130。例如，電互連130可係（或包括）通過主體矽小晶片的柱或穿矽通孔(TSV)。第二晶粒110係面朝下地在垂直中介層130的第二側134上並與垂直中介層的第二側電連接。根據實施例，局部中介層170係安裝在第一繞線層160的第二側164上並與第一晶粒140及垂直中介層130電連接。在一實施例中，局部中介層170包括在局部中介層之第一側172上的複數個端子176，局部中介層的第一側與第一繞線層160的第二側164耦接，且局部中介層170不包括在與局部中介層之第一側172相對之局部中介層之第二側174上的端子。因此，相對於垂直中介層130的垂直佈線，局部中介層170可用於第一晶粒140與垂直中介層130之間的側向佈線。

仍參考圖1，第一模製化合物150可封裝第一晶粒140、垂直中介層130、及第二晶粒110。額外地，機械小晶片120可係附接至側向相鄰於第二晶粒110的第一晶粒140。更具體地說，第一晶粒140可例如使用黏著劑層148附接至第二晶粒110及機械小晶片120。第一複數個導電柱104可從第一繞線層160延伸並穿過第一模製化合物150。

第二模製化合物180可將局部中介層170封裝在第一繞線層160的第二側164上。額外地，第二複數個導電柱185可從第一繞線層160延伸並穿過第二模製化合物180。如所繪示的，第二繞線層190可係形成在第二模製化合物180上並連接至第二複數個導電柱185。在一實施例中，第二繞線層190係在平坦化表面上，該平坦化表面包括第二模製化合物180、第二複數個導電柱185、及局部中介層170。焊料凸塊199可係放置在第二繞線層190的著陸墊196上。例如，焊料凸塊199可係用於安裝至電路板上。

在繪示於圖1中的特定層疊封裝(PoP)實施例中，第二封裝200可係安裝在下封裝100上。例如，第二封裝200可係安裝在與第一複數個導電柱104的電連接上。在一實施例中，第二封裝包括與繞線基材220連接並封裝在模製化合物230內的晶片210。在一實施例中，晶片210係記憶體晶片，諸如動態隨機存取記憶體(dynamic random-access memory, DRAM)或NAND。晶片210可藉由各種方法（包括打線接合212）與繞線基材220連接。

圖2係根據一實施例之各種封裝組件的示意俯視圖佈局繪示。雖然實施例不限於所提供的特定組態，應將圖2理解為根據實施例之折疊晶粒結構之特別平穩的實施方案。如圖所示，第一晶粒140可在封裝結構內佔據最大面積。第一晶粒140亦係位於第二晶粒110下方。此位置可促進至封裝結構內之電路板的最接近佈線。

如圖所示，第一晶粒140及垂直中介層130彼此側向相鄰（或並排）。第二晶粒110（或子晶片）可取決於其所含有的核心而依需要定大小。組件的相對寬度(W)係繪示在於圖1中繪示之側向重疊的方向上。組件的相對深度(D)係繪示在正交於寬度的方向上。在一實施例中，第二晶粒110與垂直中介層130重疊，且可與垂直中介層130的區域完全地重疊。第二晶粒110可與第一晶粒140部分地或完全地重疊。在所繪示的實施例中，第二晶粒110具有比第一晶粒140更小的面積，且僅與第一晶粒140部分地重疊。在此一實施例中，機械小晶片120可與第一晶粒140的一些剩餘區域重疊。此可提供匹配封裝結構之機械穩定性及熱膨脹。機械小晶片120可額外幫助熱效能。如圖所示，局部中介層170與第一晶粒140及垂直中介層130重疊。如所繪示者，組件之比較深度(D)可僅係側向及垂直佈線所需的深度。例如，局部中介層深度(D)可小於第一晶片140且可選地小於垂直中介層130。垂直中介層130可具有小於第二晶粒110且可選地小於局部中介層170的深度。

在一實施例中，第一晶粒140佔據比第二晶粒110更大的面積。第一晶粒140及第二晶粒110可包括分離邏輯。例如，一個IP邏輯區塊（例如，CPU）可在一個晶粒中，而另一IP邏輯區塊(GPU)在另一晶粒中。在另一實例中，一個IP邏輯區塊（例如，具有可選的較小處理節點的較高效能區塊）在一個晶粒中，而另一IP邏輯區塊（例如，具有可選的較大處理節點的較低效能區塊）在第二晶粒中。在一實施例中，第一晶粒140的第一電晶體係使用比第二晶粒110的第二電晶體更小的處理節點形成。

現參考圖3及圖4A至圖4F，圖3係繪示根據一實施例之形成封裝結構之序列的流程圖；圖4A至圖4F係根據一實施例之形成封裝結構之序列的截面側視圖繪示。為了清楚及簡明起見，參考繪示於圖4A至圖4F中的特徵描述圖3的流程圖。在下文描述中，處理序列可係用以形成封裝結構，且特別地用以形成相關於圖1描述的第一封裝級結構及第二封裝級結構以及提供在圖5及圖6中的結構變化。

如圖4A所示，在操作3010，第二晶粒110及機械小晶片120係放置在載體基材102上。第二晶粒110可包括第一側112及與第一側相對的第二側114。相似地，機械小晶片120可包括與第二側124相對的第一側122。在所繪示的實施例中，第二晶粒110係附接至面朝上的載體基材102。在一實施例中，第二晶粒110的第一側112包括暴露端子116（例如，銅墊）及鈍化材料117。在一些實施例中，鈍化材料117可係用於混合接合的氧化物材料（例如，氧化矽）。第二晶粒110及機械小晶片120可係可選地分別使用黏著劑層118、128緊固在載體基材102上。在一實施例中，機械小晶片120係由用於熱膨脹匹配的矽形成。

在繪示於圖4A的實施例中，第一複數個導電柱104係位於載體基材102上。第一複數個導電柱104可在第二晶粒110及機械小晶片120的放置之前形成。例如，可電鍍第一複數個導電柱104。替代地，可將第一複數個導電柱104放置在基材上。此可在第二晶粒110與機械小晶片120的放置之前或在稍後的時間發生。在一實施例中，第二晶粒110及機械小晶片120係放置在周邊內，或在第一複數個導電柱104的列之間。

在操作3020，如圖4B所繪示者，垂直中介層130係接合至第二晶粒110。垂直中介層130可係使用諸如混合接合的技術來接合，以達成高密度端子節距（例如，小於15 µm）、或使用微（焊料）凸塊以達成小於40 µm的端子節距密度。垂直中介層130可包括在垂直中介層之第一側132上的端子136、從端子136延伸至在相對於垂直中介層之第一側之垂直中介層之第二側134上的端子138的電互連135。端子138係接合至第二晶粒110的端子116。在所繪示的具體實施例中，將垂直中介層130之第二側134上的端子138及鈍化層137（例如，氧化物）與第二晶粒110的端子116及鈍化層117混合接合（金屬對金屬及氧化物對氧化物）。

仍參考圖4B，在操作3030，第一晶粒140係放置在第二晶粒110上，且可選地在機械小晶片120上。第一晶粒140可係面朝上地放置並使用黏著劑148緊固。如所繪示者，第一晶粒140包括第一側142及與第一側142相對的第二側144，該第一側包括端子146。第二晶粒110及機械小晶片120的高度可大約相同，以促進附接第一晶粒140。

應理解處理序列中可存在變化。例如，第一晶粒140可係在接合垂直中介層130之前放置。在另一變化中，垂直中介層130及第二晶粒110係在放置在載體基材102上之前接合。此外，第一複數個導電柱104可係在各種時間形成或放置。

現參考圖4C，在操作3040，將第二晶粒110、可選的機械小晶片120、垂直中介層130、第一晶粒140、及可選的第一複數個導電柱104封裝在模製化合物150中。此可接著額外的平坦化及/或蝕刻以暴露端子146、136及第一複數個導電柱104，該等導電柱可在模製化合物150的第一側152與第二側154之間延伸。在替代處理序列中，在模製操作後，將第一複數個導電柱104形成在模製化合物150中。

如圖4D所繪示者，接著將繞線層160可選地形成在模製化合物的第一側152、第一晶粒140的第一側142、垂直中介層130的第一晶粒132上，並與第一晶粒140的端子146及垂直中介層130的端子136電連接。繞線層160亦可稱為重分佈層(RDL)。例如，繞線層160可使用介電層166沉積及圖案化、及金屬晶種沉積、圖案化、及電鍍（例如，銅）形成以形成重分佈線164。接觸墊亦可形成為繞線層160中之重分佈線的一部分，或除了該等重分佈線之外而形成。

現參考圖4E，在操作3050，局部中介層170係安裝在與第一晶粒140及垂直中介層130的電連接上。在一實施例中，局部中介層170包括單一面且面朝下地安裝。例如，局部中介層170包括第一側172、與第一側174相對的第二側。第一側包括分別接合至第一晶粒140及垂直中介層130之端子146、136的複數個端子176。在一實施例中，接合係使用焊料凸塊179完成。如圖所示，局部中介層170包括佈線171以電連接垂直中介層130及第一晶粒140。

類似地，如同第一複數個導電柱104，第二複數個導電柱185可係形成在繞線層160上。第二複數個導電柱185可係在局部中介層170的放置之前形成。例如，可電鍍第二複數個導電柱185。替代地，可將第二複數個導電柱185放置在下方結構上。此可在局部中介層170的放置之前或在稍後的時間發生。在一實施例中，將局部中介層170係放置在邊緣內，或在第二複數個導電柱185的列之間。

現參考圖4F，在操作3060，局部中介層170及可選地將第二複數個導電柱185係封裝在第二模製化合物180中。此可接著額外的平坦化及/或蝕刻以暴露局部中介層170的第二側174及第二複數個導電柱185，該等導電柱可在第二模製化合物180的第一側182與第二側184之間延伸。在替代處理序列中，在模製操作後，將第二複數個導電柱185形成在模製化合物180中。

接著各種處理序列可係取決於待形成的最終封裝結構來執行。在繪示於圖4F的例示性實施例中，將包括一或多個絕緣層192及繞線層194的第二繞線層190形成在第二模製化合物180的第一側182上、在經暴露的第二複數個柱185上、及可選地直接形成在局部中介層174的第二側174上。第二繞線層190可包括著陸墊196，且焊料凸塊199可係放置於著陸墊196上以用於進一步整合，接著移除載體基材102。

圖5係根據一實施例之層疊封裝結構的截面側視圖繪示。圖5實質類似於提供在圖1中的結構，除了使用微（焊料）凸塊139將垂直中介層130接合至第二晶粒110。

圖6係根據一實施例之覆晶球柵陣列(flip chip ball grid array, FCBGA)封裝結構的截面側視圖繪示。如先前所述，包括第一封裝級111及第二封裝級171的封裝結構可係整合至包括PoP及覆晶FCBGA的各種封裝組態中。在繪示於圖6的一實施例中，著陸墊196可在立柱197上。封裝結構100可係使用焊料凸塊199接合至封裝基材402。接著可將底部填充材料195施加在封裝100與封裝基材402之間。接著可將封裝（焊料）凸塊404施加至封裝基材402的相對側以用於安裝至電路板等上。

在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化對於形成折疊晶粒封裝結構而言係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵及動作應理解為可用於說明之申請專利範圍的實施例。

100:封裝結構/封裝 102:載體基材 104:導電柱 110:第二晶粒/第一晶粒 111:第一封裝級 112:第一側 114:第二側 116:端子 117:鈍化材料/鈍化層 118:黏著劑層 120:機械小晶片 122:第一側 124:第二側 128:黏著劑層 130:垂直中介層/電互連 132:第一側/第一晶粒 134:第二側 135:電互連 136:端子 137:鈍化層 138:端子 139:微（焊料）凸塊 140:第一晶粒 142:第一側 144:第二側 146:端子 148:黏著劑層/黏著劑 150:模製化合物 152:第一側 154:第二側 160:繞線層 162:第一側 164:第二側/重分佈線 166:介電層 170:局部中介層 171:第二封裝級/佈線 172:第一側 174:第二側/第一側/局部中介層 176:端子 179:焊料凸塊 180:模製化合物 182:第一側 184:第二側 185:第二複數個導電柱 190:第二繞線層 192:絕緣層 194:繞線層 195:底部填充材料 196:著陸墊 197:立柱 199:焊料凸塊 200:頂封裝結構/第二封裝 210:晶片 212:打線接合 220:繞線基材 230:模製化合物 300:PoP結構 402:封裝基材 404:封裝（焊料）凸塊 3010:操作 3020:操作 3030:操作 3040:操作 3050:操作 3060:操作 D:深度 W:相對寬度

［圖1］係根據一實施例之層疊封裝(package on package)結構的截面側視圖繪示。［圖2］係根據一實施例之各種封裝組件的示意俯視圖佈局繪示。［圖3］係繪示根據一實施例之形成封裝結構之序列的流程圖。［圖4A］至［圖4F］係根據一實施例之形成封裝結構之序列的截面側視圖繪示。［圖5］係根據一實施例之層疊封裝結構的截面側視圖繪示。［圖6］係根據一實施例之覆晶球柵陣列封裝結構的截面側視圖繪示。

100:封裝結構/封裝

104:導電柱

110:第二晶粒/第一晶粒

111:第一封裝級

120:機械小晶片

130:垂直中介層/電互連

132:第一側/第一晶粒

134:第二側

136:端子

140:第一晶粒

146:端子

148:黏著劑層/黏著劑

150:模製化合物

160:繞線層

162:第一側

164:第二側/重分佈線

170:局部中介層

171:第二封裝級/佈線

172:第一側

174:第二側/第一側/局部中介層

176:端子

180:模製化合物

185:第二複數個導電柱

190:第二繞線層

196:著陸墊

199:焊料凸塊

200:頂封裝結構/第二封裝

210:晶片

212:打線接合

220:繞線基材

230:模製化合物

300:PoP結構

Claims

一種封裝結構，其包含：一第一繞線層，其包括一第一側及與該第一側相對的一第二側；一第一晶粒及一垂直中介層，其等並排在該第一繞線層的該第一側上，其中該垂直中介層包括從與該第一繞線層的該第一側耦接之該垂直中介層的一第一側至與該垂直中介層的該第一側相對之該垂直中介層的一第二側的電互連；一第二晶粒，其面朝下地在該垂直中介層的該第二側上並與該垂直中介層的該第二側電連接；及一局部中介層，其在該第一繞線層的該第二側上並與該第一晶粒及該垂直中介層電連接；其中該第二晶粒佔據比該垂直中介層及該局部中介層均更大的一面積。
如請求項1之封裝結構，其中該局部中介層包括在該局部中介層的一第一側上的複數個端子，該局部中介層的該第一側與該第一繞線層的該第二側耦接，且該局部中介層不包括在與該局部中介層的該第一側相對之該局部中介層的一第二側上的一端子。
如請求項1之封裝結構，其中該第一晶粒佔據比該第二晶粒更大的一面積。
如請求項3之封裝結構，其中該第一晶粒及該第二晶粒包含分離邏輯。
如請求項3之封裝結構，其中該第一晶粒之第一電晶體係使用比該第二晶粒之第二電晶體更小的一處理節點形成。
如請求項3之封裝結構，其進一步包含附接至側向相鄰於該第二晶粒之該第一晶粒之一機械小晶片(mechanical chiplet)。
如請求項1之封裝結構，其中該垂直中介層與該第二晶粒混合接合。
如請求項1之封裝結構，其中焊料凸塊電連接該垂直中介層與該第二晶粒。
一種封裝結構，其包含：一第一繞線層，其包括一第一側及與該第一側相對的一第二側；一第一晶粒及一垂直中介層，其等並排在該第一繞線層的該第一側上，其中該垂直中介層包括從與該第一繞線層的該第一側耦接之該垂直中介層的一第一側至與該垂直中介層的該第一側相對之該垂直中介層的一第二側的電互連；一第二晶粒，其面朝下地在該垂直中介層的該第二側上並與該垂直中介層的該第二側電連接；一局部中介層，其在該第一繞線層的該第二側上並與該第一晶粒及該垂直中介層電連接；一第一模製化合物，該第一模製化合物封裝該第一晶粒、該垂直中介層、及該第二晶粒；及一第二模製化合物，該第二模製化合物將該局部中介層封裝在該第一繞線層的該第二側上。
如請求項9之封裝結構，其進一步包含一機械小晶片，該機械小晶片附接至側向相鄰於該第二晶粒之該第一晶粒。
如請求項9之封裝結構，其進一步包含第一複數個導電柱，該第一複數個導電柱自該第一繞線層延伸並穿過該第一模製化合物。
如請求項9之封裝結構，其中該第一晶粒之第一電晶體係使用比該第二晶粒之第二電晶體更小的一處理節點形成。
如請求項9之封裝結構，其進一步包含第二複數個導電柱，該第二複數個導電柱自該第一繞線層延伸並穿過該第二模製化合物。
如請求項13之封裝結構，其進一步包含一第二繞線層，該第二繞線層在該第二模製化合物上並連接至該第二複數個導電柱。
如請求項14之封裝結構，其中該第二繞線層係在一平坦化表面上，該平坦化表面包括該第二模製化合物、該第二複數個導電柱、及該局部中介層。
如請求項13之封裝結構，其進一步包含一第二封裝，該第二封裝在該第一複數個導電柱上並與該第一複數個導電柱電連接。
如請求項13之封裝結構，其進一步包含複數個焊料凸塊，其將該第二繞線層電連接至一封裝佈線基材。
一種形成一封裝結構的方法，其包含：將一第二晶粒及機械小晶片放置在一載體基材上；將一垂直中介層接合至該第二晶粒；將一第一晶粒放置在該第二晶粒及該機械小晶片上；將該第二晶粒、該機械小晶片、該垂直中介層、及該第一晶粒封裝在一第一模製化合物中；將一局部中介層安裝在該垂直中介層及該第一晶粒上且與該垂直中介層及該第一晶粒電連接；及將該局部中介層封裝在一第二模製化合物中。
如請求項18之方法，其中將該垂直中介層接合至該第二晶粒包含混合接合。
如請求項18之方法，其中將該垂直中介層接合至該第二晶粒包含焊料凸塊法。