JP2021048195A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】一つの実施形態は、スペーサ構造の実装形態を適切に構成できる半導体装置を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置において、基板は、主面を有する。コントローラチップは、第１の表面及び第１の裏面を有する。コントローラチップは、第１の表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。第１のスペーサは、第２の表面及び第２の裏面を有する。第１のスペーサは、第２の裏面が主面に実装される。第１のスペーサは、第２の表面の主面からの高さが第１の裏面の主面からの高さの上限と下限との間の範囲内である。第２のスペーサは、第３の表面及び第３の裏面を有する。第２のスペーサは、第３の裏面が主面に実装される。第２のスペーサは、第３の表面の主面からの高さが第１の裏面の主面からの高さの上限と下限との間の範囲内である。【選択図】図１

Description

本実施形態は、半導体装置及び半導体装置の製造方法に関する。

半導体装置では、基板の主面に半導体チップ及びスペーサが実装され、スペーサの上に複数の他の半導体チップが実装され、スペーサ構造の実装形態が構成される。このとき、スペーサ構造の実装形態を適切に構成することが望まれる。

特許第５８４０４７９号公報 米国特許出願公開２０１３／０１１４３２３号明細書 米国特許出願公開２０１６／０２７６３１２号明細書

一つの実施形態は、スペーサ構造の実装形態を適切に構成できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

一つの実施形態によれば、基板とコントローラチップと第１のスペーサと第２のスペーサとを有する半導体装置が提供される。基板は、主面を有する。コントローラチップは、第１の表面及び第１の裏面を有する。コントローラチップは、第１の表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。第１のスペーサは、第２の表面及び第２の裏面を有する。第１のスペーサは、第２の裏面が主面に実装される。第１のスペーサは、第２の表面の主面からの高さが第１の裏面の主面からの高さの上限と下限との間の範囲内である。第２のスペーサは、第３の表面及び第３の裏面を有する。第２のスペーサは、第３の裏面が主面に実装される。第２のスペーサは、第３の表面の主面からの高さが第１の裏面の主面からの高さの上限と下限との間の範囲内である。

図１は、第１の実施形態にかかる半導体装置の構成を示す断面図である。 図２は、第１の実施形態におけるスペーサ及びコントローラチップの高さを示す拡大断面図である。 図３は、第１の実施形態におけるスペーサ及びコントローラチップの高さを示す拡大断面図である。 図４は、第１の実施形態の第１の変形例におけるスペーサ及びコントローラチップのレイアウト構成を示す平面図である。 図５は、第１の実施形態の第１の変形例におけるスペーサ、コントローラチップ及びメモリチップの積層構成を示す断面図である。 図６は、第１の実施形態の第２の変形例におけるスペーサ及びコントローラチップのレイアウト構成を示す平面図である。 図７は、第１の実施形態の第３の変形例におけるスペーサ及びコントローラチップのレイアウト構成を示す平面図である。 図８は、第１の実施形態の第３の変形例におけるスペーサ及びコントローラチップ及びメモリチップの積層構成を示す断面図である。 図９は、第１の実施形態の第４の変形例におけるスペーサ及びコントローラチップ及びメモリチップの積層構成を示す断面図である。 図１０は、第２の実施形態にかかる半導体装置の製造方法を示す工程断面図である。 図１１は、第２の実施形態の変形例におけるスペーサ及びコントローラチップの高さを示す拡大断面図である。 図１２は、第２の実施形態の変形例におけるスペーサ及びコントローラチップの高さを示す拡大断面図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる半導体装置は、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）の要求を満たすために、コントローラチップ及び複数のメモリチップが混載されたマルチチップモジュール構成が採用されることがある。マルチチップモジュール構成において、コントローラチップは、高速化・低消費電力化の要求に応じてチップ面積が小さく抑制されるのに対し、メモリチップは、大容量化の要求に応じてチップ面積が大きくされる傾向にある。半導体装置では、コンパクト実装化の要求に応じて、コントローラチップ及びメモリチップ間の面積差をスペーサで埋めつつ複数チップを上下に重ねて積層配置するスペーサ構造が採用され得る。

例えば、基板の最も面積が大きい面（主面）にコントローラチップがワイヤボンド方式でフェイスアップ実装されるとともにその周辺に複数のスペーサが実装され、コントローラチップ及びスペーサの上に複数のメモリチップが接着フィルムを介して積層されワイヤボンド方式で基板にフェイスアップ実装される。このスペーサ構造を、フェイスアップ実装＋フェイスアップ実装のスペーサ構造と呼ぶことにする。

フェイスアップ実装＋フェイスアップ実装のスペーサ構造では、コントロールチップと最下のメモリチップとの間にコントロールチップのボンディングワイヤのための隙間空間を確保する必要がある。このため、規定枚数のメモリチップを実装するための基板から最上のメモリチップまでの実装高さが高くなりやすい。

あるいは、基板の主面にコントローラチップがフリップチップ方式でフェイスダウン実装されるとともにその周辺に複数のスペーサが実装され、コントローラチップ及びスペーサの上に複数のメモリチップが接着フィルムを介して積層されワイヤボンド方式で基板にフェイスアップ実装される。このスペーサ構造を、フェイスダウン実装＋フェイスアップ実装のスペーサ構造と呼ぶことにする。

フェイスダウン実装＋フェイスアップ実装のスペーサ構造では、コントロールチップと最下のメモリチップとの間にコントロールチップのボンディングワイヤのための隙間空間が不要である。このため、フェイスダウン実装＋フェイスアップ実装のスペーサ構造は、フェイスアップ実装＋フェイスアップ実装のスペーサ構造に比べて、規定枚数のメモリチップを実装するための基板から最上のメモリチップまでの実装高さを低くすることができる。

フェイスダウン実装＋フェイスアップ実装のスペーサ構造の半導体装置では、更なるコンパクト実装化の要求に応じて、コントロールチップが薄型化されると、コントロールチップが実装時の熱変形等の影響を受け撓んでいることがある。このとき、基板上におけるコントロールチップの裏面とスペーサの表面との高さの差が大きいと、その高さの差を吸収するためにその上に積層すべき接着フィルムを大幅に厚くすることになり、基板から最上のメモリチップまでの実装高さが高くなる可能性がある。

そこで、本実施形態では、フェイスダウン実装＋フェイスアップ実装のスペーサ構造の半導体装置において、基板の主面からの各スペーサの高さをコントロールチップの高さの上限と下限との間の範囲内になるように構成することで、接着フィルムの薄膜化及びそれによる実装高さの低減を目指す。

具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す図である。

半導体装置１は、基板１０、コントローラチップ２０、複数のメモリチップ４０−１〜４０−８、封止樹脂５０、外部電極６０、複数のスペーサ７０−１〜７０−２、及び複数の接着フィルム３０−１〜３０−１０を有する。以下では、基板１０の最も面積が大きい面のうちの一つ（表面１０ａ、第１主面）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。

半導体装置１では、基板１０の上にコントローラチップ２０及び複数のメモリチップ４０−１〜４０−８が順に積層され、複数のメモリチップ４０−１〜４０−８における最下のメモリチップ４０−１と基板１０との間におけるコントローラチップ２０の側方に複数のスペーサ７０−１〜７０−２が配される。コントローラチップ２０は、フェイスダウン状態で基板１０にフリップチップ実装され、複数のメモリチップ４０−１〜４０−８は、フェイスアップ状態で基板１０にワイヤボンド実装される。これにより、フェイスダウン実装＋フェイスアップ実装のスペーサ構造が構成される。

基板１０は、＋Ｚ側に表面（主面）１０ａを有し、−Ｚ側に裏面１０ｂを有する。基板１０の表面１０ａには、コントローラチップ２０、複数のスペーサ７０−１〜７０−２、複数のメモリチップ４０−１〜４０−８、及び複数の接着フィルム３０−１〜３０−１０がそれぞれ実装され、基板１０の裏面１０ｂには、外部電極６０が実装されている。基板１０の表面１０ａ側に実装されたコントローラチップ２０、複数のスペーサ７０−１〜７０−２、複数のメモリチップ４０−１〜４０−８、及び複数の接着フィルム３０−１〜３０−１０は、封止樹脂５０で封止されている。封止樹脂５０は、絶縁物を主成分とする材料で形成され、例えば絶縁性・熱可塑性を有する第１の樹脂を主成分とする材料で形成され得る。基板１０の裏面１０ｂ側に実装された外部電極６０は、導電物を主成分とする材料で形成され得るとともに、その表面が露出されており、外部から電気的に接続され得る。

基板１０は、ソルダーレジスト層１１、プリプレグ層１２、コア層１３、導電層１４、及びスルーホール電極１５を有する。ソルダーレジスト層１１は、絶縁物（例えば、絶縁性の有機系物質）を主成分とする材料で形成され得る。プリプレグ層１２は、絶縁物（例えば、絶縁性樹脂）を主成分とする材料で形成され得る。コア層１３は、絶縁物（例えば、絶縁性樹脂）を主成分とする材料で形成され得る。導電層１４は、導電物（例えば、銅）を主成分とする材料で形成され得る。スルーホール電極１５は、導電物（例えば、銅）を主成分とする材料で形成され得る。

コントローラチップ２０は、−Ｚ側に表面２０ａを有し、＋Ｚ側に裏面２０ｂを有する。コントローラチップ２０は、フリップチップ方式で基板１０に実装され得る。コントローラチップ２０の表面２０ａは、基板１０の表面１０ａに対面している。コントローラチップ２０は、複数のバンプ電極２１を介して基板１０の表面１０ａにフェイスダウン方式（フリップチップ方式）で実装される。すなわち、コントローラチップ２０は、表面２０ａが基板１０の表面１０ａに対面した状態で基板１０の表面１０ａに複数のバンプ電極２１を介して実装される。コントローラチップ２０及び基板１０に挟まれた空間における複数のバンプ電極２１の間の隙間は、接着樹脂（アンダーフィル）２２で満たされている。

コントローラチップ２０は、主として半導体（例えば、シリコン）を主成分とする材料で形成されている。バンプ電極２１は、金属（例えば、銅）を主成分とする材料で形成されている。接着樹脂２２は、絶縁物を主成分とする材料で形成され、例えば絶縁性・接着性を有する第２の樹脂を主成分とする材料（例えば、エポキシ樹脂を主成分とする材料）で形成され得る。

例えば、図２、図３に示すように、コントローラチップ２０の裏面２０ｂは、実装時の熱変形等の影響により、＋Ｚ側に凸になるように撓んでいる。図２、図３は、スペーサ７０及びコントローラチップ２０の高さを示す拡大断面図である。コントローラチップ２０の裏面２０ｂは、基板１０の表面１０ａからの高さについて上限高さＨ２０ｂ＿ｍａｘと下限高さＨ２０ｂ＿ｍｉｎとを有する。裏面２０ｂは、Ｙ方向の中央付近の箇所で上限高さＨ２０ｂ＿ｍａｘを有し、＋Ｙ側の端部及び−Ｙ側の端部で下限高さＨ２０ｂ＿ｍｉｎを有する。

なお、図２、図３では、基板１０が平坦である場合を例示しているが、基板１０自身が実装時の熱変形等の影響により撓んでいる場合、基板１０の表面１０ａからの高さの基準は、表面１０ａにおけるコントローラチップ２０が実装されている箇所のＺ位置を採用し得る。

図１に示す接着フィルム３０−１は、基板１０の表面１０ａを覆い、スペーサ７０−１が積層される。接着フィルム３０−１は、コントローラチップ２０の周辺に配され、例えばコントローラチップ２０の−Ｙ側に配される。接着フィルム３０−１は、スペーサ７０−１が基板１０の表面１０ａに接着されることを媒介する。接着フィルム３０−１は、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）又はＤＢＦ（Ｄｉｅ Ｂｏｎｄｉｎｇ Ｆｉｌｍ）とも呼ばれる。

スペーサ７０−１は、表面７０ａ及び裏面７０ｂを有する。スペーサ７０−１は、裏面７０ｂが接着フィルム３０−１を介して基板１０の表面１０ａに実装され、表面７０ａに接着フィルム３０−３を介してメモリチップ４０−１が積層される。スペーサ７０−１は、接着フィルム３０−３を介してメモリチップ４０−１を基板１０の＋Ｚ側で支持するのに十分な強度を有する材料で形成され得る。スペーサ７０−１は、半導体（例えば、シリコン）を主成分とする材料で形成されてもよいし、樹脂（例えば、ポリイミド樹脂）を主成分とする材料で形成されてもよい。

例えば、図２に示すように、スペーサ７０−１の表面７０ａの基板１０の表面１０ａからの高さＨ７０ａ１は、上限高さＨ２０ｂ＿ｍａｘと下限高さＨ２０ｂ＿ｍｉｎとの間の範囲内である。これにより、スペーサ７０−１の高さは、コントローラチップ２０の高さにほぼそろっていると見なすことができる。

図１に示す接着フィルム３０−２は、基板１０の表面１０ａを覆い、スペーサ７０−２が積層される。接着フィルム３０−２は、コントローラチップ２０の周辺に配され、例えばコントローラチップ２０の＋Ｙ側に配される。接着フィルム３０−２は、スペーサ７０−２が基板１０の表面１０ａに接着されることを媒介する。接着フィルム３０−２は、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）又はＤＢＦ（Ｄｉｅ Ｂｏｎｄｉｎｇ Ｆｉｌｍ）とも呼ばれる。

スペーサ７０−２は、表面７０ａ及び裏面７０ｂを有する。スペーサ７０−２は、裏面７０ｂが接着フィルム３０−２を介して基板１０の表面１０ａに実装され、表面７０ａに接着フィルム３０−２を介してメモリチップ４０−１が積層される。スペーサ７０−２は、接着フィルム３０−３を介してメモリチップ４０−１を基板１０の＋Ｚ側で支持するのに十分な強度を有する材料で形成され得る。スペーサ７０−２は、半導体（例えば、シリコン）を主成分とする材料で形成されてもよいし、樹脂（例えば、ポリイミド樹脂）を主成分とする材料で形成されてもよい。

例えば、図３に示すように、スペーサ７０−２の表面７０ａの基板１０の表面１０ａからの高さＨ７０ａ２は、上限高さＨ２０ｂ＿ｍａｘと下限高さＨ２０ｂ＿ｍｉｎとの間の範囲内である。これにより、スペーサ７０−２の高さは、コントローラチップ２０の高さにほぼそろっていると見なすことができる。スペーサ７０−２の高さは、スペーサ７０−１の高さと均等であってもよい。

図１に示す接着フィルム３０−３は、コントローラチップ２０の裏面２０ｂを覆い、スペーサ７０−１の表面７０ａを覆い、スペーサ７０−２の表面７０ａを覆い、メモリチップ４０−１が積層される。接着フィルム３０−３は、コントローラチップ２０及び複数のスペーサ７０−１，７０−２とメモリチップ４０−１との間に配されている。接着フィルム３０−３は、メモリチップ４０−１をコントローラチップ２０及び複数のスペーサ７０−１，７０−２に接着させており、ＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）又はＤＢＦ（Ｄｉｅ Ｂｏｎｄｉｎｇ Ｆｉｌｍ）とも呼ばれる。

例えば、図２、図３に示すように、スペーサ７０−１の高さがコントローラチップ２０の高さにほぼそろっていると見なすことができ、スペーサ７０−２の高さがコントローラチップ２０の高さにほぼそろっていると見なすことができるので、接着フィルム３０−３の厚さを容易に薄くすることができる。例えば、接着フィルム３０−３の厚さは、コントローラチップ２０の上限高さＨ２０ｂ＿ｍａｘと下限高さＨ２０ｂ＿ｍｉｎとの差（ΔＨ２０ｂ＝Ｈ２０ｂ＿ｍａｘ−Ｈ２０ｂ＿ｍｉｎ）に所定の厚さマージンを加えた大きさにしてもよい。

複数のメモリチップ４０−１〜４０−８は、コントローラチップ２０及び複数のスペーサ７０−１，７０−２の＋Ｚ側で積層される。メモリチップ４０−１〜４０−８は、コントローラチップ２０と少なくとも１つのスペーサ７０とに跨って配される。図１では、メモリチップ４０−１〜４０−８がコントローラチップ２０と２つのスペーサ７０とに跨って配される構成が例示されている。複数のメモリチップ４０−１〜４０−８の間には、接着フィルム３０−４〜３０−１０が介在し、接着フィルム３０−４〜３０−１０を介して互いに接着されている。

各メモリチップ４０−１〜４０−８は、表面及び裏面を有する。各メモリチップ４０−１〜４０−８は、裏面が接着フィルム３０に接着され、表面に電極パッドが配されている。各メモリチップ４０−１〜４０−８は、主として半導体（例えば、シリコン）を主成分とする材料で形成されている。

複数のメモリチップ４０−１〜４０−８は、それぞれ、ワイヤボンド方式で基板１０に実装され得る。このとき、基板１０における導電層１４が表面（＋Ｚ側の主面）１０ａ上に複数の電極パターンを有し、各メモリチップ４０−１〜４０−８の電極パッドがボンティングワイヤ４１を介して基板１０の表面上の電極パターンに電気的に接続され得る。これにより、複数のメモリチップ４０−１〜４０−８は、ワイヤボンド方式によりスペーサ構造で基板１０に実装され得る。

半導体装置１において、各接着フィルム３０−１〜３０−１０の厚さを比較すると、図１に示すように、接着フィルム３０−３の厚さは、接着フィルム３０−１及び接着フィルム３０−２の厚さと同じかそれよりも少し厚い。接着フィルム３０−３の厚さは、接着フィルム３０−４〜３０−１０の厚さと同じかそれよりも少し厚い。すなわち、接着フィルム３０−３の厚さを複数のメモリチップ４０−１〜４０−８間の各接着フィルム３０−４〜３０−１０の厚さと同程度まで薄膜化できれば、半導体装置１の実装高さを容易に低減できる。

なお、各接着フィルム３０−１〜３０−１０は、絶縁物を主成分とする材料で形成され、例えば絶縁性・接着性を有する第３の樹脂を主成分とする材料（例えば、アクリルポリマーとエポキシ樹脂とを含む材料）で形成され得る。

以上のように、第１の実施形態では、フェイスダウン実装＋フェイスアップ実装のスペーサ構造の半導体装置１において、基板１０の表面１０ａからの各スペーサ７０−１，７０−２の高さをコントロールチップ２０の高さの上限と下限との間の範囲内になるように構成する。これにより、接着フィルム３０−３を容易に薄膜化できるので、半導体装置１の実装高さを容易に低減できる。

なお、コントローラチップ２０は、−Ｚ側に凸になるように撓んでいてもよい。この場合でも、基板１０の表面１０ａからの各スペーサ７０−１，７０−２の高さをコントロールチップ２０の高さの上限と下限との間の範囲内になるように構成することで、実施形態と同様の効果を実現可能である。

あるいは、半導体装置１ｉにおいて、複数のスペーサ７０ｉ−１，７０ｉ−２は、図４に示すようにレイアウトされていてもよい。図４は、第１の実施形態の第１の変形例におけるスペーサ７０ｉ−１，７０ｉ−２及びコントローラチップ２０ｉのレイアウト構成を示す平面図である。

コントローラチップ２０ｉは、ＸＹ平面視において、基板１０の表面１０ａの中心を含む領域に配されている。スペーサ７０ｉ−１，７０ｉ−２は、互いに面積が均等である。スペーサ７０ｉ−１は、コントローラチップ２０ｉの−Ｘ側に配されている。スペーサ７０ｉ−２は、コントローラチップ２０ｉの＋Ｘ側に配されている。

このとき、図５に示すように、複数のメモリチップ４０ｉ−１，４０ｉ―２は、接着フィルム３０ｉ−３，３０ｉ−４を介してスペーサ７０ｉ−１及びコントローラチップ２０ｉの＋Ｚ側に積層されていてもよい。複数のメモリチップ４０ｉ−３，４０ｉ―４は、接着フィルム３０ｉ−５，３０ｉ−６を介してスペーサ７０ｉ−２及びコントローラチップ２０ｉの＋Ｚ側に積層されていてもよい。図５は、第１の実施形態の第１の変形例におけるスペーサ７０ｉ−１，７０ｉ−２、コントローラチップ２０ｉ及びメモリチップ４０ｉ−１〜４０ｉ―４の積層構成を示す断面図であり、図４のＡ−Ａ線に沿って切った場合に相当する断面を示す。図５では、簡略化のため、ボンディングワイヤの図示を省略している。

スペーサ７０ｉ−１は、接着フィルム３０ｉ−３を介してメモリチップ４０ｉ−１を支持するのに十分な強度を有する材料で形成され得る。スペーサ７０ｉ−１は、半導体（例えば、シリコン）を主成分とする材料で形成されてもよいし、樹脂（例えば、ポリイミド樹脂）を主成分とする材料で形成されてもよい。スペーサ７０ｉ−２は、接着フィルム３０ｉ−５を介してメモリチップ４０ｉ−３を支持するのに十分な強度を有する材料で形成され得る。スペーサ７０ｉ−２は、半導体（例えば、シリコン）を主成分とする材料で形成されてもよいし、樹脂（例えば、ポリイミド樹脂）を主成分とする材料で形成されてもよい。

各メモリチップ４０ｉ−１〜４０ｉ―４は、ボンディングワイヤを介して、図４に示す基板１０の表面１０ａ上の複数の電極パターン１０１−１〜１０１−２ｋ（ｋは、任意の２以上の整数）に電気的に接続される。ＸＹ平面視において、スペーサ７０ｉ−１は、複数の電極パターン１０１−１〜１０１−ｋとコントローラチップ２０ｉとの間に配されている。スペーサ７０ｉ−２は、複数の電極パターン１０１−（ｋ＋１）〜１０１−２ｋとコントローラチップ２０ｉとの間に配されている。

コントローラチップ２０ｉは、例えば矩形の外形を有し、４つの辺２０ｉ１〜２０ｉ４を有する。辺２０ｉ１は、Ｙ方向に延び、辺２０ｉ２に対してＸ方向に離間しながら向かい合い、辺２０ｉ３，２０ｉ４に±Ｙ方向の両端で交差している。辺２０ｉ２は、Ｙ方向に延び、辺２０ｉ１に対してＸ方向に離間しながら向かい合い、辺２０ｉ３，２０ｉ４に±Ｙ方向の両端で交差している。辺２０ｉ３は、Ｘ方向に延び、辺２０ｉ４に対してＹ方向に離間しながら向かい合い、辺２０ｉ２，２０ｉ１に±Ｘ方向の両端で交差している。辺２０ｉ４は、Ｘ方向に延び、辺２０ｉ３に対してＹ方向に離間しながら向かい合い、辺２０ｉ２，２０ｉ１に±Ｘ方向の両端で交差している。

スペーサ７０ｉ−１は、辺２０ｉ１に並ぶように配される。スペーサ７０ｉ−１は、Ｙ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ１に沿って延びている。スペーサ７０ｉ−２は、辺２０ｉ２に並ぶように配される。スペーサ７０ｉ−２は、Ｙ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ２に沿って延びている。スペーサ７０ｉ−１及びスペーサ７０ｉ−２は、その外形寸法が互いに均等であってもよい。スペーサ７０ｉ−１及びスペーサ７０ｉ−２の面積を互いに均等とすることができる。

このように、半導体装置１ｉでは、スペーサ７０ｉ−１及びスペーサ７０ｉ−２の面積を互いに均等とすることができるので、スペーサ７０ｉ−１及びスペーサ７０ｉ−２の材料（例えば、シリコン等の半導体）の使用効率を向上できる。

また、スペーサ７０ｉ−１及びスペーサ７０ｉ−２の外形寸法を互いに均等とすることで、スペーサ７０ｉ−１及びスペーサ７０ｉ−２の厚みのバラツキを低減でき、その観点からも、接着フィルム３０ｉ−３，３０ｉ−５の厚さを薄膜化できるので、半導体装置１ｉの実装高さを容易に低減できる。

あるいは、半導体装置１ｊにおいて、複数のスペーサ７０ｊ−１〜７０ｊ−４は、図６に示すようにレイアウトされていてもよい。図６は、第１の実施形態の第２の変形例におけるスペーサ７０ｊ−１〜７０ｊ−４及びコントローラチップ２０ｉのレイアウト構成を示す平面図である。

複数のスペーサ７０ｊ−１〜７０ｊ−４は、互いに面積が均等である。複数のスペーサ７０ｊ−１〜７０ｊ−４は、その外形寸法が互いに均等であってもよい。スペーサ７０ｊ−１及びスペーサ７０ｊ−３は、コントローラチップ２０ｉの−Ｘ側に配されている。スペーサ７０ｊ−２及びスペーサ７０ｊ−４は、コントローラチップ２０ｉの＋Ｘ側に配されている。

スペーサ７０ｊ−１及びスペーサ７０ｊ−３は、スペーサ７０ｉ−１（図４参照）におけるＹ方向の中央付近の部分が除去されて２分割されて得られる。Ｙ方向におけるスペーサ７０ｊ−１及びスペーサ７０ｊ−３の間に隙間の空間があることで、半導体装置１ｊの製造する際にその隙間を介して封止樹脂５０をスペーサ７０ｊ−１及びスペーサ７０ｊ−３とコントローラチップ２０ｉとの間の空間に容易に満たすことができる。

スペーサ７０ｊ−２及びスペーサ７０ｊ−４は、スペーサ７０ｉ−２（図４参照）におけるＹ方向の中央付近の部分が除去されて２分割されて得られる。Ｙ方向におけるスペーサ７０ｊ−２及びスペーサ７０ｊ−４の間に隙間の空間があることで、半導体装置１ｊの製造する際にその隙間を介して封止樹脂５０をスペーサ７０ｊ−１及びスペーサ７０ｊ−３とコントローラチップ２０ｉとの間の空間に容易に満たすことができる。

このとき、スペーサ７０ｊ−１〜７０ｊ−４、コントローラチップ２０ｉ及びメモリチップ４０ｉ−１〜４０ｉ―４の積層構成は、図５と同様であってもよい。

このように、半導体装置１ｊでは、スペーサ７０ｊ−１〜７０ｊ−４の面積を互いに均等とすることができるので、スペーサ７０ｊ−１〜７０ｊ−４の材料の使用効率を向上できる。

また、スペーサ７０ｊ−１〜７０ｊ−４の外形寸法を互いに均等とすることで、スペーサ７０ｊ−１〜７０ｊ−４の厚みのバラツキを低減でき、その観点からも、接着フィルム３０ｉ−３，３０ｉ−５の厚さを薄膜化できるので、半導体装置１ｊの実装高さを容易に低減できる。

あるいは、半導体装置１ｋにおいて、複数のスペーサ７０ｋ−１〜７０ｋ−５は、図７に示すようにレイアウトされていてもよい。図７は、第１の実施形態の第３の変形例におけるスペーサ７０ｋ−１〜７０ｋ−５及びコントローラチップ２０ｉのレイアウト構成を示す平面図である。

コントローラチップ２０ｉは、ＸＹ平面視において、基板１０の表面１０ａの中心を含む領域に配されている。スペーサ７０ｋ−１〜７０ｋ−５は、互いに面積が均等である。スペーサ７０ｋ−１は、コントローラチップ２０ｉの−Ｘ側に配されている。スペーサ７０ｋ−２は、コントローラチップ２０ｉの＋Ｘ側に配されている。スペーサ７０ｋ−３は、コントローラチップ２０ｉの＋Ｘ側に配されており、スペーサ７０ｋ−２の＋Ｙ側に配されている。スペーサ７０ｋ−４は、コントローラチップ２０ｉの−Ｙ側に配されている。スペーサ７０ｋ−５は、コントローラチップ２０ｉの＋Ｙ側に配されている。

このとき、図８に示すように、複数のメモリチップ４０ｋ−１〜４０ｋ―４は、接着フィルム３０ｋ−６〜３０ｋ−９を介してスペーサ７０ｋ−１〜７０ｋ−５及びコントローラチップ２０ｉの＋Ｚ側に積層されていてもよい。なお、各スペーサ７０ｋ−１〜７０ｋ−５が接着フィルム３０ｋ−１〜３０ｋ−５を介して基板に配されている点は、実施形態と同様である。図８は、第１の実施形態の第３の変形例におけるスペーサ７０ｋ−１〜７０ｋ−５、コントローラチップ２０ｉ及びメモリチップ４０ｋ−１〜４０ｋ―４の積層構成を示す断面図であり、図７のＢ−Ｂ線に沿って切った場合に相当する断面を示す。図８では、簡略化のため、ボンディングワイヤの図示を省略している。

各スペーサ７０ｋ−１〜７０ｋ−５は、接着フィルム３０ｋ−６を介してメモリチップ４０ｋ−１を支持するのに十分な強度を有する材料で形成され得る。各スペーサ７０ｋ−１〜７０ｋ−５は、半導体（例えば、シリコン）を主成分とする材料で形成されてもよいし、樹脂（例えば、ポリイミド樹脂）を主成分とする材料で形成されてもよい。

各メモリチップ４０ｋ−１〜４０ｋ―４は、ボンディングワイヤを介して、図７に示す基板１０の表面１０ａ上の複数の電極パターン１０１−１〜１０１−２ｋ（ｋは、任意の２以上の整数）に電気的に接続される。ＸＹ平面視において、スペーサ７０ｋ−１は、複数の電極パターン１０１−１〜１０１−ｋとコントローラチップ２０ｉとの間に配されている。スペーサ７０ｋ−２，７０ｋ−３は、それぞれ、複数の電極パターン１０１−（ｋ＋１）〜１０１−２ｋとコントローラチップ２０ｉとの間に配されている。スペーサ７０ｋ−４は、コントローラチップ２０ｉの−Ｙ側において、複数の電極パターン１０１−１〜１０１−ｋと複数の電極パターン１０１−（ｋ＋１）〜１０１−２ｋとの間に配されている。スペーサ７０ｋ−５は、コントローラチップ２０ｉの＋Ｙ側において、複数の電極パターン１０１−１〜１０１−ｋと複数の電極パターン１０１−（ｋ＋１）〜１０１−２ｋとの間に配されている。

スペーサ７０ｋ−１は、コントローラチップ２０ｉの辺２０ｉ１に並ぶように配される。スペーサ７０ｋ−１は、Ｙ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ１に沿って延びている。スペーサ７０ｋ−２，７０ｋ−３は、それぞれ、辺２０ｉ２に並ぶように配される。スペーサ７０ｋ−２，７０ｋ−３は、それぞれ、Ｙ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ２に沿って延びている。スペーサ７０ｋ−４は、辺２０ｉ４に並ぶように配される。スペーサ７０ｋ−４は、Ｘ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ４に沿って延びている。スペーサ７０ｋ−５は、辺２０ｉ３に並ぶように配される。スペーサ７０ｋ−５は、Ｘ方向に沿った方向を長手方向とする矩形の外形を有し、辺２０ｉ３に沿って延びている。

スペーサ７０ｋ−１〜７０ｋ−５は、その外形寸法が互いに均等であってもよい。スペーサ７０ｋ−１〜７０ｋ−５の面積を互いに均等とすることができる。

このように、半導体装置１ｋでは、スペーサ７０ｋ−１〜７０ｋ−５の面積を互いに均等とすることができるので、スペーサ７０ｋ−１〜７０ｋ−５の材料（例えば、シリコン等の半導体）の使用効率を向上できる。

また、スペーサ７０ｋ−１〜７０ｋ−５の外形寸法を互いに均等とすることで、スペーサ７０ｋ−１〜７０ｋ−５の厚みのバラツキを低減でき、その観点からも、接着フィルム３０ｋ−６の厚さを薄膜化できるので、半導体装置１ｋの実装高さを容易に低減できる。

あるいは、半導体装置１ｎにおいて、図９に示すように、コントローラチップ２０ｎの裏面２０ｂｎにスペーサ９０ｎが配されていてもよい。図９は、第１の実施形態の第４の変形例におけるスペーサ７０ｉ−１，７０ｉ−２，９０ｎ、コントローラチップ２０ｎ及びメモリチップ４０ｉ−１〜４０ｉ―４の積層構成を示す断面図であり、図４のＡ−Ａ線に沿って切った場合に相当する断面を示す。図９では、簡略化のため、ボンディングワイヤの図示を省略している。
スペーサ９０ｎは、コントローラチップ２０ｎの裏面２０ｂｎと封止樹脂５０との熱膨張率差を緩和可能な材料（例えば、半導体と第１の樹脂との中間的な熱膨張率を有する材料、又は熱膨張率差で生じる応力を緩和可能な材料）で形成され、例えば、ポリイミド樹脂を主成分とする材料で形成され得る。スペーサ９０ｎとコントローラチップ２０ｎの裏面２０ｂｎとは、図示しない接着フィルムにより接着されている。複数のメモリチップ４０ｉ−１，４０ｉ―２は、接着フィルム３０ｉ−３，３０ｉ−４を介してスペーサ７０ｉ−１及びスペーサ９０ｎの＋Ｚ側に積層されている。

半導体装置１ｎの製造工程において、スペーサ９０ｎは、個片化前のコントローラチップ２０ｎを含むウェハに貼り付けられ、その後に、スペーサ９０ｎ及びコントローラチップ２０ｎが一体として個片化され、その後、スペーサ９０ｎ及びコントローラチップ２０ｎが一体として基板１０に実装される。このため、図２、図３に示す下限高さＨ２０ｂ＿ｍｉｎ、上限高さＨ２０ｂ＿ｍａｘとして、スペーサ９０ｎ及びコントローラチップ２０ｎが一体となった部材の＋Ｚ側の面（すなわち、スペーサ９０ｎの＋Ｚ側の面）の高さとしてよい。

図５の構成において、コントローラチップ２０ｉの裏面２０ｂｉと封止樹脂５０との密着力が小さく、封止後に封止樹脂５０が裏面２０ｂｉから剥がれる可能性がある。

それに対して、図９の構成では、スペーサ９０ｎを介してコントローラチップ２０ｎの裏面２０ｂｎと封止樹脂５０との密着性を向上でき、封止後に封止樹脂５０が裏面２０ｂｉ側（スペーサ９０ｎの＋Ｚ側の面）から剥がれることを抑制できる。

（第２の実施形態）
第２の実施形態にかかる半導体装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、半導体装置１の製造方法については、特に限定していない。

例えば、半導体装置１の製造する際に、基板１０に複数のバンプ電極を介してコントローラチップ２０をマウントする（実装する）とともに複数のバンプ電極の隙間にアンダーフィルを充填してからスペーサ７０をマウントする（実装する）とする。

コントローラチップ２０をマウントする際に、接着樹脂２２の充填後にコントローラチップ２０の周囲に接着樹脂２２の溶融片（Ｂｌｅｅｄ）が流れ出すことがある。その後、溶融片（Ｂｌｅｅｄ）上にスペーサ７０をマウントすると、スペーサ７０の基板１０への密着性が劣化して剥がれる懸念がある。スペーサ７０が剥がれると、それにより他のチップへ応力がかかることなどにより、メモリチップの電極パッドと基板上の電極パターンとの間のボンディングワイヤの電気的な接続経路のいずれかが断線及び／又は剥がれ等で遮断されるなど、電気的な接続不良が発生する可能性がある。

また、溶融片（Ｂｌｅｅｄ）の厚みによっては、高さ方向のばらつきが増大し得る。すなわち、基板１０上におけるコントロールチップ２０の上面とスペーサ７０の上面との高さの差が大きくなり、その高さの差を吸収するためにその上に積層すべき接着フィルム３０を大幅に厚くすることになり、基板１０から最上のメモリチップ４０までの実装高さが高くなる可能性がある。

そこで、第２の実施形態では、図１０に示すように、半導体装置１の製造方法において、基板１０上にスペーサ７０をマウントしてからコントローラチップ２０をマウントすることで、スペーサ７０と基板１０との間に接着樹脂２２の溶融片（Ｂｌｅｅｄ）が介在することを抑制する。図１０は、第２の実施形態にかかる半導体装置１の製造方法を示す工程断面図である。

図１０（ａ）の工程では、基板１０の表面１０ａにおけるスペーサ７０−１，７０−２を実装すべき領域に接着フィルム３０−１，３０−２を配置する。そして、接着フィルム３０−１，３０−２の＋Ｚ側にスペーサ７０−１，７０−２を配置する。これにより、スペーサ７０−１，７０−２が接着フィルム３０−１，３０−２を介して基板１０の表面１０ａに接着されマウントされる（実装される）。

図１０（ｂ）の工程では、基板１０の表面１０ａにおけるスペーサ７０−１，７０−２の間の領域に、複数のバンプ電極２１を介してコントローラチップ２０を配置する。このとき、コントローラチップ２０の表面２０ａが基板１０の表面１０ａに対向する状態で、基板１０の表面１０ａにコントローラチップ２０を配置する。そして、基板１０の表面１０ａとコントローラチップ２０の表面２０ａとの間における複数のバンプ電極２１の隙間に接着樹脂２２を充填させる。その後、基板１０を介して複数のバンプ電極２１が第１の温度に加熱されある程度溶融される。

このとき、接着樹脂２２の溶融片（Ｂｌｅｅｄ）２２ａが流れ出す可能性があるが、既に、スペーサ７０が接着フィルム３０を介して基板１０の表面１０ａにマウントされているので、スペーサ７０と基板１０との間に接着樹脂２２の溶融片（Ｂｌｅｅｄ）が介在しない。

図１０（ｃ）の工程では、ボンディングヘッド２１０がコントローラチップ２０の裏面２０ｂを加圧し、複数のバンプ電極２１が基板１０の表面１０ａ上の電極に押し付けられる。それとともに、基板１０を介して複数のバンプ電極２１が第１の温度より高い第２の温度に加熱され表面１０ａ上の電極と接合される。

このとき、第２の温度は、接着樹脂２２のガラス転位点より高い温度としてもよい。仮に、接着樹脂２２をガラス転位点より低い温度に加熱すると、接着樹脂２２が熱収縮し基板１０を撓ませる可能性がある。一方、接着樹脂２２をガラス転位点より高い温度に加熱すると、接着樹脂２２がアモルファス状態になり熱収縮による応力を開放できるので、基板１０を平坦に戻すことができる。

図１０（ｄ）の工程では、コントローラチップ２０及びスペーサ７０−１，７０−２の＋Ｚ側に接着フィルム３０−３を配置する。そして、接着フィルム３０−３の＋Ｚ側にメモリチップ４０−１を配置する。これにより、メモリチップ４０−１が接着フィルム３０−３を介してコントローラチップ２０及びスペーサ７０−１，７０−２の＋Ｚ側に接着されマウントされる（実装される）。

その後、メモリチップ４０−２〜４０−８が接着フィルム３０−４〜３０−１０を介してさらに＋Ｚ側に接着されマウントされる（実装される）。これにより、図１に示す半導体装置１が得られる。

以上のように、第２の実施形態では、スペーサ７０を基板１０の表面１０ａに実装し、その後に、コントローラチップ２０を基板１０の表面１０ａに実装する。これにより、スペーサ７０と基板１０との間に接着樹脂２２の溶融片（Ｂｌｅｅｄ）が介在することを抑制できるので、電気的な接続不良を抑制でき、半導体装置１の実装高さを容易に低減できる。

なお、図１０（ａ）、図１０（ｂ）の工程では、基板１０の主面１０ａからの各スペーサ７０の高さをコントロールチップ２０の高さの上限と下限との間の範囲内になるように構成する。そのため、図１０（ｃ）の工程において、ボンディングヘッド２１０がコントローラチップ２０の裏面２０ｂにおけるスペーサ７０の表面７０ａより低い部分を加圧できない可能性があり、バンプ電極２１と基板１０の表面１０ａ上の電極との接合が不十分になる可能性がある。

その点を考慮し、半導体装置において、基板の主面からの各スペーサの高さをコントロールチップの高さの下限より低くように構成してもよい。

例えば、図１１、図１２に示すようにスペーサ７０ｐ−１，７０ｐ−２を構成してもよい。図１１は、第２の実施形態の変形例におけるスペーサ７０ｐ−１及びコントローラチップ２０の高さを示す拡大断面図である。図１２は、第２の実施形態の変形例におけるスペーサ７０ｐ−２及びコントローラチップ２０の高さを示す拡大断面図である。スペーサ７０ｐ−１の表面７０ａｐの基板１０の表面１０ａからの高さＨ７０ａｐ１は、コントローラチップ２０の裏面２０ｂの下限高さＨ２０ｂ＿ｍｉｎより低い。スペーサ７０ｐ−２の表面７０ａｐの基板１０の表面１０ａからの高さＨ７０ａｐ２は、コントローラチップ２０の裏面２０ｂの下限高さＨ２０ｂ＿ｍｉｎより低い。これにより、図１０（ｃ）の工程において、ボンディングヘッド２１０がコントローラチップ２０の裏面２０ｂを容易に加圧できる。

このとき、下限高さＨ２０ｂ＿ｍｉｎ及び高さＨ７０ａｐ２の差が上限高さＨ２０ｂ＿ｍａｘ及び下限高さＨ２０ｂ＿ｍｉｎの差より小さくなっていてもよい。すなわち、次の数式１が成り立っていてもよい。
Ｈ２０ｂ＿ｍｉｎ−Ｈ７０ａｐ２＜Ｈ２０ｂ＿ｍａｘ−Ｈ２０ｂ＿ｍｉｎ・・・数式１

これにより、図１０（ｃ）の工程でボンディングヘッド２１０がコントローラチップ２０の裏面２０ｂを容易に加圧できるとともに、コントロールチップ２０の裏面とスペーサの表面との高さの差を抑制できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ、１ｊ、１ｋ，１ｎ 半導体装置、１０ 基板、２０，２０ｉ，２０ｎ コントローラチップ、３０，３０−１〜３０−１０，３０ｉ−１〜３０ｉ−６，３０ｋ−１〜３０ｋ−１０ 接着フィルム、７０，７０−１，７０−２，７０ｉ，７０ｉ−１，７０ｉ−２，７０ｊ，７０ｊ−１〜７０ｊ−４，７０ｋ，７０ｋ−１〜７０ｋ−５，７０ｐ，７０ｐ−１，７０ｐ−２，９０ｎ スペーサ。

Claims (9)

1. 主面を有する基板と、
   第１の表面及び第１の裏面を有し、前記第１の表面が前記主面に対面した状態で前記主面に複数のバンプ電極を介して実装されたコントローラチップと、
   第２の表面及び第２の裏面を有し、前記第２の裏面が前記主面に実装され、前記第２の表面の前記主面からの高さが前記第１の裏面の前記主面からの高さの上限と下限との間の範囲内である第１のスペーサと、
   第３の表面及び第３の裏面を有し、前記第３の裏面が前記主面に実装され、前記第３の表面の前記主面からの高さが前記第１の裏面の前記主面からの高さの上限と下限との間の範囲内である第２のスペーサと、
   を備えた半導体装置。
2. 前記第１のスペーサの面積と前記第２のスペーサの面積とは、平面視において、互いに均等であり、
   前記コントローラチップの外縁は、第１の辺と前記第１の辺に向かい合う第２の辺とを有し、
   前記第１のスペーサは、平面視において、前記第１の辺に並び、
   前記第２のスペーサは、平面視において、前記第２の辺に並ぶ
   請求項１に記載の半導体装置。
3. 前記第１のスペーサの面積と前記第２のスペーサの面積とは、平面視において、互いに均等であり、
   前記コントローラチップの外縁は、第１の辺と前記第１の辺に交差する第２の辺とを有し、
   前記第１のスペーサは、平面視において、前記第１の辺に並び、
   前記第２のスペーサは、平面視において、前記第２の辺に並ぶ
   請求項１に記載の半導体装置。
4. 前記主面を覆い、前記第１のスペーサが積層される第１の接着フィルムと、
   前記主面を覆い、前記第２のスペーサが積層される第２の接着フィルムと、
   少なくとも前記第１の裏面及び前記第２の表面を覆う第３の接着フィルムと、
   第４の表面及び第４の裏面を有し、前記第４の裏面が前記第３の接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される第１のメモリチップと、
   をさらに備え、
   前記第３の接着フィルムの厚さは、前記第１の接着フィルムの厚さと均等である、又は、前記第１の接着フィルムの厚さより大きく、
   前記第３の接着フィルムの厚さは、前記第２の接着フィルムの厚さと均等である、又は、前記第２の接着フィルムの厚さより大きく
   請求項１から３のいずれか１項に記載の半導体装置。
5. 前記第４の表面を覆う第４の接着フィルムと、
   第５の表面及び第５の裏面を有し、前記第５の裏面が前記第４の接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装される第２のメモリチップと、
   をさらに備えた
   前記第３の接着フィルムの厚さは、前記第４の接着フィルムの厚さと均等である、又は、前記第４の接着フィルムの厚さより大きい
   請求項４に記載の半導体装置。
6. 主面を有する基板と、
   第１の表面及び第１の裏面を有し、前記第１の表面が前記主面に対面した状態で前記主面に複数のバンプ電極を介して実装されたコントローラチップと、
   第２の表面及び第２の裏面を有し、前記第２の裏面が前記主面に実装され、前記第２の表面の前記主面からの高さが前記第１の裏面の前記主面からの高さの下限より低い第１のスペーサと、
   第３の表面及び第３の裏面を有し、前記第３の裏面が前記主面に実装され、前記第３の表面の前記主面からの高さが前記第１の裏面の前記主面からの高さの下限より低い第２のスペーサと、
   を備えた半導体装置。
7. 少なくとも前記第１の裏面及び前記第２の表面又は前記第３の表面を覆う接着フィルムと、
   第４の表面及び第４の裏面を有し、前記第４の裏面が前記接着フィルムに接着され、前記主面に配された複数の電極パターンに複数のボンディングワイヤを介して実装されるメモリチップと、
   をさらに備えた
   請求項６に記載の半導体装置。
8. 第１のスペーサを基板の主面に実装し、第２のスペーサを前記基板の主面に実装することと、
   コントローラチップの表面を前記主面に対面した状態で複数のバンプ電極を介して前記コントローラチップを前記主面に実装することと、
   を備えた半導体装置の製造方法。
9. 前記コントローラチップを前記主面に実装することは、
   前記コントローラチップの表面が前記基板の主面に対向する状態で前記主面に前記複数のバンプ電極を介して前記コントローラチップを配置することと、
   前記コントローラチップの裏面をボンディングツールのヘッドで前記基板の側に押圧することと、
   を含む
   請求項８に記載の半導体装置の製造方法。

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