JP2010080801A - 半導体装置 - Google Patents

Abstract

【課題】 プロセッサLSIとメモリとの間の転送が年々増加し、通信量の向上と通信にかかる電力の削減が求められている。これに対し、LSIを積層し通信距離を削減する方法が考えられる。
しかしながら、これまでのプロセッサLSIとメモリLSIの単純な積層に対し、積層工程におけるコストの低減、積層するメモリLSIの自由度の拡大が必要になるという課題を発見した。
【解決手段】 積層LSI外への1GHzを超える高速な通信を行う回路を備えた外部通信LSI、汎用のCPUなどを含むプロセッサLSI、DRAMなどを含むメモリLSIをこの順で積層し、これらのLSI間をシリコン貫通電極で接続することで、高速大容量通信を最短経路で行う。また、積層するメモリLSIの入出力端子に対してプロセッサLSIとの接続を容易化するインタポーザを接続するで、メモリの自由度を向上させる。
【選択図】 図１

Description

本発明は、積層実装されたLSI群に関する。

LSIは、微細加工技術の進化とともに、より多くのトランジスタを１チップに集積することで性能向上を図ってきた。しかしながら、微細化の限界や、最先端プロセスの利用コストの増大などの影響で、これまでのような1チップへの集積化を進めることが必ずしも最適解ではなくなる。そこで、複数のLSIを積層することによる3次元方向の集積が有望な技術となる。
このとき、積層されるLSI間および積層されたLSIの外部との通信機能が重要となる。積層LSIのための通信方式としては、有線方式（LSI基板シリコンに電極(穴)をあける方法など）、無線方式が検討されている。
昨今の高性能なメディア処理や、ネットワーク処理においては、CPUなどを含むプロセッサLSIとメモリ間の転送が年々大容量化しており、この部分の通信能力が全体の性能を決める主要因になってきている。特許文献１では、メモリとボード上の部品との通信を行うLSIと、複数のメモリLSIを積層した構成について言及している。システムボード上平面に実装されている複数のメモリを積層することでメモリへの配線を短くでき、高速化と低消費電力化に寄与する。

特開２００４−３２７４７４

上述の背景技術に対し、我々は更なる性能向上、低消費電力化、スペース効率向上を達成するためには、プロセッサなどのLSIもメモリLSIに合わせて積層することが有効と考える。

ここで本願出願人は、上記プロセッサLSIとメモリLSIとを積層する際の、積層順序に対する課題を発見した。一般に、メモリは、DRAM、SRAM等、それぞれの種類によって回路構成や設計プロセス等が大きく異なる。また設計段階で、適用するメモリの種類を変更することも想定される。そのような場合に対応するためには、メモリLSI以外の部分に、メモリの種類、構成等の仕様変更に対する汎用性を持たせることが必要となる。

また、半導体装置の設計を行う際に、外部通信のための外部通信LSI及びプロセッサLSIを設計するベンダと、メモリを設計するベンダが異なる場合がある。そのような場合に、異なるベンダが設計したメモリLSIを積層できるようにする必要がある。

さらに、メモリLSIを別工程で積層する場合には、メモリLSIの積層前に外部通信LSIとプロセッサLSIとの間の通信をテストできるようにして、外部通信LSIとプロセッサLSIとの間に不良がある場合は、メモリLSIを積層する前に発見できるようにしておくことが望ましい。

しかしながら、これらの課題に対する解決手段は、前述の特許文献１からは発見されなかった。

上述の課題を解決するために本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。

すなわち、半導体装置であって、パッケージ基板と、パッケージ基板に接続され、パッケージ基板を介して通信を行うための通信回路を有する第１LSIと、第１LSIの上方に設けられ、演算処理を行うための第２LSIと、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備し第２LSIの演算処理の結果を記憶するための第１記憶装置を有し、第２LSIの上方に設けられる第３LSIと、第２LSIを貫通して設けられ、第１、第２及び第３LSIを互いに電気的に接続するための第１貫通電極とを有することを特徴とする。

または、半導体装置であって、パッケージ基板と、パッケージ基板に接続され、パッケージ基板を介して通信を行うための通信回路を有する第１LSIと、第１LSIの上方に設けられ、通信回路からのデータを用いて演算処理を行うための第２LSIと、 第２LSIを貫通し、第１及び第２LSIを電気的に接続するための第１貫通電極と、第２LSIの上方に設けられ、第１貫通電極と電気的に接続され、その上方に他の回路を接続するための接続端子を設けられるインタポーザ層とを有することを特徴とする。

さらには、複数のLSIを積層する半導体装置の製造方法であって、パッケージ基板の上方に、パッケージ基板を介して通信を行うための通信回路を有する第１LSIを積層する第１工程と、第１工程の後に、第１LSIの上方に、通信回路からのデータを用いて演算処理を行うための第２LSIを積層する第２工程と、第２工程の後に、前記第２LSIの後に、第１LSI又は第２LSIと、第１LSI以外かつ第２LSI以外のLSIとの間を配線で接続するためのインタポーザ層を設ける第３工程と、第３工程の後に、第２LSIを貫通し、第１LSIと第２LSIを互いに電気的に接続するための第１貫通電極を設ける第４工程とを有することを特徴とする。

メモリLSI、プロセッサLSI、および、外部通信LSIの積層工程におけるコストの低減及び積層するメモリLSIの自由度の拡大を実現する。

図１には、積層されたLSIの一形態が示される。積層されたLSIの積層断面が図示されている。本形態においては、パッケージ基板100の上層に外部通信LSI130が積層され、その上層に演算器を搭載したプロセッサLSI120〜121が積層され、またその上層にデータの記憶を行うメモリLSI110〜111が積層される。外部通信LSIは、この積層LSI外のシステム基板上の部品との間で通信周波数1GHzを超える高速な有線通信を行う回路を備え、積層LSI外部との高速通信はこの外部通信LSIを介して行う。

外部通信LSIは回路・配線面をパッケージ基板側に向けたフリップ接続をされる。プロセッサLSIは、CPUなど汎用のプロセッサや、グラフィックス・アクセラレータなどの専用プロセッサや、加算器や乗算器などの演算回路を多数ならべてその間をスイッチ回路で接続した動的再構成可能プロセッサや、FPGAを搭載するLSIが該当する。メモリLSIは、DRAMや、SRAM、フラッシュメモリ、磁性体メモリなどのメモリセルアレイからなる記憶装置を搭載するLSIが該当する。

このように、図１に記載の発明は、ひとつの半導体パッケージ内に、外部通信LSI、プロセッサLSIおよびメモリLSIをこの順序で積層し、これらのLSI間を貫通電極で接続することで、高速かつ大容量の通信を行うことを特徴とする。ここで、シリコン貫通電極とは、基板シリコンに穴をあけ、その穴に導電物質をつめたものであり、これにより積層されたLSI間を電気的に接続できる。

ここで、積層の順序を上記のような順序にしたのは、以下に述べる理由からである。

まずメモリLSIは、外部通信LSIやプロセッサLSIとは製造プロセスが異なる場合があり、また、それに伴い自社では製造が難しい場合がある。例えばDRAMの設計プロセスは、DRAMがキャパシタを有する構造のため、一般のLSI製造プロセスとは異なる。そこで、外部通信LSIやプロセッサLSIは自社で開発し、DRAM LSIを他社から購入する場合を考えると、メモリLSIを最上位に配置することによって組み立てやテストが比較的容易になり、パッケージの歩留まりが向上する。

またメモリLSIに、積層へ向けた多数の入出力端子が予め用意されている場合、最上位に配置すれば、メモリLSIに対して片面もしくは上面から下面にかけて電極を形成させる加工を施す必要がなく、積層パッケージの歩留まり向上、開発コストの削減が実現できる。

次に、外部通信LSIは、高速通信を行うため分岐やつなぎ目の少ない伝送路を形成する必要がある。そこで、外部通信LSIを最下層に配置することで、パッケージ基板に直接接続することが可能となり、分岐やつなぎ目の少ない伝送路を形成することが容易となるため、高速通信をより効率的に行うことが可能となる。

また、前述したように、外部通信LSIとプロセッサLSIは一般的な設計プロセスで製造することができる。これら外部通信LSIとプロセッサLSIを自社内で製造し積層した時点で、メモリLSIを積層する前での動作テストを実施することにより、積層失敗時の損失を低減できる。

以上の理由から、最上層にメモリLSIを配置し、最下層に外部通信LSIを配置し、その間にプロセッサLSIを配置する。そして、シリコン貫通電極140〜141を設けることで、各LSI間の通信を可能とする。図１においては、シリコン貫通電極140〜141は全てのLSIを貫通しているが、全てのLSIを貫通する必要はない。外部通信LSIは回路を配置される面を上向き(フェイス・アップ)に配置することで、シリコン貫通電極140〜141が外部通信LSIを貫通することは不要となる。また、メモリLSIは、回路を配置される面を下向き(フェイス・ダウン)に配置することで、シリコン貫通電極140〜141がメモリLSIを貫通することは不要となる。または、後述のインタポーザを用いることによっても、シリコン貫通電極140〜141がメモリLSIを貫通することは不要となる。よって、最低限の構成としては、シリコン貫通電極140〜141はプロセッサLSIのみを貫通する構成とすることで、SoC全体の通信を可能とする構成を実現できる。

加えて、メモリLSIが特定のメモリである場合には、特に最上位にメモリLSIを配置することにより、メモリLSIの放熱性が向上する点が有効となる。例えば、メモリLSIがDRAMである場合は、DRAMは熱によってデータのリフレッシュ時間が短くなってしまうといった問題がある。あるいは、メモリLSIが相変化メモリである場合は、相変化素子は熱により記憶情報を書き込むため、熱による記憶情報のディスターブが問題となる場合がある。

このように熱によって動作性能に与える影響が大きなメモリを積層する場合、メモリLSIを一番上に積層し上面に放熱板を取り付けることによって、放熱効果を高めることが可能となる。これにより、前述の相変化メモリのようなメモリにおいては、記憶情報のディスターブが低減され信頼性が向上する。そして、DRAMにおいては、とりわけ放熱性の効果が顕著に現れる。すなわち、DRAMの場合はリフレッシュ回数を低減することが可能となり、通信性能及び電力性能の向上が実現できるという顕著な効果を有する。

図１において、積層されたLSI間は、シリコン基板に垂直方向に穴をあけ、その穴に導電性の物質を挿入して配線を形成したシリコン貫通電極（140〜141、145〜146、150〜151、160〜161、190〜191）と、ボンディングワイヤ（170〜171、175〜176、180〜181、185〜186）により接続される。シリコン貫通電極145〜146、シリコン貫通電極190〜191は電源供給のためのシリコン貫通電極である。シリコン貫通電極145〜146はメモリLSIとプロセッサLSIと外部通信LSIへ共通の電源を供給するためのシリコン貫通電極であり、電源はパッケージ外部からパッケージ基板、外部通信LSI、シリコン貫通電極145〜146を介して、メモリLSIとプロセッサLSIの電源ラインに接続される。シリコン貫通電極190〜191はプロセッサLSIのみが必要とする電源を供給するためのシリコン貫通電極であり、電源はパッケージ外部からパッケージ基板、ボンディングワイヤ180〜181を介して、プロセッサLSIの電源ラインおよびシリコン貫通電極190〜191に接続される。この電源は貫通電極190〜191を介して外部通信LSIに供給されてもよい。また同様に、シリコン貫通電極160〜161はメモリLSIのみが必要とする電源を供給するためのシリコン貫通電極であり、電源はパッケージ外部からパッケージ基板、ボンディングワイヤ170〜171を介して、メモリLSIの電源ラインおよびシリコン貫通電極160〜161に接続される。すなわち、ワイヤボンディングとシリコン貫通電極を併用することでプロセッサLSIとメモリLSIの電源は、その下方及び上方から供給することが可能となり、上方に設けられたプロセッサLSIやメモリLSIに対しても安定した電源を供給することが可能となる。この点は特に、多数のLSIを積層する場合に顕著になる。

ここで、メモリLSIとプロセッサLSIがシリコン貫通電極145〜146とは別にシリコン貫通電極160〜161およびシリコン貫通電極190〜191を有する理由は、電圧の異なる電源をそれぞれのLSIに供給するためである。異なる電圧を供給する経路は、異なる端子により構成される方が、動作が安定となる。例えば、プロセッサLSIに供給する電源電圧が最も低く、メモリLSIに供給する電源電圧がプロセッサLSIよりも高く、外部通信LSIに供給する電源電圧が更に大きい場合がある。このような場合、別経路を用意して各LSIに電源を供給するほうが、シリコン貫通電極145〜146等のその他の回路に不要な負荷がかからず、回路の誤動作を防止できる。

次に本実施の形態における各LSIおよびパッケージ外部との通信の経路について記載する。プロセッサLSI間の通信は、シリコン貫通電極150〜151を介す。プロセッサLSIとメモリLSI間の通信は、シリコン貫通電極140〜141を介す。プロセッサLSIと外部通信LSI間の通信は、シリコン貫通電極140〜141と、ボンディングワイヤ185〜186と、パッケージ基板100内の配線を介す。プロセッサLSIとパッケージ外部との通信は、シリコン貫通電極140〜141と、ボンディングワイヤ185〜186と、パッケージ基板100内の配線と、システム基板101内の配線を介する。外部通信LSIとメモリLSI間の通信は、シリコン貫通電極シリコン貫通電極140〜141と、ボンディングワイヤ175〜176を介す。外部通信LSI130とパッケージ外部との通信は、パッケージ基板100内の配線と、システム基板101内の配線を介する。メモリLSIとパッケージ外部との通信は、シリコン貫通電極140〜141と、外部通信LSI130と、パッケージ基板100内の配線と、システム基板101内の配線を介する。また、ここでいう通信とは、狭義の通信ではなく、リセット信号や、エンディアン信号や、動作周波数や端子設定などの初期値信号や、LSIの識別子信号なども含め電源以外のすべての情報の入出力をさす。

通信のための経路としては、プロセッサLSI、メモリLSI及び外部通信LSIのいずれも貫通するシリコン貫通電極140〜141と、プロセッサLSI同士を接続するシリコン貫通電極150〜151が設けられている。さらに、データ通信用のボンディングワイヤ175〜176によってメモリLSIとパッケージ基板が接続されている。同様に、ボンディングワイヤ185〜186によって、プロセッサLSIとパッケージ基板が接続されている。

このシステムの典型的な動作は、外部通信LSI130がパッケージ外部から画像や通信パケットなど処理対象データを積層されたメモリLSI110〜111に読み込み、このデータに対してプロセッサLSI120〜121が何らかの演算処理を行う。そして、その結果をメモリLSI110〜111に格納し、その結果を外部通信LSI130がメモリLSI110〜111から外のストレージやネットワークに出力するというものになる。本発明の積層LSIは、外部通信LSI、プロセッサLSI、メモリLSIが順に積層されているため、積層パッケージ上面に放熱板を取り付けるなどしてメモリLSIの放熱性能をより高めることができ、積層パッケージ内部のメモリLSIにデータを保持する時間が長い用途で積層LSIを用いる場合に、積層LSI全体の低消費電力化を実現できる。

図１においては、全体を接続するシリコン貫通電極140〜141の他に、シリコン貫通電極150〜151というシリコン貫通電極を設けている。しかし、シリコン貫通電極150〜151を用いて行っているプロセッサLSI間の通信も、共通のシリコン貫通電極140〜141を用いて行うことも可能である。この場合は、プロセッサLSIのシリコン貫通電極の数を削減でき、プロセッサLSIの面積の点で有利である。

一方、プロセッサLSI間のみを接続するシリコン貫通電極150〜151を設けることで、プロセッサLSI間に要求される高速通信を実現することが可能となる。

本実施例では、積層されたLSIの一部を接続するシリコン貫通電極150〜151は、プロセッサLSI間のみを接続するものとして記載されているが、一部のLSI間を接続するシリコン貫通電極とすることも可能である。例えば、積層されたLSIの一部を接続するシリコン貫通電極として、他のLSI（例えば、プロセッサLSIとメモリLSI）を接続する方式を採ることもできる。このとき、どのLSIを貫通する場合においても、接続されたLSI間において高速通信が可能となる。

また、図１の実施の形態においては積層されたLSI間は直接接続されているが、メモリLSIとプロセッサLSI間、および、プロセッサLSIと外部通信LSI間に端子位置調整用の配線を持つインタポーザ層が挿入される場合もある。インタポーザにより、メモリLSIのシリコン貫通電極の位置と、プロセッサLSIのシリコン貫通電極の位置が一致しない場合の位置合わせを容易にすることができる。また同じ目的で、再配線層を用いることもできる。

図２は、メモリLSIの一実施の形態を示す。記憶部200〜203はメモリアレイを含むブロックであり、シリコン貫通電極群220〜223はプロセッサLSIおよび外部通信LSIと通信するためのシリコン貫通電極信号群であり、図1のシリコン貫通電極140〜141に相当する。通信制御ブロック210〜213はシリコン貫通電極群220〜223を用いて通信するためのブロックであり、シリコン貫通電極群220〜223と通信制御ブロック210〜213とを併せて他のLSIとの入出力ポートを構成する。電極250はボンディングワイヤ（図１の170〜171）で電源を供給するための電極であり、電極250から供給された電源は供給されたメモリLSIの電源として、さらに、シリコン貫通電極160〜161に接続され下層のメモリLSIにも電源供給される。電極260〜267には図１のボンディングワイヤ175〜176が接続され、エンディアン信号や、LSIの識別子信号、LSIの機能を指定するための信号などに用いられる。

メモリLSI110〜111は、プロセッサLSI120〜121および外部通信LSI130が出力したデータの読出し/書き込み要求を、シリコン貫通電極群220〜223を介して受信し、その要求に従って記憶部200〜203への読み出し/書き込み処理を行い、読み出しの場合は読み出したデータを含む返答情報をシリコン貫通電極群220〜223に出力する。読出し/書き込み要求は、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込み時には書き込みデータを含む。返答情報は、LSI間の同期をとるための情報、読出しデータ、処理識別子を含む。処理識別子は、メモリLSIへの読出し/書き込み要求に含まれる情報であり、メモリLSIは返答情報にこの処理識別子を含める。読出し/書き込み要求の発行元であるプロセッサLSI120〜121や外部通信LSI130は、処理識別子を見て自分が発行した要求に対応する返答情報を選別する。多数の積層されたLSIがメモリLSI110〜111に対して要求を行う場合、他のLSIからの要求もシリコン貫通電極上に出力されるため、処理識別子が必要となる。ここで、処理識別子とは、読み出し又は書き込み要求の際のデータの送信先及び送信元のデータを指す。この処理識別子を付加することによって、同種のLSIを積層してもLSIの区別が可能となるため、同種のLSIを積層することが可能となり、スケーラビリティーを向上することができる。また、要求信号には、後述の調停要求の信号も付加される。

このように、処理識別子を付加した要求を行うことによって、ある共通のシリコン貫通電極を複数のLSIで使用することが可能となる。

図３は、プロセッサLSIの一実施の形態を示す。プロセッシングユニット300〜307は演算を行うブロックであり、DMAC350〜351はデータ転送ブロックであり、周辺回路ブロック355〜356は割込み制御やクロック制御やタイマなどを含むブロックであり、シリコン貫通電極群220〜223 はメモリLSIや外部通信LSIと通信するためのシリコン貫通電極信号群であり、通信制御ブロック370〜373はLSIがシリコン貫通電極群220〜223を用いて行う通信を制御するためのブロックであり、シリコン貫通電極群220〜223と通信制御ブロック370〜371とを併せて他のLSIとの入出力ポートを構成する。シリコン貫通電極群380〜383 は他のプロセッサLSIとの通信するためのシリコン貫通電極信号群であり、制御ブロック385〜388はシリコン貫通電極群380〜383を用いて通信するためのブロックである。テストブロック360〜361はプロセッサLSIと外部通信LSIの動作テストを行うブロックであり、制御ブロック365〜366はボンディングワイヤを介して外部通信LSIへの通信および積層LSI外部への低速通信するための制御ブロックであり、オンチップインタコネクト390〜391はオンチップのブロック間を接続するブロックであり、ブリッジ回路395はオンチップインタコネクト390〜391間を接続するブリッジ回路であり、シリコン貫通電極145〜146とシリコン貫通電極190〜191は図１で示した電源供給用のシリコン貫通電極であり、電極340はボンディングワイヤ（図１の180〜181）で電源を供給するための電極であり、電極340から供給された電源は供給されたプロセッサLSIの電源として、さらに、シリコン貫通電極190〜191に接続され下層のプロセッサLSIにも電源供給される。電極310〜317には図１のボンディングワイヤ185〜186が接続され、エンディアン信号や、LSIの識別子信号、LSIの機能を指定するためなどに用いられる。

プロセッシングユニット300〜307やDMAC350〜351などからメモリLSI内の記憶領域へのデータの読出し/書き込みが発生すると、その要求がオンチップインタコネクト390〜391を介して通信制御ブロック370〜373に伝達し、通信制御ブロック370〜371はその要求に基づきシリコン貫通電極群220〜223を介してメモリLSI110〜111にデータの読出し/書き込み要求を出力する。このアクセスに対するメモリLSI110〜111からの返答データを、シリコン貫通電極群220〜223を介して通信制御ブロック370〜371が受信し、通信制御ブロック370〜371はその情報を、メモリLSI110〜111への要求をおこなったプロセッシングユニット300〜307やDMAC350〜351にオンチップインタコネクト390〜391を介して出力する。シリコン貫通電極群380〜383は、図１におけるシリコン貫通電極150〜151を示しており、プロセッサLSI間の通信に用いられる。シリコン貫通電極群380〜383には、あるプロセッサLSIのプロセッシングユニット300〜307やDMAC350〜351などから別のプロセッサLSIへの読出し/書き込み要求信号、この読出し/書き込みに対する返答のための信号、プロセッサLSI間の割り込み関連信号、プロセッサLSI間のメモリコヒーレンスをとるための信号、プロセッサLSI間でタイミング同期を取るための信号、プロセッサLSIのソフトウェアデバッグをサポートする信号などが含まれる。ここで、インタフェースの配置箇所をLSI間で同一にすることで、積層した際に鉛直方向のみの通信を行うことが可能となる。すると、水平又は斜め方向に通信する場合と比較して、それぞれのLSIにおける面内の通信が不要となり、面積コストを削減することができる。

図４は、外部通信LSI130の一実施の形態を示す。インタフェース回路ブロック400〜401は3D積層パッケージ外部の部品との間で高速な通信を行うブロックであり、制御ブロック410〜411はインタフェース回路ブロック400〜401を制御するためのブロックであり、コントローラマイコン420〜421は制御ブロック410〜411を制御するための小型のコントローラマイコンであり、テストブロック430〜431はプロセッサLSIと外部通信LSIの動作テストを行うブロックであり、シリコン貫通電極群220〜223 はメモリLSIとの通信するためのシリコン貫通電極信号群であり、通信制御ブロック460〜463はシリコン貫通電極群220〜223を用いて通信するためのブロックであり、オンチップインタコネクト450〜451はオンチップのブロック間を接続するブロックである。制御ブロック410〜411は、内蔵レジスタに指定されたアドレス領域間でのデータ転送を行うDMAC440〜441を含む。また、コントローラマイコン420〜421は、プロセッサLSIとの通信を行うプログラムや、制御ブロック410〜411のレジスタの設定を行うプログラムなど、積層された他のLSIやパッケージ外部との通信にかかわる処理を実行する。

図５は、積層されたLSI同士の位置関係を示した図である。図のように、下から外部通信LSI、プロセッサLSI、メモリLSIが積層され、図において各LSIの中央部に存在するシリコン貫通電極によって、電源の共有と信号の伝達が行われる。それぞれのメモリLSIは４つの入出力ポートを持ち、４つのポートそれぞれにシリコン貫通電極信号群シリコン貫通電極群220〜223が接続されている。このシリコン貫通電極に対してプロセッサLSIと外部通信LSIが接続され、プロセッサLSIと外部通信LSIは共有するシリコン貫通電極群220〜223を時分割で使用し、メモリLSIにアクセスする。各シリコン貫通電極群220〜223は複数のLSIで共有されるため同時にメモリにアクセスすることはできない。そのため、プロセッサLSI120〜121、外部通信LSI130からの各シリコン貫通電極群220〜223の使用要求を調停し、プロセッサLSI120〜121、外部通信LSI130のうちのいずれかひとつに、シリコン貫通電極群220〜223の使用権をあたえる調停機能を、シリコン貫通電極群220〜223毎にひとつ設ける。この調停機能は、シリコン貫通電極ごとに実施する調停機能ブロックが存在するLSIを変更してもよく、例えば、あるシリコン貫通電極の調停機能はプロセッサLSI120の通信制御ブロックが有し、異なるシリコン貫通電極の調停機能は外部通信LSIの通信制御ブロックが有してもよい。ここで、調停機能を特定のLSIに持たせる方法については、後述する。

あるシリコン貫通電極を介して通信を実施したいプロセッサLSIもしくは外部通信LSIがある場合、対象となるシリコン貫通電極を調停するブロックをもつLSIに対して使用要求を発行し、使用を許可されたLSIがシリコン貫通電極を使用してメモリLSIへのアクセスや他のLSIへのアクセスを行う。

メモリLSIとプロセッサLSI間、および、プロセッサLSIと外部通信LSI間の接続を上記のように行う主な理由は、積層枚数を変更しても同様の接続方式で対応することが可能であるため、積層枚数に対するスケーラビリティーが高いことがある。

一方、シリコン貫通電極群380〜383は、プロセッサLSI間の通信を行うための信号である。別のプロセッサLSI内のオンチップメモリや機能回路へのアクセスなどにはこのシリコン貫通電極を用いる。例えば、プロセッサLSI120内のプロセッシングユニット300が、プロセッサLSI121のプロセッシングユニット301内のメモリ領域への読み出し/書き込みを行いたい時、プロセッサLSI120内のプロセッシングユニット300は接続されるオンチップインタコネクト390に読み出し/書き込み要求を発生する。この要求にはプロセッサLSI121のプロセッシングユニット301内のアクセス対象となる部分を指す要求先アドレス情報、返信をするための要求元アドレス情報、コマンドなどが含まれる。要求を受けたオンチップインタコネクト390はその要求先アドレス情報をデコードし、プロセッサLSI120内の制御ブロック385にプロセッサLSI121への読み出し/書き込み要求を発行する。この制御ブロック385はシリコン貫通電極群380に要求を出力し、プロセッサLSI121内のシリコン貫通電極群380を介してプロセッサLSI121内の制御ブロック385がこの要求を受け取る。この制御ブロック385はプロセッサLSI121内のオンチップインタコネクト390にこの要求を出力し、プロセッサLSI121内のオンチップインタコネクト390は要求先アドレスに基づきプロセッサLSI121内のプロセッシングユニット301に要求を送信する。要求を処理したプロセッサLSI121内のプロセッシングユニット301は返答を要求元アドレスとともに返信する。返信された情報は要求元アドレスに従って、プロセッサLSI120内のプロセッシングユニット300に返信される。

図６は、プロセッサLSI120〜121内の通信制御ブロック370〜373およびシリコン貫通電極群220〜223について示した図である。この通信制御ブロック370〜373は、接続されるシリコン貫通電極群220〜223の使用権の調停を行う。図１や図５に示すように同一のマスクで製造したプロセッサLSIを複数積層するため、各通信制御ブロック370〜373が調整を行うかどうかを指定する必要があり、調停機能を有する通信制御ブロック370〜373を示すための指定信号600によりこれを指定する。指定信号600信号は、1ビットであることも、複数ビットであることもある。指定信号600に値を与える方法の一つとしては、ヒューズ回路を用いる方法がある。このヒューズを用いる方法では、積層組み立て時に、指定信号600が所望の値となるよう、電気あるいはレーザーなどで負荷を与えてヒューズを切断する。また、指定信号600を与える別の方法としては、LSI内に不揮発メモリデバイスを集積し、この不揮発メモリの出力を指定信号600に接続し、積層組み立て時にこの不揮発メモリデバイスに指定信号600の値を書きこむ方法がある。また、指定信号600を与える別の方法としては、この指定信号600をLSI外部端子として引き出しておき、積層組み立て時にワイヤボンディングなどを用いてこの外部端子に0/１信号を接続する方法がある。また、指定信号600を与える別の方法としては、指定信号600信号をプロセッシングユニット300〜307から書き込み可能な記憶素子の出力に接続し、起動後にプロセッシングユニット300〜307によりこの記憶素子に指定信号600値を書き込む方法がある。ここで、指定信号600を特別に設けずに、特定のLSIを特別な構成にして調停機能を持たせることも可能ではあるが、そのためには、調停機能を持たせるLSIを特別のマスクを用いて製造する必要があり、製造コストが増大してしまう。それに対し、本実施例のように指定信号600によって通信制御ブロック370〜373に調停機能を持たせる構成とすることで、調停機能を持たせるLSIを特別な構成にする必要がなくなり、マスクの作成コストを抑えることができる。

ここで調停機能をプロセッサLSI120に持たせるとすると、制御ブロック610はプロセッサLSI121からのシリコン貫通電極群220〜223使用要求信号(信号620)、自プロセッサLSI（プロセッサLSI120）のプロセッシングユニット300〜307やDMAC350〜351など回路ブロックからのシリコン貫通電極群220〜223使用要求信号(信号621)、外部通信LSI130からのシリコン貫通電極群220〜223使用要求信号(信号622)を受け、シリコン貫通電極群220〜223の使用権の調停を行う。より具体的には、信号620は、プロセッサLSI121から出力され、シリコン貫通電極220〜223を介して、制御ブロック610に伝達される。信号621は、プロセッサLSI120内の回路ブロックから出力され、内部のオンチップインタコネクト390〜391を介して、制御ブロック610に伝達される。信号622は、外部通信LSI130から出力され、シリコン貫通電極群220〜223を介して、制御ブロック610に伝達される。制御ブロック610は、調停の結果、使用権を与える回路に使用許可信号をアサートする。信号630はプロセッサLSI121へのシリコン貫通電極群220〜223使用許可信号であり、信号631はプロセッサLSI120内部のプロセッシングユニット300〜307やDMAC350〜351などへのシリコン貫通電極群220〜223使用許可信号であり、信号632は外部通信LSI130へのシリコン貫通電極群220〜223使用要求信号である。信号630は、シリコン貫通電極220〜223を介して、プロセッサLSI121に伝達される。信号631は、内部のオンチップインタコネクト390〜391を介して、使用権を要求した回路ブロックに伝達される。信号632は、シリコン貫通電極220〜223を介して、外部通信LSIに出力される。

シリコン貫通電極640〜641はメモリへのアクセス要求を行うためのシリコン貫通電極である。シリコン貫通電極群220〜223使用許可を受けたLSIの通信制御ブロック370〜373がこのシリコン貫通電極640〜641にメモリアクセス要求を出力する。シリコン貫通電極640〜641を用いて、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込みデータなどをメモリに送信する。

シリコン貫通電極650〜651はメモリが読み出しデータなどを返すためのシリコン貫通電極である。要求を出した通信制御ブロック370〜371はメモリから出力された読出しデータ、処理識別子、タイミング同期を取るための信号などを受信する。

また、図６内のインタフェース回路660はオンチップインタコネクト390〜391との接続回路であり、データ変換回路670はオンチップインタコネクト390〜391からの読み出し/書き込み要求をシリコン貫通電極640〜641への出力形式に変換し制御ブロック610に指示されるタイミングで出力する回路であり、データ変換回路671はシリコン貫通電極650〜651を介して得られたデータのうち必要なデータを選択し形式変換を行い、インタフェース回路660へ出力する回路である。

信号制御ブロック680、信号制御ブロック681、信号制御ブロック682はシリコン貫通電極への信号送信、または、シリコン貫通電極からの信号受信を行う回路ブロックである。信号制御ブロック680は、送受信双方向の回路ブロックであり、シリコン貫通電極群220〜223の使用要求および使用許可信号に用いられる。また、制御信号690および制御信号691はシリコン貫通電極との通信を制御する信号である。

また、積層されるプロセッサLSIは、プロセッサLSIなど同じ構成を持つLSI同士を識別する信号を備える。例えば、プロセッサLSIに搭載されるプロセッシングユニット300〜307はこの信号からの情報により、自身が何番目のプロセッシングユニット300〜307であるかを知ることができる。この情報をプロセッシングユニット300〜307上で動作するプログラムから利用することで、プロセッシングユニット300〜307毎に動作を変えることができる。この識別信号値は、指定信号600と同様の手法により、製造後にLSI毎に与えられる。

図７に信号制御ブロック680、信号制御ブロック681、信号制御ブロック682、それぞれの回路ブロックの回路構成を示す。信号制御ブロック681は、シリコン貫通電極に信号を出力するための回路ブロックである。本回路は、シリコン貫通電極への出力端子と、出力するデータの入力端子と、信号を出力するか、入力信号に依らずフローティング状態(あるいは弱い信号出力)とするかを指定するための制御入力端子をもつ。ここで、データの入力端子と制御入力端子への入力は図6に記載する制御ブロック670が出力し、このうちの制御入力端子には信号691が接続される。この信号691はシリコン貫通電極群220〜223の使用権が得られたブロックがデータを出力する期間のみアサートされ、この期間回路ブロックは活性化し、信号制御ブロック681からシリコン貫通電極群220〜223にデータが出力される。その他の期間はフローティングされ非活性状態となり、入力の値に依らずシリコン貫通電極群220〜223への出力を高インピーダンス状態とし、シリコン貫通電極群220〜223の使用権を他の回路に開放する。この構成により、他のLSIが通信を行う場合の当該LSIによる影響を無くすことが可能であるため、複数のLSIを同一の貫通電極を介してデータ通信することが可能となる。この構成及び効果は、下記の信号制御ブロック682でも同様である。

信号制御ブロック682は、シリコン貫通電極からのデータを受信するための回路である。

信号制御ブロック680は、図6の実施の形態においてシリコン貫通電極群220〜223の使用要求および使用許可信号に用いられる回路である。信号制御ブロック680は、シリコン貫通電極からの入力もシリコン貫通電極への出力も可能な回路構成をとる。接続される通信制御ブロック370〜373がシリコン貫通電極群220〜223の調停機能を担うかどうかで入力と出力が切り替わる。本例では、調停を行う場合について記載する。この時、信号620、信号622を介して他のLSIからシリコン貫通電極群220〜223の使用要求を受け、シリコン貫通電極群220〜223の使用許可を信号630および信号632を介して送信する。そのため、信号制御ブロック680は、信号620と信号622に対してはシリコン貫通電極群220〜223からの入力を受けるように指定され、信号630と信号632に対してはシリコン貫通電極群220〜223に出力を行うよう指定される。また、この信号制御ブロック680は、シリコン貫通電極への入出力端子と、図６における制御ブロック610からの入力端子と、信号を出力するかフローティング状態(あるいは弱い信号出力)とするかを指定するための制御入力端子をもつ。この制御入力端子への入力は、図６に記載する制御ブロック610が出力する信号690が接続される。この信号690は、対応する信号制御ブロック680が送信用であり、かつ、シリコン貫通電極群220〜223の使用権が得られデータを出力する期間のみアサートされる。すなわち、信号690がアサートされた期間に信号制御ブロック680から信号が出力される。信号制御ブロック680がシリコン貫通電極からの信号を受信するか、シリコン貫通電極へ信号を送信するかは、図６の指定信号600の値によって決まる。

図６、図７は、プロセッサLSI120およびプロセッサLSI121両方において同様の構成となる。

図８では、メモリLSI内のメモリ制御ブロック210〜213およびシリコン貫通電極群220〜223の部分について示す。インタフェース回路800は記憶部200〜203との接続回路であり、データ変換回路801はシリコン貫通電極群220〜223からの読み出し/書き込み要求を記憶部200〜203への出力形式に変換し、記憶部200〜203へ出力する回路であり、データ変換回路802は記憶部200〜203からの読み出しデータに付随する情報を合せて形式変換し信号制御ブロック820に出力する回路である。メモリへの読出し/書き込み要求が接続されるシリコン貫通電極640〜641には信号制御ブロック810が接続され、メモリからの返答を返すシリコン貫通電極650〜651には信号制御ブロック820が接続される。信号制御ブロック820に接続される制御信号830は、シリコン貫通電極群220〜223にデータを出力する期間のみアサートされ、この期間に信号制御ブロック681からシリコン貫通電極に対してデータが出力される。その他の期間はフローティング状態となる。

図９では、外部通信LSI130内の通信制御ブロック460〜463およびシリコン貫通電極群220〜223について示す。シリコン貫通電極622〜623はメモリへのアクセス要求を行うためのシリコン貫通電極である。この外部通信LSIの通信制御ブロック460〜463は、シリコン貫通電極群220〜223内のシリコン貫通電極640〜641および650〜651の使用調停を行うプロセッサLSIの通信制御ブロック370〜373に対して、信号622を介してシリコン貫通電極640〜641使用要求を出力し、信号632を介してシリコン貫通電極640〜641の使用許可を得る。この外部通信LSIの通信制御ブロック460〜461は、使用許可が得られた場合に、シリコン貫通電極640〜641を介して、LSI間の同期をとるための情報、積層された複数のメモリLSIからひとつを選択するためのLSI選択情報、読出し/書き込みを示すコマンド情報、アドレス情報、処理識別子、書き込みデータなどを含むメモリへのアクセス要求を行う。

シリコン貫通電極650〜651はメモリが読み出しデータなどの返答を返すためのシリコン貫通電極である。外部通信LSIの通信制御ブロック460〜463は、メモリから出力された読出しデータ、処理識別子、タイミング同期を取るための信号などをシリコン貫通電極650〜651を介して受信する。

また、図９内の、インタフェース回路900はオンチップインタコネクト450〜451との接続回路であり、データ変換回路901はオンチップインタコネクト450〜451からの読み出し/書き込み要求をシリコン貫通電極640〜641への出力形式に変換し制御ブロック960に指示されるタイミングで出力する回路であり、データ変換回路902はシリコン貫通電極650〜651を介して得られたデータのうち必要なデータを選択し形式変換を行い、インタフェース回路900へ出力する回路である。

図10に、最上位層に積層するメモリLSIに対し、貫通電極を形成せずに積層する場合の実施例を示す。図に示すようにメモリLSI1000を外部から購入した場合、入出力端子としてボールなどの金属端子が用意されている。これを外部通信LSIやプロセッサLSIと積層し、接続するためにインタポーザ1010を挿入する。これにより、サイズや入出力端子の位置の異なるメモリLSIとプロセッサLSIの配線を接続することが可能となり、積層するメモリLSIの自由度が向上する。また更に、インタポーザ1010に放熱性の優れた材料ならびに構造を用いることにより、メモリLSIの放熱性を向上させることができ、パッケージ内部のメモリLSIにデータを保持する時間が長い用途で積層LSIを用いる場合に低消費電力化の効果が大きい。また、前述したように、最上位層のメモリLSIの上に放熱板を搭載することにより、放熱性能を向上させ、同様の効果が得られることは言うまでもない。

この実施例を別の観点から見ると、外部通信LSI及びプロセッサLSIの上方にインタポーザを設けることにより、インタポーザの上方の自由度を確保する実施例と捉えることができる。インタポーザの上層は、特にメモリLSIとすることで、設計の自由度等の面から好適である。とりわけ、熱の影響が大きいDRAM、相変化メモリ等の場合に有効である。

図11にインタポーザ1010の一実施例を示す。インタポーザ1010は、メモリLSI1000とプロセッサLSI120の間に積層され、メモリLSI1000とプロセッサLSI120の間を配線で接続するために設けられる。また、別の観点から捉えると、インタポーザはその上方の面にメモリLSI1000を接続するための接続端子を配置するために設けられる。この例ではメモリLSIとして一般的に規格化されたDRAMを積層する場合を例として説明する。プロセッサLSI120もしくは外部通信LSIに搭載されたDRAMコントローラ1140からメモリLSIへのアクセスを行う場合、2次元配線の場合は基板上で抵抗や反射を考慮した接続がなされる。ただし積層する場合はDRAMコントローラとメモリLSIの距離を始めとした物理パラメータが大きく異なる。そこで、インタポーザ1010内の貫通電極1120および1130、配線抵抗1100、電源1110を回路によって構成し、これらによって必要な物理パラメータを形成することにより、規格化されたメモリLSIとの接続も可能とすることができる。インタポーザはトランジスタゲート幅の大きな半導体プロセスで製造されてもよく、この場合は微細な半導体プロセスを用いるよりもコストが有利となる。また、半導体プロセスで製造される必要はなく、パッケージ基板やシステム基板といったもので製造されてもよい。また、インタポーザは製造後に配線構造を変更することができるFPGAなどによって構成されてもよい。幾つかの配線パラメータを切替えられる構成としておくことで、上面に積層するメモリLSIの自由度を向上されることが可能となる。

また、このインタポーザは単に配線の接続と放熱のみを行う構成であっても良く、上述のメモリLSI1000とプロセッサLSI120の間を配線で接続するための機能と放熱性の機能の両方を実現するために設けることもできる。とりわけ、メモリLSI1000の面積が図10のようにプロセッサLSI120よりも小さい場合は、インタポーザの上面から放熱を行うことが可能となり、プロセッサLSI120の放熱をより効率的に行うことも可能となる。

このインタポーザにより、メモリLSIに貫通電極を形成することなく、積層パッケージを製造することが可能となり、開発コストを低くすることが可能となる。

図12はテストブロック360〜361および430〜431を示す図である。プロセッサLSIおよび外部通信LSIに搭載され、メモリLSIを積層する前に、プロセッサLSIと外部通信LSIの動作テストを行うために使用する。図に示すようにテストブロック360はオンチップインタコネクト390に接続され、他の積層LSIとの通信を行い、データの送信と受信を行う。制御部1200は書き込み部1210に対してアドレスやデータなどを送信することにより、書き込み部1210は記憶部1230に対してデータを保存する。また、制御部1200は読出し部1220に対してアドレスや制御信号を送信することにより、読出し部は記憶部1230からデータを読出し制御部へ送信する。また制御部はオンチップインタコネクトを通じて得た受信データと記憶部1230内に格納されているデータの一致性を比較する機能を持ち、これによって通信制御のテストを行うことができる。より詳細には、本テストブロック中もしくは図6に示す貫通電極制御ブロックに、他LSIとの通信ディレイなどを測定する回路を設け、通信性能のテストを行ってもよい。このテストは、制御部1200内のROM1250に格納されたテストプログラムを用いて実行させてもよく、また、オンチップインタコネクト390を介してマイクロコントローラ420からの制御をレジスタ1240で受けて実行されてもよい。更に、通信テストの送信データや期待値は制御部1200内のROM1250に格納されていてもよい。

これにより、メモリLSIを積層する前の段階でプロセッサLSIと外部通信LSIの積層テストを実施することが容易となる。

図10から図12に記載の発明を、半導体装置の製造方法の観点から捉えると、パッケージ基板上に外部通信LSIを積層する工程と、外部通信LSIの積層後外部通信LSIの上方にプロセッサLSIを積層する工程と、プロセッサLSIの積層後にインタポーザ層を積層する工程及び貫通電極を設ける工程を有することを特徴とする半導体装置の製造方法と考えることもできる。

以上の工程は、同一のベンダが行う工程である。ここで、インタポーザ層を有することにより、その上方にメモリLSIを積層する工程は別のベンダが行うことが可能となり、メモリLSIを別ベンダから提供される場合に特に好適な製造方法となる。また、同一のベンダがメモリLSIの積層まで行う場合であっても、メモリLSIへシリコン貫通電極を貫通させる必要がなくなることによる歩留まり向上や開発コスト低減の効果もある。

さらに、上述の工程で製造する場合は、メモリLSIの積層を行う前に外部通信LSIとプロセッサLSIの間の動作テストを行うことが可能となるため、積層失敗時のリスクを低減した製造が可能となる。

積層されるLSIパッケージの構成図である。 積層されるメモリLSIの構成図である。 積層されるプロセッサLSIの構成図である。 積層される外部通信LSIの構成図である。 積層LSIパッケージ内のLSI間の位置関係を表す図である。 プロセッサLSI内のシリコン貫通電極の制御部を示す図である。 シリコン貫通電極の制御部内の回路の図である。 メモリLSI内のシリコン貫通電極の制御部を示す図である。 外部通信LSI内のシリコン貫通電極の制御部を示す図である。 積層されるLSIパッケージの別の構成を示す図である。 積層されるメモリLSIを接続するインタポーザの構成図である。 積層されるLSIのテスト回路を示す図である。

符号の説明

100：パッケージ基板
101：システム基板
110〜111：メモリLSI
120〜121：プロセッサLSI
130：外部通信LSI
140〜141、145〜146、150〜151、160〜161、190〜191：シリコン貫通電極
170〜171、175〜176、180〜181、185〜186：ボンディングワイヤ
200〜203：記憶部
220〜223：シリコン貫通電極群
210〜213：通信制御ブロック
250，260〜267：電極
300〜307：プロセッシングユニット
350〜351：DMAC
355〜356：周辺回路ブロック
360〜361：テストブロック
365〜366：制御ブロック
370〜373：通信制御ブロック
380〜383：シリコン貫通電極群
385〜388：制御ブロック
390〜391：オンチップインタコネクト
395：ブリッジ回路
340：電極
310〜317：電極
400〜401：インタフェース回路ブロック
410〜411：制御ブロック
420〜421：コントローラマイコン
430〜431：テストブロック
460〜463：通信制御ブロック
450〜451：オンチップインタコネクト
440〜441：DMAC
600：指定信号
610：制御ブロック
620〜622：シリコン貫通電極群220〜223使用要求信号
630〜632：シリコン貫通電極群220〜223使用許可信号
640〜641：シリコン貫通電極
650〜651：シリコン貫通電極
660：インタフェース回路
670：データ変換回路
680〜682：信号制御ブロック
690〜691：制御信号
800：インタフェース回路
801：データ変換回路
820：信号制御ブロック
810：信号制御ブロック
830：制御信号
900：インタフェース回路
901：データ変換回路
960：制御ブロック
902：データ変換回路
1000：メモリLSI
1010：インタポーザ
1140：DRAMコントローラ
1120および1130：貫通電極
1100：配線抵抗
1110：電源
1200：制御部
1210：書込み部
1230：記憶部
1220：読出し部
1250：ROM
1240：レジスタ

Claims (19)

1. パッケージ基板と、
   前記パッケージ基板に接続され、前記パッケージ基板を介して通信を行うための通信回路を有する第１LSIと、
   前記第１LSIの上方に設けられ、演算処理を行うための第２LSIと、
   複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備し前記第２LSIの演算処理の結果を記憶するための第１記憶装置を有し、前記第２LSIの上方に設けられる第３LSIと、
   前記第２LSIを貫通して設けられ、前記第１、第２及び第３LSIを互いに電気的に接続するための第１貫通電極とを有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２LSIと前記第３LSIの間に設けられ、前記第２LSIと前記第３LSIの間を配線で接続するためのインタポーザ層をさらに有することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第３LSIは、回路を配置される面の面積が前記第２LSIの回路が配置される面の面積と異なる大きさのLSIであることを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記第３LSIは、接続端子の位置が第２LSIの接続端子の位置と異なるLSIであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１LSIは、第１テスト回路を有し、
   前記第２LSIは、第２テスト回路を有し、
   前記第１テスト回路及び前記第２テスト回路は、前記第１貫通電極を介する前記第１LSIと前記第２LSIとの間の通信のテストを行うことを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記複数の第１メモリセルは、DRAMであることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１貫通電極を介して、前記第１LSI、前記第２LSI及び前記第３LSIに第１電源が供給されることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記パッケージ基板と前記第２LSIとを接続するための第１ボンディングワイヤと、
   前記パッケージ基板と前記第３LSIとを接続するための第２ボンディングワイヤとをさらに有し、
   前記第１ボンディングワイヤを介して、前記第２LSIに第２電源が供給され、
   前記第２ボンディングワイヤを介して、前記第３LSIに第３電源が供給されることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第２LSIは、前記第１貫通電極を介して、前記第１LSIからの通信データを受信し、
   前記第２LSIは、前記第１貫通電極を介して、前記通信データを演算処理した結果である処理データを前記複数の第１メモリセルに格納することを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記第１LSIと前記第２LSIの間に設けられ、演算処理を行い、前記演算処理の結果を前記第１記憶装置に記憶する第４LSIをさらに有し、
    前記第２LSIが前記第３LSIに第１データの送受信を要求する場合は、前記第２LSIは、前記第１データの送受信に対応する第１要求信号に、前記第１要求信号の発信元が前記第２LSIであることを示すための第１識別子を含め、
    前記第４LSIが前記第３LSIに第２データの送受信を要求する場合は、前記第４LSIは、前記第２データの送受信に対応する第２要求信号に、前記第２要求信号の発信元が前記第４LSIであることを示すための第２識別子を含めることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    複数の第２ビット線及び複数の第２ワード線の交点に設けられた複数の第２メモリセルを具備し前記第２LSIの演算処理の結果を記憶するための第２記憶装置を有し、前記第３LSIの上方に設けられる第５LSIをさらに有し、
    前記第２LSIが前記第３LSIに第３データの送受信を要求する場合は、前記第２LSIは、前記第３データの送受信に対応する第３要求信号に、前記第３要求信号の送信先が前記第３LSIであることを示すための第３識別子を含め、
    前記第２LSIが前記第５LSIに第４データの送受信を要求する場合は、前記第２LSIは、前記第４データの送受信に対応する第４要求信号に、前記第４要求信号の送信先が前記第５LSIであることを示すための第４識別子を含めることを特徴とする半導体装置。
12. パッケージ基板と、
    前記パッケージ基板に接続され、前記パッケージ基板を介して通信を行うための通信回路を有する第１LSIと、
    前記第１LSIの上方に設けられ、前記通信回路からのデータを用いて演算処理を行うための第２LSIと、
    前記第２LSIを貫通し、前記第１及び第２LSIを電気的に接続するための第１貫通電極と、
    前記第２LSIの上方に設けられ、前記第１貫通電極と電気的に接続され、上方の面に他の回路を接続するための接続端子を設けられるインタポーザ層とを有することを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、
    前記第１LSIは、前記第１LSIの外部のLSIと通信を行うための第１通信部を有し、
    前記第２LSIは、前記第２LSIの外部のLSIと通信を行うための第２通信部を有し、
    前記インタポーザ層は、前記第１通信部又は前記第２通信部と、前記第１LSI以外かつ前記第２LSI以外のLSIとを接続することを特徴とする半導体装置。
14. 請求項１２記載の半導体装置において、
    複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備し前記第２LSIの演算処理の結果を記憶するための第１記憶装置を有する第３LSIをさらに有し、
    前記インタポーザ層は、前記第１LSI及び前記第２LSIと、前記第３LSIとを電気的に接続することを特徴とする半導体装置。
15. 請求項１２記載の半導体装置において、
    前記第１LSIは、第１テスト回路を有し、
    前記第２LSIは、第２テスト回路を有し、
    前記第１テスト回路及び前記第２テスト回路は、前記第１貫通電極を介する前記第１LSIと前記第２LSIとの間の通信のテストを行うことを特徴とする半導体装置。
16. 請求項１２記載の半導体装置において、
    前記複数の第１メモリセルは、DRAMであることを特徴とする半導体装置。
17. 複数のLSIを積層する半導体装置の製造方法であって、
    パッケージ基板の上方に、前記パッケージ基板を介して通信を行うための通信回路を有する第１LSIを積層する第１工程と、
    前記第１工程の後に、前記第１LSIの上方に、前記通信回路からのデータを用いて演算処理を行うための第２LSIを積層する第２工程と、
    前記第２工程の後に、前記第２LSIの後に、前記第１LSI又は前記第２LSIと、前記第１LSI以外かつ前記第２LSI以外のLSIとの間を配線で接続するためのインタポーザ層を設ける第３工程と、
    前記第３工程の後に、前記第２LSIを貫通し、前記第１LSIと前記第２LSIを互いに電気的に接続するための第１貫通電極を設ける第４工程とを有することを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記第４工程の後に、前記第１貫通電極における、前記第１LSIと前記第２LSIとの間の通信をテストする第５工程をさらに有することを特徴とする半導体装置の製造方法。
19. 請求項１７記載の半導体装置の製造方法において、
    前記第４工程の後に、前記インタポーザ層によって前記第１LSI又は前記第２LSIと接続され、複数の第１ビット線及び複数の第１ワード線の交点に設けられた複数の第１メモリセルを具備し前記第２LSIの演算処理の結果を記憶するための第１記憶装置を有する第３LSIを設ける第６工程をさらに有することを特徴とする半導体装置の製造方法。

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