[go: up one dir, main page]

TWI718211B - 鰭式場效電晶體元件及其形成方法 - Google Patents

鰭式場效電晶體元件及其形成方法 Download PDF

Info

Publication number
TWI718211B
TWI718211B TW105138501A TW105138501A TWI718211B TW I718211 B TWI718211 B TW I718211B TW 105138501 A TW105138501 A TW 105138501A TW 105138501 A TW105138501 A TW 105138501A TW I718211 B TWI718211 B TW I718211B
Authority
TW
Taiwan
Prior art keywords
layer
gate stack
doped region
fin
strained layer
Prior art date
Application number
TW105138501A
Other languages
English (en)
Other versions
TW201727908A (zh
Inventor
蔡俊雄
詹前泰
楊懷德
陳科維
子韋 方
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201727908A publication Critical patent/TW201727908A/zh
Application granted granted Critical
Publication of TWI718211B publication Critical patent/TWI718211B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10P30/204—
    • H10P30/21—
    • H10P32/1204—
    • H10D64/0112—
    • H10P30/208—
    • H10W20/069—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明實施例揭露鰭式場效電晶體元件及其形成方法。根據一些實施例，鰭式場效電晶體元件包括具有至少一個鰭片的基底、橫跨至少一個鰭片的閘堆疊、在閘堆疊側邊的應變層以及在應變層上方的矽化物層。應變層在自應變層的表面算起約0 nm至5 nm的深度範圍內具有大於約2E20原子/cm3 的硼表面濃度。

Description

鰭式場效電晶體元件及其形成方法
本發明實施例是關於鰭式場效電晶體元件及其形成方法。
半導體積體電路(IC)產業經歷了快速的成長。在IC材料和設計技術方面的技術精進使IC有世代的演進，相較於前一世代，下一世代的IC體積更小且電路更為複雜。在積體電路進化的過程中，功能密度(亦即，每晶片面積的內連元件的數量)不斷地增加，而幾何尺寸(即，可使用製造過程所產生的最小組件或線)不斷地縮小。這樣的按比例縮小製程通常通過提高生產效率以及降低相關成本來提供益處。
這種按比例縮小增加了處理和製造IC的複雜性，並且為了實現這些進步，需要IC處理和製造中的類似發展。舉例來說，引進例如鰭式場效電晶體的三維電晶體來代替平面電晶體。儘管現有的鰭式場效電晶體元件及其形成方法對於它們的預期目的通常已經足夠，然而它們不是在所有方面都令人完全滿意。
根據本發明的一些實施例，一種鰭式場效電晶體元件包括具有至少一個鰭片的基底、橫跨至少一個鰭片的閘堆疊、在閘堆疊側邊的應變層以及在應變層上方的矽化物層。應變層在自應變層的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度。
100:基底
102:鰭片
103:輕摻雜區域
104:間隙壁
106:應變層
108、116:介電層
110:閘介電層
111:閘堆疊
112:閘極
113:凹陷
114:頂蓋圖案
117:開口
118:摻雜步驟
120、120a:淺摻雜區域
122:金屬層
124:退火步驟
126:矽化物層
128:連接件
S200、S202、S203、S204、S205、S206、S208:步驟
當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明實施例的各個方面。請注意，根據產業中的標準實務，各種特徵未按比例繪製。實際上，為了清楚地討論，各種特徵的尺寸可以任意地增大或減小。
圖1A至圖1F為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。
圖2為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的流程圖。
圖3為根據一些替代性實施例所繪示的鰭式場效電晶體元件的形成方法的流程圖。
圖4為根據又一些替代性實施例所繪示的鰭式場效電晶體元件的形成方法的流程圖。
以下揭露內容提供許多不同的實施例或實例，用於實現所提供標的之不同特徵。以下所描述的構件及配置的具體實例是 為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括第二特徵與第一特徵形成為直接接觸的實施例，且亦可包括第二特徵與第一特徵之間可形成有額外特徵使得第二特徵與第一特徵可不直接接觸的實施例。此外，本揭露在各種實例中可使用相同的元件符號及/或字母來指代相同或類似的構件。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一構件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在...上」、「在...上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向(旋轉90度或在其他定向)，而本文所用的空間相對術語相應地做出解釋。
圖1A至圖1F為根據一些實施例所繪示的鰭式場效電晶體元件的形成方法的剖面示意圖。
參看圖1A，提供具有一或多個鰭片102的基底100。在一些實施例中，基底100包括含矽基底、絕緣層上矽(silicon-on-insulator；SOI)基底或由其他適合的半導體材料形成的基底。在一些實施例中，基底100可在其中可配置有用於P型鰭式場效電晶體元件的摻雜區域。在一些實施例中，基底100於其上形成有隔離層。特定言之，隔離層覆蓋鰭片102的下部且暴露鰭片102的上部。在一些實施例中，隔離層為淺溝渠隔離 (shallow trench isolation；STI)結構。
在一些實施例中，基底100具有形成於其上的至少兩個閘堆疊111、形成於閘堆疊111的側壁上的間隙壁104、形成於基底中的應變層106，以及形成於閘堆疊111側邊以及應變層106上方的第一介電層108。
在一些實施例中，形成圖1A的中間結構的方法包括：形成橫跨鰭片102的兩個虛設閘堆疊；在虛設閘堆疊的側壁上形成間隙壁104；在各鰭片102的兩側處形成應變層106；在虛設閘堆疊側邊以及在應變層106上方形成第一介電層108；以及用閘堆疊111替換虛設閘堆疊。
在一些實施例中，虛設閘堆疊包括含矽材料，例如多晶矽、非晶矽或其組合。在一些實施例中，虛設閘堆疊的延伸方向不同於(例如，垂直於)鰭片102的延伸方向。在一些實施例中，形成虛設閘堆疊的方法包括在基底100上形成堆疊層，以及藉由微影及蝕刻製程來圖案化堆疊層。
在一些實施例中，間隙壁104包括含氮介電材料、含碳介電材料或兩者，且間隙壁104具有小於約10或甚至小於約5的介電常數。在一些實施例中，間隙壁104包括SiN、SiCN、SiOCN、SiOR(其中R為烷基，例如CH3、C2H5或C3H7)、SiC、SiOC、SiON、其組合或類似物。在一些實施例中，形成間隙壁104的方法包括在基底100上形成間隙壁材料層，以及藉由非等向性蝕刻製程部分地移除間隙壁材料層。
在一些實施例中，在間隙壁104形成之前，在各虛設閘堆疊側邊的各鰭片102中形成兩個輕摻雜區域(lightly doped regions)103。在一些實施例中，輕摻雜區域103包括P型摻質，例如硼。在一些實施例中，輕摻雜區域103可被稱作輕摻雜源極/汲極(lightly doped source/drain；LDD)區域。
在一些實施例中，於各虛設閘堆疊中側邊形成兩個應變層106，且應變層106中的一者在相鄰的虛設閘堆疊之間。在一些實施例中，應變層106包括用於P型鰭式場效電晶體元件的矽鍺(SiGe)。在一些實施例中，應變層106可視情況植入有P型摻質，例如硼。形成應變層106的方法包括在鰭片102中形成凹陷。在一些實施例中，凹陷具有中間寬(middle-wide)輪廓。應變層106藉由原位(in-situ)硼摻磊晶製程自凹陷形成。此硼摻磊晶製程的益處有限，因為所述製程僅產生低濃度的表面輪廓。換言之，束線植入(beam line implant)無法實現高表面濃度的摻質輪廓。在一些實施例中，應變層106可被稱作源極/汲極區域。在一些實施例中，應變層106可以結晶狀態(crystalline state)形成。此外，應變層106的頂部可等高於或高於間隙壁104的底部。
在一些實施例中，第一介電層108包括：氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)；其組合或類似物，且藉由適合的沉積技術形成，例如旋轉塗佈、CVD、可流動CVD、PECVD、ALD、其組合或類似方法。在一些實施例中，第一介電層108的頂表面實質上與虛設閘堆疊的頂表面齊平。在一些實施例中，在形成應變層106的步驟之後且在形成第一介電層108的步驟之前，形成接觸蝕刻終止層(contact etch stop layer；CESL)，且CESL包括SiN、SiC或類似物。
在一些實施例中，用閘堆疊111替換虛設閘堆疊。在一些實施例中，移除虛設閘堆疊以在第一介電層108中形成閘溝渠(gate trench)，接著，在閘溝渠中形成閘堆疊111。在一些實施例中，形成閘堆疊111的方法包括藉由CVD、PVD、電鍍或適合的製程形成堆疊層，接著，執行CMP製程以移除閘溝渠外的堆疊層。
在一些實施例中，閘堆疊111中的每一者包括閘介電層110以及在閘介電層110上的閘極112(或稱為「替換閘極」)。在一些實施例中，閘堆疊111的延伸方向不同於(例如，垂直於)鰭片102的延伸方向。在一些實施例中，閘介電層110中的每一者圍繞對應的閘極112的側壁以及底部，且在各鰭片102的頂部以及側壁上，如圖1A所示。在一些實施例中，例如氧化矽層的界面層(interfacial layer)形成於閘介電層110與各鰭片102之間。
在一些實施例中，閘介電層110中的每一者包括介電常數大於約10的高k材料。在一些實施例中，高k材料包括金屬氧化物，例如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合或適合的材料。在替代性實施例中，閘介電層110可視情況包括矽酸鹽(silicate)，例如HfSiO、LaSiO、AlSiO、其組合或適合的材料。
在一些實施例中，閘極112中的每一者包括適合於形成金屬閘極或其部分的金屬材料。在一些實施例中，閘極112中的每一者包括功函數金屬層以及在功函數金屬層上的填充金屬層。在一些實施例中，功函數金屬層為P型功函數金屬層，其用以提 供適當地在P型鰭式場效電晶體元件中執行的閘電極。P型功函數金屬層包括TiN、WN、TaN、導電金屬氧化物及/或適合的材料。填充金屬層包括銅(Cu)、鋁(Al)、鎢(W)或適合的材料。在一些實施例中，閘極112中的每一者可更包括襯層、界面層、晶種層、黏著層、阻障層、其組合或類似層。
參看圖1B，移除閘堆疊111的上部以形成暴露閘極112的凹陷113。特定言之，藉由回蝕刻製程來移除部分閘極112以及部分閘介電層110，且剩餘的閘極112以及閘介電層110由凹陷113暴露。在一些實施例中，凹陷113中的一者在兩個相鄰的間隙壁104之間。之後，於凹陷113中形成頂蓋圖案114，且頂蓋圖案114覆蓋閘極112。在一些實施例中，頂蓋圖案114經配置以在隨後的接觸孔定義步驟期間保護閘極112免受損壞。在一些實施例中，於基底100上形成頂蓋層，且頂蓋層填充凹陷113。頂蓋層包括SiN、SiC、SiCN、SiON、SiCON、其組合或類似物，且藉由適合的沉積技術形成，例如CVD、電漿增強型CVD(plasma-enhanced CVD；PECVD)、ALD、遠端電漿ALD(remote plasma ALD；RPALD)、電漿增強型ALD(plasma-enhanced ALD；PEALD)、其組合或類似方法。接著，執行CMP製程以移除凹陷113外的頂蓋層。
之後，在頂蓋圖案114以及第一介電層108上方形成第二介電層116。在一些實施例中，第二介電層116包括與第一介電層108的材料相同的材料。在替代性實施例中，第二介電層116與第一介電層108由不同材料製成。在一些實施例中，第二介電層116包括：氮化物，例如氮化矽；氧化物，例如氧化矽、PSG、 BSG、BPSG；其組合或類似物，且藉由適合的沉積技術形成，例如旋轉塗佈、CVD、可流動CVD、PECVD、ALD、其組合或類似方法。
參看圖1C，圖案化或部分地移除第二介電層116以及第一介電層108，以分別形成暴露應變層106的開口117(或稱為「接觸孔(contact holes)」)。在一些實施例中，於第二介電層116上形成例如光阻層的罩幕層，且罩幕層覆蓋非目標區域且暴露目標區域。在一些實施例中，罩幕層覆蓋N型鰭式場效電晶體元件區域，且暴露P型鰭式場效電晶體元件區域中的隨後形成的接觸孔的預期位置。之後，使用罩幕層作為罩幕來執行蝕刻製程。在一些實施例中，由於將間隙壁104以及頂蓋圖案114用作自對準罩幕，蝕刻製程被稱作自對準接觸(self-aligned contact；SAC)蝕刻製程。在一些實施例中，在蝕刻製程期間移除間隙壁104的一部分以及頂蓋圖案114的頂角(top corners)，以形成為具有傾斜側壁的開口117，如圖1C所示。在替代性實施例中，可形成具有實質上垂直側壁的開口117。在一些實施例中，開口117的高寬比(aspect ratio)大於約5或甚至大於約10。此外，開口117可視需要形成為插塞、柱、帶、壁或任何適合的形狀。
參看圖1D，對應變層106執行摻雜步驟118以在應變層10中形成淺摻雜區域(shallow doped regions)120，且淺摻雜區域120與應變層106具有相同導電類型。在一些實施例中，摻雜步驟118為單一個步驟。在替代性實施例中，摻雜步驟118包括多個子步驟。在一些實施例中，淺摻雜區域120以及應變層106包括P型摻質，例如硼。亦即，摻雜步驟118為硼摻雜步驟。在 一些實施例中，淺摻雜區域120具有小於約20nm、小於約15nm、小於約10nm或甚至小於8nm的深度。
在一些實施例中，摻雜步驟118在應變層106中的每一者中引起表面非晶化(surface amorphization)。在一些實施例中，淺摻雜區域120以完全非晶形狀態(fully amorphous state)形成。在此情況下，摻雜步驟118充當預非晶化植入(pre-amorphous implant；PAI)步驟，因此不需要習知的使用鍺(Ge)的PAI步驟，習知的PAI步驟用於限制矽化物形成於非晶形區域。換言之，本發明實施例的摻雜步驟118取代了習知的鍺PAI步驟。
在替代性實施例中，淺摻雜區域120以部分非晶形狀態(partially amorphous state)形成；亦即，淺摻雜區域120以混合的結晶-非晶形狀態(mixed crystalline-amorphous state)形成且具有一定程度的結構次序。在此情況下，PAI步驟可在摻雜步驟118之前或之後執行以完全地非晶化淺摻雜區域120。可藉由鍺(Ge)、氙(Xe)或類似物來實施此PAI步驟。
在一些實施例中，摻雜步驟118為離子植入步驟。在一些實施例中，離子植入步驟在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。在離子植入步驟之後，應變層106或淺摻雜區域120在自應變層106的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度。在一些實施例中，應變層106或淺摻雜區域120的硼表面濃度在約2E20原子/cm3至1E21原子/cm3的範圍內。舉例而言，應變層106或淺摻雜區域120的硼表面濃度可為(例如，但不限於)約2E20原子/cm3、3E20原子/cm3、4E20原子/cm3、5E20原 子/cm3、6E20原子/cm3、7E20原子/cm3、8E20原子/cm3、9E20原子/cm3、1E21原子/cm3，包括先前數值中的任何兩者之間的任何範圍。
除了使表面非晶化以外，離子植入步驟亦增大了應變層106的表面濃度，且因此減小接觸電阻(contact resistance；Rcsd)。此外，離子植入步驟產生拖尾摻雜分佈(tailing doping profile)。拖尾摻雜分佈朝向相鄰的輕摻雜區域103側向地延伸，且有助於減小寄生電阻(parasitic resistance；Rp)且因此抑制短通道效應。拖尾摻雜分佈朝向對應的應變層106的底部垂直地延伸，且有助於調變元件的臨界電壓(threshold voltage；Vt)。
在替代性實施例中，摻雜步驟118為電漿摻雜步驟。在一些實施例中，電漿摻雜步驟在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。在一些實施例中，電漿摻雜製程藉由使用包括二硼烷(B2H6)的含硼氣體以及包括氫氣(H2)、氬氣(Ar)、氦氣(He)或其組合的稀釋氣體來執行。在一些實施例中，電漿摻雜製程藉由使用約0.1%至10%的含硼氣體以及約90%至99.9%的稀釋氣體來執行。舉例而言，電漿摻雜製程藉由使用約0.1%至5%或0.1%至2%(例如，約0.5%)的B2H6以及約95%至99.9%或98%至99.9%(例如，約95.5%)的氦氣來執行。
在電漿摻雜步驟之後，應變層106或淺摻雜區域120在自應變層106的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度。在一些實施例中，應變層106或淺摻雜區域120的硼表面濃度在約1E21原子/cm3至5E21原子/cm3 的範圍內。舉例而言，應變層106或淺摻雜區域120的硼表面濃度可為(例如但不限於)約1E21原子/cm3、2E21原子/cm3、3E21原子/cm3、4E21原子/cm3、5E21原子/cm3，包括先前數值中的任何兩者之間的任何範圍。
除了使表面非晶化以外，電漿摻雜步驟增大了應變層106的表面濃度，且因此減小接觸電阻(Rcsd)。特定言之，電漿摻雜步驟在接近表面的超淺區域(ultra-shallow region)中產生極陡的摻雜分佈，因此接觸電阻(Rcsd)可顯著地減小。
參看圖1E，在硼摻雜步驟118之後在應變層106上形成金屬層122。在一些實施例中，金屬層122包括鎳(Ni)、鈷(Co)、鎢(W)、鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、其組合或類似物，且藉由適合的沉積形成，例如CVD、PVD或類似方法。在一些實施例中，金屬層122為Ti/TiN的多層結構。
之後，對基底100執行退火步驟124，且因此分別在應變層106上形成矽化物層126。在一些實施例中，執行自對準矽化物(salicide；self-aligned silicide)製程，因此緊接矽材料形成的金屬材料反應以形成矽化物材料。矽化物材料包括矽化鎳(NiSi)、矽化鈷(CoSi)、矽化鎢(WSi)、矽化鉭(TaSi)、矽化鈦(TiSi)、其組合或類似物。在一些實施例中，矽化物層126形成為與應變層106或淺摻雜區域120接觸。
在一些實施例中，淺摻雜區域120為非晶形的且因此並不使缺陷加劇，因此矽化物層126含於非晶形區域內，且元件效能相應地得到改良。
在一些實施例中，退火步驟124在約850℃至1,000℃的 溫度下執行。在退火步驟124之後，將非晶形狀態的淺摻雜區域120轉換成結晶狀態的淺摻雜區域120a。此外，退火步驟124恢復由摻雜步驟118以及摻雜步驟118之前或之後的可選PAI步驟引起的缺陷。接著，移除或蝕刻掉金屬層122的未反應金屬。
參看圖1F，連接件128形成於開口117中。在一些實施例中，連接件128意欲表示電性連接至應變層106的任何形式的導電材料及結構。在一些實施例中，連接件128包括金屬，例如W、Cu、其合金或具有適合電阻以及間隙填充能力的任何金屬材料。在一些實施例中，在形成矽化物層126之後，在基底100上形成金屬層，且金屬層填充開口117。金屬層藉由濺鍍、CVD、電化學電鍍(electrochemical plating；ECP)、其組合或類似方法形成。接著，執行平坦化步驟(例如CMP)以移除部分金屬層，直至暴露頂蓋圖案114的頂部。在一些實施例中，連接件128的頂部實質上與頂蓋圖案114的頂部共面。由此完成本發明實施例的鰭式場效電晶體元件。
在上述實施例中，閘介電層、閘極、間隙壁、頂蓋圖案、第一介電層、第二介電層以及連接件中的每一者均繪示為單層，其出於說明目的而提供，並不被理解為限制本發明實施例。在一些實施例中，此等所描述元件中的至少一者可視需要為多層結構。
可參看圖2至圖4的流程圖簡明地說明圖1A至圖1F中的上述製程步驟。
在步驟S200處，提供基底100，所述基底具有形成於其上的閘堆疊111、形成於其中的應變層106以及形成於閘堆疊111側邊與應變層106上方的第一介電層108，如圖1A所示。在一些 實施例中，在閘堆疊111之上以及在閘堆疊111的側壁上的間隙壁104之間設置頂蓋圖案114，且於頂蓋圖案114以及第一介電層108上方形成第二介電層116，如圖1B所示。
在步驟S202處，形成穿過第一介電層108開口117，且因此開口117暴露應變層106，如圖1C所示。在一些實施例中，藉由自對準接觸(SAC)蝕刻製程形成開口117。
在步驟S204處，對應變層106執行摻雜步驟118，如圖1D所示。在一些實施例中，摻雜步驟118在應變層106中引起表面非晶化。特定言之，摻雜步驟118在應變層106中形成淺非晶形區域(例如，淺摻雜區域120)。在一些實施例中，淺摻雜區域120在自其頂表面約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的高表面濃度。此外，淺摻雜區域120與應變層106具有相同導電類型。在一些實施例中，摻雜步驟118為離子植入製程。在替代性實施例中，摻雜步驟118為電漿摻雜製程。在一些實施例中，摻雜步驟118為在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行的硼摻雜步驟。
在步驟S206處，在摻雜步驟118之後在應變層106上形成矽化物層126，如圖1E所示。在一些實施例中，緊接在硼摻雜步驟118之後在應變層106上形成金屬層122，接著，對基底100執行退火步驟124。在一些實施例中，退火步驟在約850℃至1,000℃的溫度下執行。在一些實施例中，在形成矽化物層126的步驟期間，將非晶淺區域(例如，淺摻雜區域120)轉換成結晶淺區域(例如，淺摻雜區域120a)。
在步驟S208處，在開口117中形成連接件128，如圖 1F所示。在一些實施例中，連接件128電性連接至應變層106或矽化物層126。在一些實施例中，應變層106的表面部分中的淺摻雜區域120a具有如此高的摻質濃度，因此可有效地減小接觸電阻。
圖3的製程流程類似於圖2的製程流程，其差異在於：圖3的製程流程在摻雜步驟118(步驟S204)之前更包括執行預非晶化植入步驟(步驟S203)。
圖4的製程流程類似於圖2的製程流程，其差異在於：圖4的製程流程在摻雜步驟118(步驟S204)之後更包括執行預非晶化植入步驟(步驟S205)。
參看圖1F描述本發明實施例的鰭式場效電晶體元件的結構。
在一些實施例中，鰭式場效電晶體元件包括基底100、閘堆疊111、應變層106以及矽化物層126。基底100具有至少一個鰭片102。閘堆疊111橫跨至少一個鰭片102。應變層106在閘堆疊111側邊且在自應變層106的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度。矽化物層126在應變層106上方且與應變層接觸。
在一些實施例中，當應變層106的硼表面濃度是藉由離子植入製程提供時，應變層106的硼表面濃度在約2E20原子/cm3至1E21原子/cm3的範圍內。在替代性實施例中，當應變層106的硼表面濃度是藉由電漿摻雜製程提供時，應變層106的硼表面濃度在約1E21原子/cm3至5E21原子/cm3的範圍內。
在上述實施例中，P型鰭式場效電晶體元件及其形成方法是出於說明目的而提供，且並不被理解為限制本發明實施例。 在一些實施例中，可實施所描述方法以形成N型鰭式場效電晶體元件。特定言之，磷摻雜步驟替換硼摻雜步驟，且磷摻雜步驟在(例如)約2KeV至5KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。具有通常知識者應理解，依據製程需求，所描述的摻雜區域/層的導電類型可被改變及配置為用於N型鰭式場效電晶體元件。
在上文所提及的實施例中，實施「後閘極(gate last)」製程以形成鰭式場效電晶體元件。然而，可藉由使用如本文所描述的類似製程來應用例如「先閘極(gate first)」製程的另一製程或另一類型的元件(例如，平面元件)。本文中所揭露的方法可易於與CMOS製程流程整合，且並不需要額外複雜步驟以達成所要結果。應理解，本文中所揭露的實施例提供不同優點，並且無特定的優點是必需被所有實施例所要求。
鑒於上文，在接觸孔定義之後且在矽化物沉積之前對元件執行至少一個硼摻雜製程。此硼摻雜製程提供高表面摻質濃度，以有效地減小接觸電阻且因此提升元件效能。
在一些實施例中，本發明實施例的硼摻雜製程取代了習知的PAI步驟。習知的PAI步驟通常降低源極/汲極的導電性且因此減小接觸電阻。但本發明實施例的硼摻雜製程不具有此等問題。實情為，本發明實施例的硼摻雜製程提供高表面濃度以便有效地減小接觸電阻。
根據本發明實施例的一些實施例，一種鰭式場效電晶體元件包括基底、閘堆疊、應變層以及矽化物層。基底具有至少一個鰭片。閘堆疊橫跨至少一個鰭片。應變層在閘堆疊側邊且在自 應變層的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度。矽化物層在應變層上方。
在上述鰭式場效電晶體元件中，所述應變層的所述硼表面濃度藉由離子植入製程來提供。
在上述鰭式場效電晶體元件中，所述應變層的所述硼表面濃度在約2E20原子/cm3至1E21原子/cm3的範圍內。
在上述鰭式場效電晶體元件中，所述應變層的所述硼表面濃度藉由電漿摻雜製程來提供。
在上述鰭式場效電晶體元件中，所述應變層的所述硼表面濃度在約1E21原子/cm3至5E21原子/cm3的範圍內。
根據本發明實施例的替代性實施例，一種鰭式場效電晶體元件的形成方法包括以下步驟。提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的應變層以及形成於閘堆疊側邊與應變層上方的第一介電層。形成穿過第一介電層的開口，且開口暴露應變層。對應變層執行摻雜步驟以在應變層中形成淺摻雜區域，其中淺摻雜區域與應變層具有相同導電類型。在摻雜步驟之後在應變層上形成矽化物層。
在上述方法中，所述淺摻雜區域為非晶形區域。
在上述方法中，所述摻雜步驟為硼摻雜步驟或磷摻雜步驟。
在上述方法中，所述硼摻雜步驟在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。
在上述方法中，所述磷摻雜步驟在約2KeV至5KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。
在上述方法中，所述摻雜步驟為離子植入製程。
在上述方法中，所述摻雜步驟為電漿摻雜製程。
在上述方法中，所述電漿摻雜製程藉由使用約0.1%至10%的含硼氣體以及約90%至99.9%的稀釋氣體來執行。
在上述方法中，在所述摻雜步驟之前或之後，更包括執行預非晶化植入(PAI)步驟。
根據本發明實施例的另外替代性實施例，一種鰭式場效電晶體元件的形成方法包括以下步驟。提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的應變層以及形成於閘堆疊側邊與應變層上方的第一介電層。形成穿過第一介電層的開口，且開口暴露應變層。對應變層執行硼摻雜步驟，且硼摻雜步驟引起表面非晶化。緊接在硼摻雜步驟之後在應變層上形成金屬層。對基底執行退火步驟。
在上述方法中，所述硼摻雜步驟為離子植入製程。
在上述方法中，所述硼摻雜步驟為電漿摻雜製程。
在上述方法中，所述電漿摻雜製程藉由使用含硼氣體及稀釋氣體按約0.1%至5%對95%至99.9%的比率來執行。
在上述方法中，如申請專利範圍第15項所述的鰭式場效電晶體元件的形成方法，其中所述硼摻雜步驟在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行。
在上述方法中，所述退火步驟在約850℃至1,000℃的溫度下執行。
以上概述了數個實施例的特徵，使本領域具有通常知識者可更佳了解本揭露的態樣。本領域具有通常知識者應理解，其 可輕易地使用本揭露作為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例的相同目的及/或達到相同優點。本領域具有通常知識者還應理解，這種等效的配置並不悖離本揭露的精神與範疇，且本領域具有通常知識者在不悖離本揭露的精神與範疇的情況下可對本文做出各種改變、置換以及變更。
100‧‧‧基底
102‧‧‧鰭片
103‧‧‧輕摻雜區域
104‧‧‧間隙壁
106‧‧‧應變層
110‧‧‧閘介電層
111‧‧‧閘堆疊
112‧‧‧閘極
113‧‧‧凹陷
114‧‧‧頂蓋圖案
117‧‧‧開口
120a‧‧‧淺摻雜區域
126‧‧‧矽化物層
128‧‧‧連接件

Claims (10)

  1. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭片；閘堆疊，橫跨所述至少一個鰭片；應變層，在所述閘堆疊側邊，且在自所述應變層的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度；以及矽化物層，在所述應變層上方。
  2. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭片；閘堆疊，橫跨所述至少一個鰭片；應變層，在所述閘堆疊側邊；以及淺摻雜區域，在所述應變層的表面部分中，其中所述淺摻雜區域的濃度高於所述應變層的濃度，且所述淺摻雜區域及所述應變層具有相同導電類型摻質，其中所述鰭式場效電晶體元件更包括在所述閘堆疊與所述應變層之間的輕摻雜區域，所述輕摻雜區域具有第一部分和第二部分，所述第二部分在所述第一部分下方，且所述輕摻雜區域的所述第一部分的硼表面濃度高於所述第二部分的硼表面濃度。
  3. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭片；金屬閘堆疊，橫跨所述至少一個鰭片；源極和汲極區，在所述金屬閘堆疊側邊；輕摻雜區域，在所述金屬閘堆疊與所述源極和汲極區之間； 以及淺摻雜區域，在所述源極和汲極區的表面部分中，其中所述源極和汲極區、所述淺摻雜區域及所述輕摻雜區域具有相同導電類型摻質，其中所述淺摻雜區域的濃度高於在所述淺摻雜區域下方的所述源極和汲極區的濃度，且其中所述鰭式場效電晶體元件更包括在所述金屬閘堆疊的側壁上的間隙壁，所述輕摻雜區域具有表面濃度不同的第一部分和第二部分，且所述第一部分及所述第二部分均接觸所述間隙壁。
  4. 一種鰭式場效電晶體元件的形成方法，包括：提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的應變層以及形成於所述閘堆疊側邊與所述應變層上方的第一介電層；形成穿過所述第一介電層的開口，所述開口暴露所述應變層；以及對所述應變層執行摻雜步驟以在所述應變層中形成淺摻雜區域，其中所述淺摻雜區域與所述應變層具有相同導電類型；在所述摻雜步驟之後在所述應變層上形成矽化物層，其中所述方法更包括在所述摻雜步驟之前或之後進行預非晶化植入步驟，所述以不同的元素進行預非晶化植入步驟及所述摻雜步驟。
  5. 一種鰭式場效電晶體元件的形成方法，包括：提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的應變層以及形成於所述閘堆疊側邊與所述應變層上方的第一介 電層；形成穿過所述第一介電層的開口，所述開口暴露所述應變層；對所述應變層執行硼摻雜步驟，所述硼摻雜步驟引起表面非晶化；緊接在所述硼摻雜步驟之後在所述應變層上形成金屬層；以及對所述基底執行退火步驟，其中在約1KeV至2KeV的能量以及約2E15原子/cm2至6E15原子/cm2的劑量下執行所述硼摻雜步驟。
  6. 一種鰭式場效電晶體元件的形成方法，包括：提供基底，所述基底具有形成於其上的閘堆疊、形成於其中的應變層以及形成於所述閘堆疊側邊與所述應變層上方的第一介電層；形成穿過所述第一介電層的開口，所述開口暴露所述應變層；對所述應變層執行硼摻雜步驟，使得自所述應變層的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的硼表面濃度；以及在所述硼摻雜步驟之後在所述應變層上形成矽化物層。
  7. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭片；閘堆疊，橫跨所述至少一個鰭片；應變層，在所述閘堆疊側邊，且在自所述應變層的表面算起約0nm至5nm的深度範圍內具有大於約2E20原子/cm3的P型摻質濃度；以及 矽化物層，在所述應變層上方。
  8. 一種鰭式場效電晶體元件，包括：基底，具有至少一個鰭片；閘堆疊，橫跨所述至少一個鰭片；應變層，在所述閘堆疊側邊；淺摻雜區域，在所述應變層的表面部分中；以及輕摻雜區域，在所述閘堆疊與所述應變層之間，其中所述淺摻雜區域的濃度高於所述應變層或所述輕摻雜區域的濃度，且其中所述淺摻雜區域具有朝向在所述閘堆疊與所述應變層之間的所述輕摻雜區域的拖尾分佈，且所述淺摻雜區域的拖尾部分與部分所述淺摻雜區域重疊。
  9. 一種半導體元件，包括：閘堆疊，在基底上；源極和汲極區，在所述閘堆疊側邊；輕摻雜區域，在所述閘堆疊與所述源極和汲極區之間；以及淺摻雜區域，在所述源極和汲極區的表面部分中，其中所述淺摻雜區域的濃度高於在所述淺摻雜區域下方的所述源極和汲極區的濃度，且其中所述半導體元件更包括在所述閘堆疊的側壁上的間隙壁，所述輕摻雜區域具有表面濃度不同的第一部分和第二部分，且所述第一部分及所述第二部分均接觸所述間隙壁。
  10. 如申請專利範圍第9項所述的半導體元件，更包括矽化物層，所述矽化物層覆蓋部分所述淺摻雜區域。
TW105138501A 2016-01-29 2016-11-23 鰭式場效電晶體元件及其形成方法 TWI718211B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/009,834 US9722081B1 (en) 2016-01-29 2016-01-29 FinFET device and method of forming the same
US15/009,834 2016-01-29

Publications (2)

Publication Number Publication Date
TW201727908A TW201727908A (zh) 2017-08-01
TWI718211B true TWI718211B (zh) 2021-02-11

Family

ID=59383192

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105138501A TWI718211B (zh) 2016-01-29 2016-11-23 鰭式場效電晶體元件及其形成方法

Country Status (3)

Country Link
US (4) US9722081B1 (zh)
CN (1) CN107026204B (zh)
TW (1) TWI718211B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6470703A (en) * 1987-09-11 1989-03-16 Hitachi Ltd Waveguide type optical multiplexer and demultiplexer
US10998443B2 (en) 2016-04-15 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epi block structure in semiconductor product providing high breakdown voltage
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
DE102020112695A1 (de) 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
US11489062B2 (en) 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
US20200411527A1 (en) * 2019-06-27 2020-12-31 Nanya Technology Corporation Memory structure
US12477764B2 (en) * 2021-05-13 2025-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a source/drain of a semiconductor device using multiple implantation processes

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018848A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. High surface dopant concentration semiconductor device and method of fabricating
TW201246299A (en) * 2011-03-31 2012-11-16 Tokyo Electron Ltd Method for forming ultra-shallow doping regions by solid phase diffusion

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6242333B1 (en) * 1998-01-06 2001-06-05 Texas Instruments Incorporated Method to enhance the formation of nucleation sites on silicon structures and an improved silicon structure
US20060094194A1 (en) * 2004-11-04 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90NM CMOS technology
KR101172853B1 (ko) * 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
US8716081B2 (en) * 2007-03-15 2014-05-06 Globalfoundries Singapore Pte. Ltd. Capacitor top plate over source/drain to form a 1T memory device
US8372735B2 (en) * 2008-08-14 2013-02-12 Varian Semiconductor Equipment Associates, Inc. USJ techniques with helium-treated substrates
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8362560B2 (en) * 2010-06-16 2013-01-29 International Business Machines Corporation Field effects transistor with asymmetric abrupt junction implant
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9299838B2 (en) * 2011-10-24 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFETs with multiple dislocation planes
US8674453B2 (en) * 2011-12-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
US9093550B1 (en) * 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
CN103377948B (zh) * 2012-04-29 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
KR101952119B1 (ko) * 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
US8962434B2 (en) * 2012-07-10 2015-02-24 International Business Machines Corporation Field effect transistors with varying threshold voltages
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8890258B2 (en) * 2012-12-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9202693B2 (en) * 2013-01-28 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication of ultra-shallow junctions
US9231098B2 (en) * 2013-10-30 2016-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming metal gate structure
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9362277B2 (en) * 2014-02-07 2016-06-07 Globalfounries Inc. FinFET with multilayer fins for multi-value logic (MVL) applications and method of forming
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120018848A1 (en) * 2010-07-21 2012-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. High surface dopant concentration semiconductor device and method of fabricating
TW201246299A (en) * 2011-03-31 2012-11-16 Tokyo Electron Ltd Method for forming ultra-shallow doping regions by solid phase diffusion

Also Published As

Publication number Publication date
CN107026204B (zh) 2021-11-09
CN107026204A (zh) 2017-08-08
TW201727908A (zh) 2017-08-01
US20200279949A1 (en) 2020-09-03
US11227951B2 (en) 2022-01-18
US10665717B2 (en) 2020-05-26
US9722081B1 (en) 2017-08-01
US20180366585A1 (en) 2018-12-20
US10062780B2 (en) 2018-08-28
US20170323971A1 (en) 2017-11-09
US20170222051A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
US11211455B2 (en) Formation of dislocations in source and drain regions of FinFET devices
CN103578954B (zh) 具有金属栅极的半导体集成电路
TWI718211B (zh) 鰭式場效電晶體元件及其形成方法
US9214558B2 (en) Method of forming semiconductor device including silicide layers
US9997616B2 (en) Semiconductor device having a strained region
CN103247535B (zh) Finfet器件及其形成方法
CN102881576B (zh) 自对准源极和漏极结构及其制造方法
CN102867784B (zh) 具有位错结构的半导体器件及其形成方法
CN103066124B (zh) 具有多个应力结构的半导体器件及其制造方法
US8674453B2 (en) Mechanisms for forming stressor regions in a semiconductor device
CN103199064B (zh) 形成半导体器件的方法
CN103855028B (zh) 半导体器件及其形成方法
TW201824394A (zh) 鰭式場效電晶體的製造方法
US9178063B2 (en) Semiconductor device
CN103811493B (zh) 半导体器件及其形成方法
TWI764255B (zh) 半導體元件及其製造方法
CN108630548B (zh) 鳍式场效应管及其形成方法
CN103578953B (zh) 半导体集成电路制造的方法