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TWI764255B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法

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TWI764255B
TWI764255B TW109129398A TW109129398A TWI764255B TW I764255 B TWI764255 B TW I764255B TW 109129398 A TW109129398 A TW 109129398A TW 109129398 A TW109129398 A TW 109129398A TW I764255 B TWI764255 B TW I764255B
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nitrogen
epitaxial source
metal
drain structure
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TW109129398A
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范妙璇
李京樺
陳明德
李榮偉
李培煒
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台灣積體電路製造股份有限公司
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Abstract

半導體元件包括設置於通道區域之上的閘極結構、設置於源極/汲極區域的磊晶源極/汲極結構、設置於磊晶源極/汲極結構上的含氮層、設置於含氮層上的矽化物層、以及設置於矽化物層上的導電金屬接點。

Description

半導體元件及其製造方法
本揭示係關於一種半導體元件，特別係關於包括含氮層的半導體元件及其製造方法。
本揭示係關於一種半導體積體電路，特別係關於一種具有磊晶源極/汲極(S/D)結構的半導體元件。隨著半導體產業為了追求更高的性能和更低的成本而進入奈米科技製程節點，製造和設計問題帶來的挑戰導致了三維設計的發展，例如鰭式場效應電晶體(FinFET)和使用具有高k(介電常數)材料的金屬柵極結構。
本揭示提供了一種製造半導體元件的方法包含以下步驟形成磊晶源極/汲極結構，於設置於基材之上的源極/汲極區域。形成含氮層，於磊晶源極/汲極結構的表面上或表面內。形成金屬層，於含氮層之上。形成磊晶源極/汲極結構的元素的合金層，於源極/汲極區域與金屬層的元素 之上。
本揭示提供了一種製造半導體元件的方法包含以下步驟。形成磊晶源極/汲極結構，於設置於基材之上的源極/汲極區域。執行第一離子佈植操作，以將第一離子引入磊晶源極/汲極結構。執行第二離子佈植操作，以將不同於第一離子的第二離子引入磊晶源極/汲極結構。執行第一退火操作。形成含氮層，於磊晶源極/汲極結構的表面上或表面內。形成金屬層，於含氮層之上。形成磊晶源極/汲極結構的元素的合金層，於源極/汲極區域與金屬層的元素之上。
本揭示提供了一種半導體裝置，包含閘極結構、磊晶源極/汲極結構、含氮層、矽化物層以及導電金屬接點。閘極結構設置於通道區域之上。磊晶源極/汲極結構設置於源極/汲極區域。含氮層設置於磊晶源極/汲極結構上。矽化物層設置於含氮層上。導電金屬接點設置於矽化物層上。
10:基材
10M:檯面形狀
15:遮罩層/硬遮罩圖案
15A:襯墊氧化物層
15B:氮化矽遮罩層
20:鰭片結構
25:凹槽
30:隔離絕緣層
40:閘極結構
42:介電層
44:閘極圖案/虛擬閘極電極
46:覆蓋絕緣層
48:閘極側壁間隔物
50:鰭片襯墊層
60:磊晶源極/汲極結構
64:第二離子佈植操作
65:間隙
66:第一離子佈植操作
67:第二離子佈植操作
70:絕緣層
80:層間介電層(=ILD層)
81:ILD層
85:接觸孔
90:含氮層
92:金屬氮化物層
94:金屬層
95:合金層
100:導電金屬接點
102:閘極介電層
104:金屬閘電極
H1、H2:高度
S1:間距
W1:寬度
當結合圖示閱讀時，根據以下詳細描述可以最好理解本揭示。要強調的是，根據產業中的標準實踐，各種特徵未按比例繪製，且僅用於圖解目的。實際上，為了清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第2圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第3圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第4圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第5A、5B和5C圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的圖。
第6圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第7圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第8圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第9圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第10圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第11圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第12圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第13圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第14圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第15圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第16圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第17圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第18圖和第19圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第20圖和第21圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第22圖和第23圖根據本揭示的一個實施方式，繪示了半導體元件的製造操作的各種階段之一的截面圖。
第24A、24B、24C、24D、24E、24F、24G和24H圖根據本揭示的一些實施方式，繪示了半導體元件的截面圖。
第25圖根據本揭示的一些實施方式，繪示了各種樣品的傅立葉轉換紅外光譜儀(Fourier Transform infrared spectrometer,FTIR)的量測結果。
第26圖根據本揭示的一個實施方式，繪示深度方向(depth-direction)元素分析結果。
第27圖根據本揭示的一個實施方式，繪示元素分析結果的比較。
第28和29圖根據本揭示的一個實施方式，繪示半導體元件的截面圖。
第30和31圖根據本揭示的一個實施方式，繪示半導體元件的截面圖。
應當理解，以下揭示提供許多不同實施方式或實施例，用於實現本發明的不同特徵。以下描述的組件和佈置的特定實施方式或實施例，用以簡化本揭示。當然這些僅僅是實施例，且無意於作為限制。舉例來說，元件的尺寸不限於本揭示的範圍或數值，但是可以取決於製程條件和/或元件的預期特性。此外，在隨後的描述中，第一特徵的形成在第二特徵之上或在第二特徵上，可包括形成第一特徵和第二特徵為直接接觸的實施方式，亦可包括在第一特徵及第二特徵之間形成額外的特徵的實施方式，以使得第一特徵及第二特徵可不直接接觸的實施方式。為了簡化及清楚的目的，可以不同比例任意繪製各種特徵。在附圖中，可以為了簡化而省略一些層/特徵。
此外，本文中可使用空間性相對用詞，例如「下部」、「之下」、「較低的」、「之上」、「上方」及類似用語，係為了便於描述圖式中一個元件或特徵與另一個元件或特徵的關係。這些空間性相對用詞本意上涵蓋除了圖中所繪示的位向之外，也涵蓋使用或操作中之裝置的不同位向。裝置也可被轉換成其他位向(旋轉90度或其他位向)，因 此本文中使用的空間性相對描述可以同樣地被相應地解釋。另外，術語「由...製成」可以表示「包括」或「由...組成」。此外，在以下的製造過程中，所描述的操作之中/間可能有一個或多個額外的操作，並且可以改變操作的順序。在本揭示中，短語「A、B和C之一」是指「A、B和/或C」(A、B、C、A和B、A和C、B和C或A、B和/或C)，除非另有說明，否則不表示來自A的一個元素、來自B的一個元素和來自C的一個元素。在一個實施方式所述的材料、構造、尺寸、製程和/或操作相同或相似的材料、構造、尺寸、製程和/或操作可以在其他實施方式中採用，並且可以省略詳細說明。
本揭示的實施方式係關於一種半導體元件及其製造方法，特別是具有場效電晶體(FET)的垂直接觸電阻降低的源極/汲極接點區域結構。諸如本揭示的實施方式通常不僅適用於FinFET，而且還適用於其他FET。對於較小的三維結構，在較小的接觸面積中減小接觸電阻是很大的挑戰。為了降低蕭特基能障高度(Schottky barrier height,SBH)，在金屬和半導體之間插入超薄中間層是降低接觸電阻的一種有望的方法。
第1圖至第17圖根據本揭示的一個實施方式，繪示製造FinFET元件的各種階段的截面圖。應當理解，可以在第1圖至第17圖製程之前、期間和之後提供額外的操作，而對於此方法額外的實施方式，可替換或消除以下敘述的一些操作。操作/製程的順序可以互換。
可藉由任何合適的方法來圖案化FinFETs的鰭片結構。舉例來說，可利用一種或多種微影蝕刻製程來圖案化鰭片結構，包括雙圖案化(double-patterning)或多圖案化(multi-patterning)製程。通常雙圖案化或多圖案化製程結合微影蝕刻與自動對準製程，允許建立具有直接微影蝕刻製程的圖案，舉例來說，間距(pitches)小於使用單個圖案化製程可獲得的間距。舉例來說，在一個實施方式中，形成犧牲層於基材之上，並使用蝕刻製程來圖案化。使用自動對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，可使用剩餘的間隔物或心軸來圖案化鰭片結構。多圖案化製程結合微影蝕刻及自動對準製程通常會導致一對鰭片結構的形成。
在一些實施方式中，遮罩層15於基材10之上形成以製造鰭片結構。舉例來說，遮罩層15由熱氧化製程和/或化學氣相沉積(CVD)製程形成。舉例來說，基材10係p型矽或鍺基材，其雜質濃度約在1×1015cm-3至約1×1016cm-3的範圍內。在其他實施方式中，基材係n型矽或鍺基材，其雜質濃度約在1×1015cm-3至約1×1016cm-3的範圍內。
或者，基材10可包括另一種基本的半導體，例如鍺、化合物物半導體包括IV-IV族組成的化合物半導體(例如SiC及SiGe)、III-V族組成的化合物半導體(例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或 GaInAsP)或其組合。在一種實施方式中，基材10是SOI(silicon-on insulator)基材的矽層。當使用SOI基材時，鰭片結構可從SOI基材的矽層凸出，或是從SOI基材的絕緣層凸出。在後者的情況下，SOI基材的矽層用於形成鰭片結構。非晶矽基材(例如非晶Si或非晶SiC)或絕緣材料(例如氧化矽)，也可當作基材10。基材10可包括各種已經適當地摻雜雜質的區域(例如p型或n型導電率)。
舉例來說，在一些實施方式中，遮罩層15包括襯墊氧化物(例如氧化矽)層15A及氮化矽遮罩層15B。襯墊氧化物層15A可利用熱氧化或CVD製程來形成。氮化矽遮罩層15B可由物理氣相沉積(PVD)來形成，例如濺鍍法、CVD、電漿增強化學氣相沉積(PECVD)、大氣壓力化學氣相沉積(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)、原子層沉積(ALD)及/或其他製程。
在一些實施方式中，襯墊氧化物層15A的厚度約在2nm至約15nm的範圍內，而氮化矽遮罩層15B的厚度約在2nm至約50nm的範圍內。在遮罩層之上進一步形成遮罩圖案。舉例來說，遮罩圖案是由微影操作而形成的光阻圖案。
利用遮罩圖案當作蝕刻遮罩，形成襯墊氧化物層及氮化矽遮罩層的硬遮罩圖案15，如第1圖所示。
然後，如第2圖所示，利用硬遮罩圖案15當作蝕 刻遮罩，使用乾蝕刻方法和/或濕蝕刻方法的溝槽蝕刻將基材10圖案化為鰭片結構20。
在第2圖中，三個鰭片結構20設置在基材10之上。然而，鰭片結構的數量不限於三個。數量可小至一個或多於三個。在一些實施方式中，鰭片結構的數量範圍為5至1000，其在接下來的操作中與磊晶源極/汲極結構連接。在其他實施方式中，鰭片結構的數量範圍為5至100，其在接下來的操作中與磊晶源極/汲極結構連接。在特定的實施方式中，鰭片結構的數量範圍為5至20，其在接下來的操作中與磊晶源極/汲極結構連接。另外，一或多個虛擬鰭片結構可設置鄰近於鰭片結構20的兩側，以改善圖案化製程中的圖案保真度(pattern fidelity)。
鰭片結構20可由與基材10相同的材料製成，且可以從基材10連續地延伸。在這個實施方式中，鰭片結構由Si製成。鰭片結構20的矽層可為本質、或適當地摻雜n型不純物或p型不純物。
在一些實施方式中，鰭片結構20的寬度W1約在5nm至約40nm的範圍內，而在其他的實施方式中，其寬度約在7nm至約12nm的範圍內。在一些實施方式中，兩個鰭片結構之間的間距S1約在10nm至約50nm的範圍內。在一些實施方式中，鰭片結構20的高度(沿Z方向)約在100nm至約300nm的範圍內，而在其他的實施方式中，高度約在50nm至100nm的範圍內。
鰭片結構20的下部在閘極結構40之下(參見第 5A圖)，其可稱為井區(well region)，而鰭片結構20的上部可稱為通道區域。在閘極結構40之下，井區嵌入於隔離絕緣層30(參見第5A圖)，而通道區域從隔離絕緣層30凸出。通道區域的下部也可嵌入於隔離絕緣層30至約1nm至約5nm的深度。
在一些實施方式中，井區的高度約在60nm至100nm的範圍內。通道區域的高度約在40nm至60nm的範圍內，而在其他的實施方式中，其高度約在38nm至約55nm的範圍內。
在一些實施方式中，在鰭片結構20形成之後，可進一步蝕刻基材10以形成檯面形狀10M，如第3圖所示。在其他實施方式中，首先形成檯面形狀10M，然後再形成鰭片結構20。在某些實施方式中，沒有形成檯面形狀。在以下的實施方式中，圖示中繪示的實施方式沒有形成檯面結構。
在形成鰭片結構20(以及可選地檯面形狀10M)之後，在間距中形成隔離絕緣層30，間距為在多個鰭片結構和/或在一個鰭片結構和在基材10之上形成的其他元素之間。隔離絕緣層30也可稱為「淺溝隔離(STI)」層。隔離絕緣層30的絕緣材料可包括一或多層的氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或低k介電材料。隔離絕緣層係由LPCVD(低電壓化學氣相沉積)、電漿CVD或可流動的CVD組成。在可流動的CVD中，沉積可流動的介電材料而不是氧化矽。可流動 的介電材料，顧名思義，可以在沉積期間「流動」，以高的深寬比(aspect ratio)填滿間隙或間距。通常情況下，將各種化學物質添加到含矽的前驅物中使沉積的膜流動。在一些實施方式中，添加氮氫鍵。可流動介電前驅物的實施例，特別是可流動氧化矽前驅物，包括矽酸鹽、矽氧烷、甲基半矽氧烷(methyl silsesquioxane,MSQ)、氫半矽氧烷(a hydrogen silsesquioxane,HSQ)、MSQ/HSQ、全氫矽氧烷(perhydrosilazane,TCPS)、全氟聚矽氧烷(perhydro-polysilazane,PSZ)、正矽酸乙酯(tetraethyl orthosilicate,TEOS)或矽烷基胺，例如三烷基胺(trisilylamine,TSA)。在多個操作製程中形成這些可流動的氧化矽材料。在可流動的膜沉積之後，將其硬化而後退火移除不要的元素以形成氧化矽。當不要的元素移除時，可流動的膜緻密且皺縮。在一些實施方式中，進行多次退火製程。可流動的膜硬化且退火超過一次。可流動的膜可摻雜硼和/或磷。
隔離絕緣層30首先在厚層中形成，使得鰭片結構嵌入在厚層中，且此厚層內凹以暴露鰭片結構20的上部，如第4圖所示。在一些實施方式中，鰭片結構從隔離絕緣層30的上表面的高度H1約在20nm至約100nm的範圍內，而在其他實施方式中，高度約在30nm至約50nm的範圍內。在隔離絕緣層30內凹之後或之前，可執行熱處理，例如退火製程，以改善隔離絕緣層30的品質。在某些實施方式中，使用快速退火製程(rapid thermal annealing,RTA)執行熱處理，其溫度約在900℃至約1050℃的範圍下加熱約1.5秒至約10秒，在惰性氣體環境中，例如N2、氬Ar或He環境。.
隔離絕緣層30形成之後，在鰭片結構20之上形成閘極結構40，如第5A圖至第5C圖所示。第5A圖為示例性透視圖，第5B圖為沿著第5A圖的線a-a的示例性截面圖，第5C圖為沿著第5A圖的線b-b的示例性截面圖。第6圖至第11圖及第13圖至第17圖也是沿著第5A圖的線b-b的截面圖。
如第5A圖所示，閘極結構40在X方向上延伸，而鰭片結構20在Y方向上延伸。.為了製造閘極結構40，在隔離絕緣層30與暴露的鰭片結構20之上形成介電層與多晶矽層，然後執行圖案化操作以獲得閘極結構，閘極結構包括由多晶矽製成的閘極圖案44與介電層42。在一些實施方式中，利用硬遮罩來圖案化多晶矽層，硬遮罩保留在閘極圖案44上作為覆蓋絕緣層46。硬遮罩(覆蓋絕緣層46)包括一或多層絕緣材料。在一些實施方式中，覆蓋絕緣層46包括在氧化矽層之上形成氮化矽層，在其他實施方式中，覆蓋絕緣層46包括在氮化矽層之上形成氧化矽層。覆蓋絕緣層46的絕緣材料可由CVD、PVD、ALD、電子束蒸鍍或其他合適的製程形成。在一些實施方式中，介電層42包括一或多層的氧化矽、氮化矽、氮氧化矽或高k介電質。在一些實施方式中，介電層42的厚度約在2nm至約20nm的範圍內，而在其他的實施方式中，厚度約在 2nm至約10nm的範圍內。在一些實施方式中，閘極結構的高度H2約在50nm至約400nm的範圍內，而在其他的實施方式中，高度約在100nm至200nm的範圍內。
在一些實施方式中，採用閘極替換技術(gate placement technology)。在這種情況下，閘極圖案44與介電層42分別為虛擬閘極電極與虛擬閘極介電層，隨後將其移除。如果採用先閘極技術(gate-first technology)，閘極圖案44與介電層42用作閘極電極與閘極介電層。
此外，在閘極圖案的兩個側壁上形成閘極側壁間隔物48。閘極側壁間隔物48包括一或多層絕緣材料，例如SiO2、SiN、SiON、SiOCN或SiCN，其由CVD、PVD、ALD、電子束蒸鍍或其他合適的製程而形成。低k介電材料可用做側壁間隔物。側壁間隔物48藉由形成絕緣材料的包覆層和執行非等項性蝕刻而形成。在一個實施方法中，側壁間隔物層由氮化矽基底的材料製成，例如SiN、SiON、SiOCN或SiCN。
然後，如第6圖所示，在鰭片結構20之上形成鰭片襯墊層50。鰭片襯墊層50由包括氮化矽基底的材料製成的介電材料製成，例如SiN、SiON、SiOCN或SiCN。在一個實施方法中，SiN用作鰭片襯墊層50。鰭片襯墊層50由CVD、PVD、ALD、電子束蒸鍍或其他合適的製程形成。在一些實施方式中，鰭片襯墊層50的厚度約在30nm至約70nm的範圍內。
在一些實施方式中，分別形成用於閘極結構的鰭片襯墊層50和側壁間隔物48。在其他實施方式中，相同的包覆層用於鰭片襯墊層50和側壁間隔物48。
在形成鰭片襯墊層50之後，鰭片結構20的上部內凹，藉由乾蝕刻和/或濕蝕刻操作而移除鰭片襯墊層50的一部分，鰭片襯墊層50的一部分設置於鰭片結構的側表面和上表面上，鰭片結構從隔離絕緣層凸出。鰭片結構20的上部內凹(蝕刻)至等於或低於隔離絕緣層30的上表面的鰭片襯墊層50的上表面的水平，如第7圖所示。
在一些實施方式中，在蝕刻鰭片凹槽之後，保留設置於鰭片結構的側壁的鰭片襯墊層50的一部分，如第7圖所示。在其他實施方式中，在蝕刻鰭片凹槽之後，完全移除設置於鰭片結構的側壁的鰭片襯墊層50，且鰭片襯墊層50只保留於隔離絕緣層30的上表面上。
在一些實施方式中，凹槽的鰭片結構20(凹槽25的底部)的頂部具有U型、半圓形或彈頭形狀(可以統稱為圓角形狀)，如第7圖所示，其為沿著閘極延伸方向(X)的截面圖。
藉由使用電漿蝕刻設備的脈衝偏壓蝕刻(pulsed-bias etching)操作，鰭片結構20內凹以形成圓角形狀。在一些實施方式中，基材10置於在蝕刻室的晶圓台上，而基材10和/或晶圓台被例如DC電壓偏置。在一些實施方式中，應用RF功率於設置於基材之上的對電極。在其他實施方式中，經由圍繞蝕刻室的線圈應用RF 功率。在一些實施方式中，蝕刻氣體包括含鹵素氣體，例如HBr。在一些實施方式中，用例如He和/或Ar的惰性氣體稀釋HBr。在一些實施方式中，HBr與稀釋氣體的比率約在0.3至約0.7的範圍內，在其他實施方式中，其比率約在0.4至約0.6的範圍內。
在一些實施方式中，在蝕刻操作期間，藉由泵浦系統，電漿室的壓力維持約在1mTorr至約100mTorr的範圍內。在其他實施方式中，在蝕刻操作期間，壓力約在3mTorr至約15mTorr的範圍內。在一些實施方式中，偏電壓約在300V至約800V的範圍內，而在其他實施方式中，偏電壓約在500V至600V的範圍內。在一些實施方式中，輸入RF功率約在300W至約800W的範圍內。RF的頻率為13.56MHz、2.56GHz或任何在半導體產業中其他合適的頻率。
在一些實施方式中，偏電壓是具有負載比(on-to-off ratio)約在10%至約90%範圍內的脈衝電壓。在其他實施方式中，負載比約在30%至約70%的範圍內。在一些實施方式中，一個單位週期(一個「開」週期和一個「關」週期)約在0.5秒至10秒的範圍內，在其他實施方式中，單位週期約在1秒至5秒單位週期。在一些實施方式中，脈衝偏壓蝕刻是重複的蝕刻和沉積操作。在「開」週期的期間，蝕刻鰭片結構，而在「關」週期的期間，副產物的沉積效率大於蝕刻效率。因此，藉由調整負載比、RF功率和/或偏電壓，可能形成如第7圖所示的 圓角形狀。
在一些實施方式中，藉由調整蝕刻條件，舉例來說，過度蝕刻時間(over-etching time)，在鰭片凹槽蝕刻之後，保留設置於鰭片結構的側壁的鰭片襯墊層50的一部分，如第7圖所示，或完全移除設置於鰭片結構的側壁的鰭片襯墊層50，僅保留隔離絕緣層30的上表面上的鰭片襯墊層50。
然後，如第8圖所示，於凹槽的鰭片結構20之上形成磊晶源極/汲極結構60。磊晶源極/汲極結構60由具有與鰭片結構20(通道區域)不同晶格常數的一或多層半導體材料所製成。當鰭片結構由Si製成時，磊晶源極/汲極結構60包括n型通道Fin FET的SiP、SiC或SiCP，以及p型通道Fin FET的SiGe或Ge。在某些實施方式中，磊晶源極/汲極結構60為SiGe，Ge含量約在20原子%至約50原子%的範圍內。磊晶源極/汲極結構60在凹槽的鰭片結構的上部之上磊晶地形成。由於基材的晶向構成鰭片結構20(例如(100)平面)，磊晶源極/汲極結構60橫向成長而具有類金剛石的型狀。
磊晶源極/汲極結構60可在溫度約600至800℃、壓力約80至150Torr下生長，藉由含Si氣體(例如SiH4、Si2H6或SiCl2H2)、含Ge氣體(例如GeH4、Ge2H6或GeCl2H2)、含C氣體(例如CH4或C2H6)和/或摻雜的氣體(例如PH3)。n型通道FET的源極/汲極磊結構和p型通道FET的源極/汲極磊結構可由分開的磊 晶製程而形成。
由於在鰭片結構和鰭片襯墊層50之間相對小的間距，保留在鰭片結構和凹槽的鰭片結構20的圓角形狀之間的隔離絕緣層的上表面上，因此，在各個第一鰭片結構20之上合併相鄰的磊晶源極/汲極磊結構，藉由合併第二磊晶源極/汲極結構60和隔離絕緣層30的上表面上的鰭片襯墊層50，形成空隙或間隙(空氣間隙)65，如第8圖所示。
在形成磊晶源極/汲極結構60之後，在一些實施方式中，如第9圖所示，執行第一離子佈植操作66當作預非晶植入(pre-amorphization implantation,PAI)。PAI用以縮減隨後植入的硼的通道。PAI可以改善源極/汲極接合的接合特性。在一些實施方式中，Ge植入到PMOS元件。在一些實施方式中，藉由沉積方法在磊晶源極/汲極結構60表面上形成含Ge層。
除此之外，如第10圖所示，在第一PAI之後，執行第二離子佈植操作67。在第二離子佈植中，在一些實施方式中，對於PMOS，B的佈植能約250eV至5keV，劑量約5×1014cm-2至約5×1015cm-2。在一些實施方式中，對於MOS，不執行PAI，而在第二離子佈植中，P和/或As的佈植能約250eV至5keV，劑量約5×1014cm-2至約5×1015cm-2。
在執行第二離子佈植之後，執行退火操作。在一些實施方式中，退火操作的溫度約在500℃至約750℃的範圍內。
在一些實施方式中，如第11圖所示，絕緣層70作為接觸蝕刻停止層，其形成在磊晶源極/汲極結構60之上，然後形成一或多層層間介電(interlayer dielectric,ILD)層80。絕緣層70是一或多層絕緣材料。在一個實施方式中，絕緣層70是由CVD形成的氮化矽製成。ILD層80的材料包括化合物，化合物包括Si、O、C和/或H，例如氧化矽、SiCOH和SiOC。有機材料，例如聚合物，可用於層間介電層80。
在形成ILD層80之後，執行平坦化操作(例如CMP操作)以暴露閘極圖案44(虛擬閘極電極)。藉由適當的蝕刻製程，分別移除虛擬閘極電極44和虛擬閘極介電層42，形成閘極孔。第12圖為根據第5A圖中線a-a的截面圖，金屬閘極結構包括在閘極孔中形成的閘極介電層102和金屬閘電極104。
在一些實施方式中，形成閘極介電層102於介面層(未繪示)之上，介面層設置於鰭片結構20的通道層之上。在一些實施方式中，介面層可包括厚度為0.2nm至1.5nm的氧化矽或氧化鍺。在其他實施方式中，介面層的厚度約在0.5nm至約1.0nm的範圍內。
閘極介電層102包括一或多層介電材料，例如氧化矽、氮化矽、高k介電材料、其他合適的介電材料和/或其組合。高k介電材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k 介電材料和/或其組合。舉例來說，閘極介電層102是由化學氣相沈積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)或適合的方法和/或其組合。在一些實施方式中，閘極介電層的厚度範圍約從1nm至約10nm。在其他實施方式中，閘極介電層的厚度範圍約從2nm至約7nm。
金屬閘電極104在閘極介電層102之上形成。金屬閘電極104包括任何一或多層適合的金屬材料，例如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合的材料和/或其組合。
在本揭示某些實施方式中，在閘極介電層和金屬閘電極之間插入一或多個工作函數調整層(work function adjustment layers)(未繪示)。工作函數調整層由諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層導電材料製成，或者由二或多種這些材料的多層製成。對於n型通道Fin FET，將TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一種或多種用作工作函數調節層。而對於p型通道Fin FET，將TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一種或多種用作工作函數調節層。
沉積合適的材料用於金屬閘極結構之後，執行平面化操作，例如CMP。
形成金屬閘電極之後，在ILD層80之上形成額 外的一個或多個ILD層。第13圖至第17圖，ILD層80和額外的ILD層統稱為ILD層81。
如第13圖所示，藉由使用一個或多個微影和蝕刻操作，接觸孔85在磊晶源極/汲極結構60之上形成，以暴露磊晶源極/汲極結構60的上表面的至少一部分。
在一些實施方式中，在形成接觸孔85之後，執行關於第9圖和第10圖解釋的第一和第二離子佈植操作以及隨後的退火操作。
形成接觸孔85之後，如第14圖所示，藉由氮處理，在暴露的磊晶源極/汲極結構60的表面上形成含氮層90。
在一些實施方式中，藉由將磊晶源極/汲極結構60的表面暴露於由含氮氣體形成的電漿來形成含氮層90。一些實施方式中，含氮層氣體為N2和/或NH3。在一些實施方式中，惰性氣體(例如Ar、He和/或Ne)也被添加到含氮氣體中。在某些實施方式中，N2和Ar的混合氣體用於產生電漿。在一些實施方式中，在電漿處理期間和/或電漿處理之後，基材10於450℃或更高的溫度下加熱。在一些實施方式中，基板10約在450℃至約600℃的溫度範圍內加熱。在其他實施方式中，溫度約在475℃至約550℃的範圍內。
在其他實施方式中，在450℃或更高溫度下加熱基材10時，藉由將磊晶源極/汲極層60的表面暴露於NH3氣體以形成含氮層90。在一些實施方式中，基板10約在 450℃至約600℃的溫度範圍內加熱。在其他實施方式中，溫度約在475℃至約550℃的範圍內。
在一些實施方式中，舉例來說，含氮層90在小於諸如450℃的溫度下形成，並約在450℃至約600℃的溫度範圍內執行退火操作。在其他實施方式中，溫度約在475℃至約550℃的範圍內。
第25圖繪示在氮處理之後，傅立葉轉換紅外線光譜儀(FTIR)對各種樣品的測量結果。當溫度低於450℃時，基本上沒有觀察到對應於Si-N鍵的峰。相比之下，當溫度高於450℃，具體來說，475℃時觀察到對應於Si-N鍵的峰，這表明含氮層90和/或磊晶源極/汲極結構60高品質的膜。Si-N鍵的形成也有利於降低在磊晶源極/汲極結構60和隨後形成的導電金屬接點100之間的蕭特基能障高度。
如第15圖所示，在形成含氮層90之後，形成金屬層94。金屬層94可由CVD、ALD、PVD或任何其他合適的膜形成方法來形成。在一些實施方式中，金屬層94為一層的Ni、Ti、Ta和/或W。在某些實施方式中，Ti用來當作金屬層94。在形成金屬層94之後，執行退火操作以形成金屬層94的金屬元素和磊晶源極/汲極結構60的元素(例如Si或是Si和Ge)的合金層95，如第16圖所示。
在一些實施方式中，退火操作約在250℃至約850℃的溫度下執行。在一些實施方式中，合金層95的 厚度約在4nm至約10nm的範圍內。在退火操作之前或之後，選擇性地去除在隔離絕緣層30之上形成的金屬材料94。
在一些實施方式中，合金層95為矽化物層。在一些實施方式中，合金層95為TiSi層。在某些實施方式中，合金層為含氮的TiSi層。在其他實施方式中，合金層95為含Ge的TiSi層。在某些實施方式中，合金層為含Ge和N的TiSi層。在一些實施方式中，半導體元件為p型MOSFET。在其他實施方式中，半導體元件為n型MOSFET。根據MOSFET的類型，選擇合適的材料。
在一些實施方式中，在形成合金層95之後，保留一部分的含氮層90。在其他實施方式中，消耗所有的含氮層90(含氮半導體(Si、SiGe層)以形成合金層95。
在一些實施方式中，消耗在含氮層90上形成的所有金屬(例如Ti)層以形成合金層95，並且保留ILD層81上的金屬層的一部分。在其他實施方式中，在形成合金層95之後，保留形成在含氮層90上的金屬層94的一部分。在一些實施方式中，移除剩餘的金屬層94。而在其他實施方式中，剩餘的金屬層94未被移除。
然後，以導電材料填充接觸孔85，從而形成導電金屬接點100(觸點插頭)，如第17圖所示。在保留的金屬層94上形成導電材料之後，執行CMP操作以移除導電材料，並且移除在ILD層81的表面之上形成的金屬層。導電金屬接點100可包括任何一層或多層的合適的材料， 例如Co、W、Ti、Ta、Cu、Al和/或Ni和/或其氮化物。
在形成導電金屬接點之後，進一步執行CMOS製程以形成各種特徵，例如額外的層間介電層、接點/通孔、互連金屬層和鈍化層等。
在一些實施方式中，在ILD層80形成之前，形成含氮層90，並且在ILD層81中形成接觸孔85之後，形成合金層95。在這種情況下，在磊晶源極/汲極結構60的整個外部表面上形成含氮層90。在其他實施方式中，在ILD層80形成之前，形成含氮層90和合金層95。在這種情況下，在一些實施方式中，可以形成圍繞的接點，圍繞的接點覆蓋磊晶源極/汲極結構60的整個外部表面。
在一些實施方式中，在形成磊晶源極/汲極結構60之後，以及在形成矽化物層85之前，形成金屬閘極結構。在其他實施方式中，在形成磊晶源極/汲極結構之前，形成金屬閘極結構。
第18圖和第19圖繪示了根據本揭示的另一個實施方式用於製造FinFET元件的各個階段的示例性截面圖。在以下實施方式中可以採用與前述實施方式描述的材料、配置、尺寸、製程和/或操作相同或相似的材料，並且可以省略詳細說明。
在形成如第13圖所示的接觸孔85之後，在接觸孔85中形成金屬氮化物層92，以及在金屬氮化物層92之上形成金屬層94，如第18圖所示。金屬氮化物層95和金屬層94可由CVD、ALD、PVD或任何其他合適的 膜形成方法來形成。
在一些實施方式中，金屬氮化物層92為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，TiN用作金屬氮化物層92。在一些實施方式中，金屬層94為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，Ti用作金屬層94。在一些實施方式中，金屬氮化物層92的金屬元素和金屬層94相同，而在其他實施方式中，金屬氮化物層92的金屬元素和金屬層94不同。在一些實施方式中，金屬氮化物層94的厚度約在0.5nm至約50nm的範圍內。而在其他實施例中，金屬氮化物層94的厚度約在1nm至約10nm的範圍內。當金屬氮化物層(例如TiN層)92的厚度大於約50nm時，接面電阻Rscd增加，而當金屬氮化物層92的厚度小於約50nm時，不能充分獲得氮的作用。
在形成金屬層94之後，執行退火操作以形成金屬氮化物層92和/或金屬層94的金屬元素，與磊晶源極/汲極結構60的元素(例如Si或是Si和Ge)的合金層95，然後形成導電金屬接點100，如第19圖所示。
在一些實施方式中，消耗在磊晶源極/汲極結構60上形成的所有金屬氮化物(例如TiN)層92，以形成合金層95，並且保留ILD層81上的金屬氮化物層92的一部分。在其他實施方式中，在形成合金層95之後，保留在磊晶源極/汲極結構60上形成的金屬氮化物層92的一部分。在一些實施方式中，移除剩餘的金屬氮化物層92和/或剩 餘的金屬層94。在其他實施方式中，沒有移除剩餘的金屬氮化物層92和/或剩餘的金屬層94。
在一些實施方式中，藉由控制退火條件，在磊晶源極/汲極結構60上形成合金層(例如矽化鈦)，並且在合金層上形成含氮層，在合金層上保留金屬層。
第20圖和第21圖根據本揭示的另一實施方式用於製造Fin FET元件的各種階段的示例性截面圖。在以下實施方式中可以採用與前述實施方式描述的材料、配置、尺寸、製程和/或操作相同或相似的材料，並且可以省略詳細說明。
在形成如第13圖中的接觸孔85之後，在接觸孔85中形成金屬層94，且在金屬層94之上形成金屬氮化物層92，如第20圖所示。金屬氮化物層92和金屬層94可由CVD、ALD、PVD或任何其他合適的膜形成方法來形成。
在一些實施方式中，金屬氮化物層92為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，TiN用作金屬氮化物層92。在一些實施方式中，金屬層94為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，Ti用作金屬層94。在一些實施方式中，金屬氮化物層92的金屬元素和金屬層94相同，而在其他實施方式中，金屬氮化物層92的金屬元素和金屬層94不同。在一些實施方式中，金屬氮化物層94的厚度約在0.5nm至約50nm的範圍內，而在其他實施方式中，金屬氮化物層94的厚度約在1 nm至約10nm的範圍內。當金屬氮化物層(例如TiN層)92的厚度大於約50nm時，接面電阻Rscd增加，而當金屬氮化物層92的厚度小於0.5nm時，不能充分獲得氮的作用。
在形成金屬氮化物層94之後，執行退火操作以形成金屬層94和/或金屬氮化物層92的金屬元素，與磊晶源極/汲極結構60的元素(例如Si或是Si和Ge)的合金層95，然後形成導電金屬接點100，如第21圖所示。
在一些實施方式中，消耗在磊晶源極/汲極結構60上形成的所有金屬(例如Ti)層94以形成合金層95，並且保留ILD層81上的金屬層94的一部分。在其他實施方式中，在形成合金層95之後，保留在磊晶源極/汲極結構60上形成的金屬層94的一部分。在一些實施方式中，移除剩餘的金屬層94和/或剩餘的金屬氮化物層92，而在其他實施例中，沒有移除剩餘的金屬層94和/或剩餘的金屬氮化物層92。
在一些實施方式中，藉由控制退火條件，金屬氮化物層92中的氮向磊晶源極/汲極結構60擴散，並在合金層上形成含氮層，在合金層上形成金屬層。
在一些實施方式中，在磊晶源極/汲極結構60上形成金屬氮化物層92(例如TiN)，並且在不形成金屬層的情況下執行退火操作，以形成合金層95。藉由控制退火條件，金屬氮化物層92中的氮向磊晶源極/汲極結構60擴散，並且在合金層上形成含氮層，在合金層上形成金屬 層。
第22圖和第23圖繪示了根據本揭示的另一實施方式用於製造FinFET元件的各種階段的示例性截面圖。在以下實施方式中可以採用與前述實施方式描述的材料、配置、尺寸、製程和/或操作相同或相似的材料，並且可以省略詳細說明。
在形成如第13圖所示的接觸孔85之後，形成關於第14圖說明的類似操作的含氮層90。然後，如第22圖所示，在接觸孔85中形成金屬氮化物層92，並在金屬氮化物層92之上形成金屬層94。在一些實施方式中，金屬氮化物層92為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，TiN用作金屬氮化物層92。在一些實施方式中，金屬層94為Ni、Ti、Ta和/或W的氮化物層。在某些實施方式中，Ti用作金屬層94。在一些實施方式中，金屬氮化物層92的金屬元素和金屬層94相同，而在其他實施方式中，金屬氮化物層92的金屬元素和金屬層94不同。在一些實施方式中，金屬氮化物層94的厚度約在0.5nm至約50nm的範圍內，而在在其他實施方式中，金屬氮化物層94的厚度約在1nm至約10nm的範圍內。當金屬氮化物層(例如TiN層)92的厚度大於約50nm時，接面電阻Rscd增加，而當金屬氮化物層92的厚度小於0.5nm時，不能充分獲得氮的作用。
在形成金屬層94之後，執行退火操作以形成金屬氮化物層92和/或金屬層94的金屬元素，與磊晶源極/汲 極結構60的元素(例如Si或是Si和Ge)的合金層95，然後形成導電金屬接點100，如第23圖所示。
在一些實施方式中，消耗在含氮層90和/或含氮層90上形成的所有金屬氮化物(例如TiN)層92，以形成合金層95。保留ILD層81上的金屬氮化物層92的一部分。在其他實施方式中，在形成合金層95之後，保留在含氮層90和/或含氮層90上形成的金屬氮化物層92的一部分。在一些實施方式中，移除剩餘的金屬氮化物層92和/或剩餘的金屬層94，而在其他實施方式中，沒有去除剩餘的金屬氮化物層92和/或剩餘的金屬層94。
在一些實施方式中，藉由控制退火條件，在磊晶源極/汲極結構60上形成合金層95(例如矽化鈦)，並且在合金層上形成含氮層，在合金層上保留金屬層。
第24A圖至第24H圖繪示了根據本揭示的各種實施方式在導電金屬接點100與磊晶源極/汲極結構60之間的接點結構的截面圖。
在第24A圖中，在磊晶源極/汲極結構60和導電金屬接點100之間設置合金層95，合金層95是含氮的矽化物層。
在第24B圖中，在磊晶源極/汲極結構60上設置合金層95，合金層95是含氮的矽化物層，並且在合金層95和導電金屬接點100之間保留金屬層94。
在第24C圖中，剩餘的含氮層90設置在合金層95和磊晶源極/汲極結構60之間，合金層95是含氮的矽 化物層，且導電金屬接點100設置在合金層95上。
在第24D圖中，剩餘的含氮層90設置在合金層95和磊晶源極/汲極結構60之間，合金層95是含氮的矽化物層，且剩餘的金屬層94設置在導電金屬接點100與合金層95之間。
在第24E圖中，合金層95設置在磊晶源極/汲極結構60上，合金層95是含氮的矽化物層，且剩餘的金屬氮化物層92設置在合金層95上。此外，剩餘的金屬層94設置在導電金屬接點100和金屬氮化物層92之間。
在第24F圖中，剩餘的含氮層90設置在合金層95和磊晶源極/汲極結構60之間，合金層95是含氮的矽化物層。剩餘的金屬氮化物層92設置在合金層95上，且剩餘的金屬層94設置在導電金屬接點100和金屬氮化物層92之間。
在第24G圖中，合金層95設置在磊晶源極/汲極結構60上，合金層95是含氮的矽化物層，且在合金層95和導電金屬接點100之間形成含氮層90。
在第24H圖中，合金層95設置在磊晶源極/汲極結構60上，合金層95是含氮的矽化物層，且在合金層95和剩餘的金屬層94之間形成含氮層90，導電金屬接點100設置在金屬層94上。
在第24A圖至第24H圖的實施方式中，含氮層包括至少5原子%的氮。在其他實施方式中，含氮層包括至少20原子%的氮。在一些實施方式中，在第24A圖至第 24H圖中的合金層95包含少於約5原子%的氮。
第26圖繪示根據本揭示的一個實施方式的深度方向元素分析結果。根據第18圖和第19圖所示的實施方式製備測量樣品。如第26圖所示，在Si層(例如磊晶源極/汲極結構60)和Ti層(例如金屬層94)之間形成含氮層。在第26圖中，含氮量至少為20原子%的含氮層的厚度約為7nm，其厚度可以約在5nm至約10nm的範圍內。在第26圖中，含氮層中的峰含氮量為約80原子%，其峰可以在50原子%至95原子%的範圍內。
第27圖繪示根據本揭示的一個實施方式的元素分析結果的比較。樣品為不具有含氮層的結構、藉由TiN層沉積而包括含氮層結構，以及藉由氮處理而包括含氮層結構。在矽化物層的中心測量元素量。藉由形成含氮層，氧量減少到小於約13.5原子%。較少的氧量也可以改善接觸電阻。
第28圖和第29圖繪示根據本揭示的一個實施方式的半導體元件的截面圖。在一些實施方式中，含氮層90具有朝向基材的凸形彎曲形狀。第30圖繪示根據本揭示的一個實施方式的半導體元件的環形振盪器的截面圖。第31圖繪示根據本揭示的一個實施方式的半導體元件的靜態隨機存取記憶體的截面圖。在一些實施方式中，含氮層具有朝向基材的凸形彎曲形狀。
應當理解的是，並非所有優點都已在此進行了討論，對於所有實施方式或示例不需要特定的優點，且其他實施 方式或示例可以提供不同的優點。
根據本揭示的實施方式，至少一個或多個含氮的含氮層，舉例來說，至少5原子%的氮，設置在磊晶源極/汲極結構和導電金屬接點之間。含氮層可以降低在磊晶源極/汲極結構和導電金屬接點之間的低蕭特基能障高度，從而可以降低源極/汲極區域中的接觸電阻Rscd。
根據本揭示的一個態樣，在一種製造半導體元件的方法中，形成磊晶源極/汲極結構，於設置於基材之上的源極/汲極區域；形成含氮層，於磊晶源極/汲極結構的表面上或表面內；形成金屬層，於含氮層之上；以及形成磊晶源極/汲極結構的元素的合金層，於源極/汲極區域與金屬層的元素之上。在一個或多個前述和以下的實施方式中，含氮層藉由將磊晶源極/汲極結構的表面暴露於由含氮氣體形成的電漿而形成。在一個或多個前述和以下的實施方式中，含氮層藉由將磊晶源極/汲極結構的表面暴露於NH3氣體而形成。在一個或多個前述和以下的實施方式中，在475℃或更高度溫度下加熱基材。在一個或多個前述和以下的實施方式中，含氮層係TiN層。在一個或多個前述和以下的實施方式中，金屬層包括Ti層。在一個或多個前述和以下的實施方式中，含氮層的含氮量至少為20原子%。在一個或多個前述和以下的實施方式中，含氮量至少為20原子%的含氮層的厚度在5nm至10nm的範圍內。在一個或多個前述和以下的實施方式中，含氮層中的氮含量峰在50原子%至95原子%的範圍內。在一個或多個前述和 以下的實施方式中，在形成含氮層之後，在475℃或更高的溫度下執行退火操作。
根據本揭示的另一個態樣，在一種製造半導體元件的方法中，形成磊晶源極/汲極結構，於設置於基材之上的源極/汲極區域；執行第一離子佈植操作，以將第一離子引入磊晶源極/汲極結構；執行第二離子佈植操作，以將不同於第一離子的第二離子引入磊晶源極/汲極結構；執行第一退火操作；形成含氮層，於磊晶源極/汲極結構的表面上或表面內；形成金屬層，於含氮層之上；以及形成磊晶源極/汲極結構的元素的合金層，於源極/汲極區域與金屬層的元素之上。在一個或多個前述和以下的實施方式中，磊晶源極/汲極結構包括SiGe。在一個或多個前述和以下的實施方式中，第一離子係Ge離子。在一個或多個前述和以下的實施方式中，第二離子包括硼。在一個或多個前述和以下的實施方式中，第一退火操作包括雷射退火。在一個或多個前述和以下的實施方式中，在形成含氮層之後，在475°C或更高的溫度下執行第二退火操作。
根據本揭示的另一個態樣，在一種製造半導體元件的方法中，形成磊晶源極/汲極結構，於設置於基材之上的源極/汲極區域；形成層間介電(ILD)層，於磊晶源極/汲極結構之上；形成接觸孔，於ILD層中以暴露磊晶源極/汲極結構的上表面的一部分；形成含氮層，於磊晶源極/汲極結構的上表面上或上表面內；形成金屬層，於含氮層之上；形成磊晶源極/汲極結構的元素的合金層，於源極/ 汲極區域和金屬層的元素之上；形成導電層，於接觸孔內的合金層之上。在一個或多個前述和以下的實施方式中，含氮層藉由將磊晶源極/汲極結構的表面暴露於由含氮氣體形成的電漿而形成。在一個或多個前述和以下的實施方式中，當加熱基材的時候，藉由將磊晶源極/汲極結構的表面暴露於NH3氣體而形成含氮層。在一個或多個前述和以下的實施方式中，在形成含氮層之後，在475℃或更高的溫度下執行退火操作。
根據本揭示的一個態樣，半導體元件包括閘極結構，設置於通道區域之上；磊晶源極/汲極結構，設置於源極/汲極區域；含氮層，設置於磊晶源極/汲極結構上；矽化物層，設置於含氮層上；以及導電金屬接點，設置於矽化物層上。在一個或多個前述和以下的實施方式中，含氮層的含氮量至少為20原子%。在一個或多個前述和以下的實施方式中，含氮量至少為20原子%的含氮層的厚度在5nm至10nm的範圍內。在一個或多個前述和以下的實施方式中，含氮層中的氮含量7在50原子%至95原子%的範圍內。在一個或多個前述和以下的實施方式中，矽化物層包括TiSi。在一個或多個前述和以下的實施方式中，磊晶源極/汲極結構包括SiGe，且矽化物層包括含Ge的TiSi。在一個或多個前述和以下的實施方式中，含氮層包括Si-N鍵。在一個或多個前述和以下的實施方式中，含氮層為TiN層。在一個或多個前述和以下的實施方式中，含氮層不是TiN層。在一個或多個前述和以下的實施方式中，半導體 元件更包括在含氮層和矽化物層之間的TiN層。
根據本揭示的另一個態樣，一種半導體元件包括設置於通道區域之上的閘極結構、設置於源極/汲極區域的磊晶源極/汲極結構、設置於磊晶源極/汲極結構上的矽化物層、設置於矽化物層上的含氮層、以及設置於含氮層上的導電金屬接點。在一個或多個前述和以下的實施方式中，含氮層的含氮量至少為20原子%。在一個或多個前述和以下的實施方式中，含氮量至少為20原子%的含氮層的厚度在5nm至10nm的範圍內。在一個或多個前述和以下的實施方式中，含氮層中的氮含量峰在50原子%至95原子%的範圍內。在一個或多個前述和以下的實施方式中，矽化物層包括TiSi。在一個或多個前述和以下的實施方式中，磊晶源極/汲極結構包括SiGe，且矽化物層包括含有Ge的TiSi。
根據本揭示的另一個態樣，半導體元件包括設置於基材之上的隔離絕緣層、設置於基材之上且在平面圖中沿第一方向延伸的多個鰭片結構、設置於多個鰭片結構的部分之上且與第一方向交叉的第二方向上延伸的閘極結構、磊晶源極/汲極結構、設置於隔離絕緣層的上表面上的介電層、設置於磊晶源極/汲極結構上的矽化物層、以及設置於矽化物層上的導電金屬接點。矽化物層包括金屬元素、矽和氮。在一個或多個前述和以下的實施方式中，金屬元素為Ti。在一個或多個前述和以下的實施方式中，矽化物層包括至少20原子%的氮。在一個或多個前述和以下的實施 方式中，矽化物層中的氮含量峰在50原子%至95原子%的範圍內。
前述概述了幾個實施方式或示例的特徵，使得本領域技術人員可以更好地理解本揭示的態樣。本領域技術人員應當理解，他們可以容易地將本揭示用作設計或修改其他製程和結構的基礎，以實現與本文介紹的實施方式或示例相同的目的和/或實現相同的優點。本領域技術人員也應當理解，這樣的等效構造不脫離本揭示的精神和範圍，並且在不脫離本揭示的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。
10:基材
20:鰭片結構
30:隔離絕緣層
50:鰭片襯墊層
60:磊晶源極/汲極結構
65:間隙
70:絕緣層
80:層間介電層
81:ILD層
85:接觸孔
90:含氮層
94:金屬層

Claims (10)

  1. 一種製造半導體元件的方法，該方法包括：形成一磊晶源極/汲極結構，於設置於一基材之上的一源極/汲極區域；形成一含氮層，於該磊晶源極/汲極結構的一表面上或一表面內，其中當加熱該基材於475℃至550℃的溫度時，該含氮層藉由將該磊晶源極/汲極結構的該表面暴露於由一含氮氣體形成的電漿或NH3氣體而形成，其中該含氮氣體形成的電漿為N2和Ar的一混合氣體；形成一金屬層，於該含氮層之上；以及形成該磊晶源極/汲極結構的一元素與該金屬層的一元素的一合金層，於該源極/汲極區域之上，其中在形成該含氮層之後，在475℃或更高的溫度下執行一退火操作。
  2. 如請求項1所述的方法，其中該含氮層的含氮量至少為20原子%。
  3. 如請求項1所述的方法，其中該含氮層藉由將該磊晶源極/汲極結構的該表面暴露於NH3氣體而形成。
  4. 如請求項1所述的方法，其中該含氮層中的氮含量峰在50原子%至95原子%的一範圍內。
  5. 如請求項1所述的方法，其中該金屬層為一Ni層、一W層或一Ta層。
  6. 如請求項1所述的方法，其中該金屬層為一Ti層。
  7. 一種製造半導體元件的方法，該方法包括：形成一磊晶源極/汲極結構，於設置於一基材之上的一源極/汲極區域；執行一第一離子佈植操作，以將第一離子引入該磊晶源極/汲極結構；執行一第二離子佈植操作，以將不同於該第一離子的第二離子引入該磊晶源極/汲極結構；執行一第一退火操作；形成一含氮層，於該磊晶源極/汲極結構的一表面上或一表面內，其中當加熱該基材於475℃至550℃的溫度時，該含氮層藉由將該磊晶源極/汲極結構的該表面暴露於由一含氮氣體形成的電漿或NH3氣體而形成，其中該含氮氣體形成的電漿為N2和Ar的一混合氣體；形成一金屬層，於該含氮層之上；以及形成該磊晶源極/汲極結構的一元素與該金屬層的一元素的一合金層，於該源極/汲極區域之上，其中在形成該含氮層之後，在475℃或更高的溫度下 執行一退火操作。
  8. 如請求項7所述的方法，其中該磊晶源極/汲極結構包括SiGe。
  9. 一種半導體元件，包括：一閘極結構，設置於一通道區域之上；一磊晶源極/汲極結構，設置於一源極/汲極區域；一含氮層，設置於該磊晶源極/汲極結構上，其中該含氮層的含氮量至少為20原子%，含氮量至少為20原子%的該含氮層的一厚度在5nm至10nm的一範圍內；一矽化物層，設置於該含氮層上；以及一導電金屬接點，設置於該矽化物層上。
  10. 如請求項9所述的半導體元件，其中該含氮層中的一氮含量峰在50原子%至95原子%的一範圍內。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315934B2 (en) * 2020-03-23 2022-04-26 Intel Corporation Static random-access memory (SRAM) bit cell with channel depopulation
US20240006484A1 (en) * 2022-06-30 2024-01-04 Intel Corporation Contact architecture for 2d stacked nanoribbon transistor
US20240006506A1 (en) * 2022-07-02 2024-01-04 Intel Corporation Low-resistance and thermally stable contacts with phosphide or arsenide metal compound layers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170243760A1 (en) * 2016-02-18 2017-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190273147A1 (en) * 2018-03-01 2019-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal metal diffusion barrier and plasma treatment for oxidized metal barrier

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508212A (en) 1995-04-27 1996-04-16 Taiwan Semiconductor Manufacturing Co. Salicide process for a MOS semiconductor device using nitrogen implant of titanium
KR100538806B1 (ko) 2003-02-21 2005-12-26 주식회사 하이닉스반도체 에피택셜 ｃ49상의 티타늄실리사이드막을 갖는 반도체소자 및 그 제조 방법
KR100578104B1 (ko) * 2003-12-16 2006-05-10 한국과학기술원 코발트-질소 박막을 이용한 코발트 다이실리사이드에피층의 형성방법
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
JP2007201054A (ja) * 2006-01-25 2007-08-09 Matsushita Electric Ind Co Ltd 接続部構造及びその製造方法
US7863201B2 (en) 2008-03-24 2011-01-04 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicided source/drain contacts with low contact resistance
US7838887B2 (en) 2008-04-30 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain carbon implant and RTA anneal, pre-SiGe deposition
US8648412B1 (en) * 2012-06-04 2014-02-11 Semiconductor Components Industries, Llc Trench power field effect transistor device and method
KR102366295B1 (ko) * 2015-09-15 2022-02-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
US10115624B2 (en) * 2016-06-30 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
US9870926B1 (en) * 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10475654B2 (en) 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact plug and method manufacturing same
US10475702B2 (en) 2018-03-14 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure using bottom-up filling deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170243760A1 (en) * 2016-02-18 2017-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20190273147A1 (en) * 2018-03-01 2019-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal metal diffusion barrier and plasma treatment for oxidized metal barrier

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