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TWI717031B - 半導體裝置及其佈局方法 - Google Patents

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TWI717031B
TWI717031B TW108134668A TW108134668A TWI717031B TW I717031 B TWI717031 B TW I717031B TW 108134668 A TW108134668 A TW 108134668A TW 108134668 A TW108134668 A TW 108134668A TW I717031 B TWI717031 B TW I717031B
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slit
metal
shaped
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TW108134668A
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傑峯 林
楊筱嵐
于殿聖
廖忠志
林志勇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括第一型裝置與第二型裝置。第一型裝置包括延伸於第一方向之第一鰭結構、包圍第一鰭結構、延伸於與第一方向不同之第二方向且具有在第一方向量測之第一閘極尺寸之第一閘極結構以及位於第一鰭結構之上且具有在第一方向量測之第一狹縫形接點尺寸之第一狹縫形接點。第二型裝置包括延伸於第三方向之第二鰭結構、包圍第二鰭結構、延伸於與第三方向不同之第四方向且具有第三方向上量測之第二閘極尺寸之第二閘極結構以及位於第二鰭結構之上且具有在第三方向量測之一第二狹縫形接點尺寸之第二狹縫形接點。

Description

半導體裝置及其佈局方法
本揭露係有關於一種半導體裝置及其佈局方法，別別係有關於一種鰭式場效電晶體及其佈局方法。
半導體積體電路(integrated circuit，IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如：每一晶片區域的相連元件數量)通常都會增加。然而，傳統的電晶體佈局設計並未針對高速積體電路應用進行最佳化，其中的寄生電容及/或寄生電阻可能大幅降低裝置的效能。
因此，儘管現存的半導體積體電路裝置已經足以滿足其預期需要，但卻無法在各個方面皆盡如人意。
有鑑於此，本揭露提出一種半導體裝置，包括：第一型裝置以及第二型裝置。第一型裝置包括：第一鰭結構、第一閘極結構以及第一狹縫形接點。第一鰭結構延伸於第一方向。第一閘極結構包圍第一鰭結構，其中第一閘極結構係延伸於第二方向，且具有在第一方向量測之第一閘極尺寸，其中第二 方向與第一方向不同。第一狹縫形接點位於第一鰭結構之上，其中狹縫形接點具有在第一方向量測之第一狹縫形接點尺寸。第二型裝置包括：第二鰭結構、第二閘極結構以及第二狹縫形接點。第二鰭結構延伸於第三方向。第二閘極結構包圍第二鰭結構，其中第二閘極結構延伸於第四方向，且具有第三方向上量測之第二閘極尺寸，其中第三方向與第四方向不同。第二狹縫形接點位於第二鰭結構之上，其中第二狹縫形接點具有在第三方向量測之第二狹縫形接點尺寸，其中第二狹縫形接點尺寸大於第二閘極尺寸也大於第一狹縫形接點尺寸。
本揭露更提出一種半導體裝置，包括：邏輯裝置以及非邏輯裝置。邏輯裝置包括：第一主動區域、複數第一閘極結構以及複數第一狹縫形接點。第一主動區域延伸於第一方向。第一閘極結構之每一者於上視圖中與第一主動區域交錯，其中第一閘極結構之每一者延伸於第二方向，其中第二方向與第一方向不同，其中每一對相鄰之第一閘極結構相距第一接點閘間距。第一狹縫形接點位於第一主動區域之上，其中第一狹縫形接點之每一者具有在第一方向量測之第一狹縫形接點尺寸。非邏輯裝置包括：第二主動區域、複數第二閘極結構以及複數第二狹縫形接點。第二主動區域延伸於第一方向。第二閘極結構之每一者於上視圖中與第二主動區域交錯，其中第二閘極結構之每一者延伸於第二方向，其中每一對相鄰之第二閘極結構相距第二接點閘間距，其中第二接點閘間距本質上大於第一接點閘間距。第二狹縫形接點位於第二主動區域，其中第二狹縫形接點之每一者具有量測於第一方向之第二狹縫形接點尺寸，其中第二狹縫形接點尺寸本質上大於第一狹縫形接點尺寸。
本揭露更提出一種佈局方法，包括：接收積體電路佈局設計，其中積體電路佈局設計包括延伸於第一方向之主動區域、每一者延伸於第二方向且於上視圖中與主動區域交錯之複數閘極結構以及每一者於上視圖中與主動區交錯之複數狹縫形接點；以及藉由於上述第一方向中放大上述狹縫形接點之每 一者或於上述第一方向中增加上述閘極結構之間的一接點閘間距，以修改至少部分之上述積體電路佈局設計修改至少部分之積體電路佈局設計：於第一方向，放大狹縫形接點之每一者；或於第一方向，增加閘極結構之間的接點閘間距。
10:鰭式場效電晶體裝置
12:磊晶成長材料
15:N型鰭式場效電晶體裝置
25:P型鰭式場效電晶體裝置
102:基板
104:鰭式結構
105:間隔物
108:隔離結構
110:閘極電極
112:第一硬罩幕層
114:第二硬罩幕層
200:半導體裝置
210、410:鰭式結構
230~234、430~434:閘極結構
250~253、450~453:狹縫形接點
260~263:金屬線
270~273、470~473:源極/汲極導孔
280~289:閘極接點
290:最小閘極長度
292:接點閘間距
294:第一尺寸
400A、400B、400C、400D:半導體裝置
464~469:金屬島體
460A:金屬線
460B:金屬線
463A:金屬線
463B:金屬線
480~489:閘極接點
490:最小閘極長度
492:接點閘間距
494:第一尺寸
496:第二尺寸
410B:晶體半導體鰭部分
410A:磊晶層部分
500~503:金屬線
520~527:源極/汲極導孔
550~570:間距
600:金屬線
600A:金屬線
600B:金屬線
460A~460F:金屬線
463A~463F:金屬線
650:佈局方法
660~680:步驟流程
700:積體電路製造系統
718:通訊網路
702、704、706、708、710、712、716、...、N:實體
本揭露從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。亦須知示意圖僅顯示本揭露之典型範例，因而並不限制於此，且本揭露亦可應用於其他範例中。第1圖係顯示示例之鰭式場效電晶體裝置之透視圖；第2圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第3A-3B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第4A-4B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第5A-5B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第6A-6B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第7A-7B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第8A-8B圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之上視圖；第3C圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖；第4C圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖；第5C圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖；第6C-6D圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖；第7C-7D圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖；第8C-8D圖係顯示根據本揭露的一些實施例所述之部分的半導體裝置之剖面圖； 第9圖係顯示根據本揭露之一些實施例所述之佈局方法之流程圖；以及第10圖係顯示根據本揭露之一些實施例所述之半導體製造設備。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
更進一步，用詞「約」和「近似」等等，用以表達包含所述之數字之一段範圍，如所述數字之+/- 10%內或該領域具有通常知識者所知之其他數字。例如，用詞「約5奈米」包含4.5奈米至5.5奈米之範圍。
當半導體裝置的尺寸持續的微縮，寄生電容及/或寄生電阻對於半導體裝置之效能的影響越來越顯著，特別是高速應用，如串化器(Serializer)或反串化器(De-serializer)或射頻裝置。然而，傳統的半導體裝置佈局設計大多 著重於最佳化非高速應用之效能，如邏輯裝置。因此，適用於非高速應用的佈局設計可能導致高速裝置中產生過多的寄生電容及/或寄生電阻，進而對高速裝置產生不利的影響。
為了解決上述的問題，本揭露涉及新穎且非顯而易見的佈局方案，其調整或重新定位半導體裝置的各種元件，包括但不限於，導電接點(conductive contact)、導孔(via)或金屬線，將於下文中詳加描述。
須知本揭露之一些實施例可用於各種類型的積體電路及/或電晶體。舉例來說，本揭露可應用於平面裝置、鰭式場效電晶體(fin-like field effect transistor，FinFET)裝置(可為二維結構或三維結構)、垂直環繞閘極(gate-all-around，GAA)場效電晶體、奈米線裝置(nano-wire)、奈米薄片(nano-sheet)裝置或其組合。為了作為一範例，第1圖係顯示示例之鰭式場效電晶體裝置之透視圖。然而，須知該應用不限定為特定形式的裝置，除非有特別指明。
如第1圖所示，係顯示示例之鰭式場效電晶體裝置10之透視圖。鰭式場效電晶體裝置10包括N型鰭式場效電晶體裝置15以及P型鰭式場效電晶體裝置25。鰭式場效電晶體裝置10包括基板102，基板102可由矽或其他半導體材料所組成。替代地或另外地，基板102可包括其他基本半導體材料，如鍺。在一些實施例中，基板102係由化合物半導體所組成，如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)或磷化銦(indium phosphide)。在一些實施例中，基板102係由合金半導體所組成，如矽鍺(silicon germanium)、碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)或磷化鎵銦(gallium indium phosphide)。在一些實施例中，基板102包括磊晶層。舉例來說，基板102可包括覆蓋在塊狀半導體(bulk semiconductor)上之磊晶層。
鰭式場效電晶體裝置10也包括一或多個鰭式結構104(如，矽鰭(Si-fin))，其中鰭式結構104於基板102之Z方向延伸，且由間隔物105在Y方向上環繞。鰭式結構104係於X方向上延長且可選擇性地包括鍺。鰭式結構104可利用適當的程序形成，如微影製程(photolithography)以及蝕刻製程。在一些實施例中，鰭式結構104係利用乾式蝕刻或電漿製程從基板102蝕刻所形成。在一些實施例中，鰭式結構104可由雙圖案微影(double patterning lithography，DPL)製程所形成。雙圖案微影係為透過將圖案分為兩個交錯式的圖案而將圖案構成於基板上之方法。雙圖案微影允許增強特徵(enhanced feature)(如，鰭式結構)密度。鰭式結構104也包括磊晶成長(epitaxially grown)材料12，其中磊晶成長材料12可(與部分地鰭式結構104)作為鰭式場效電晶體裝置10之源極或汲極。在一些實施例中，對於N型鰭式場效電晶體，磊晶成長材料可包括矽化磷(SiP)、矽化碳(SiC)、碳磷化矽(SiPC)、砷化矽(SiAs)、矽或其組合。在一些實施例中，對於N型鰭式場效電晶體，磊晶成長材料可包括矽鍺(SiGe)、矽鍺碳(SiGeC)、鍺、矽、硼摻雜材料或其組合。
隔離結構108，如淺溝渠隔離(shallow trench isolation，STI)結構，係用以環繞鰭式結構104。在一些實施例中，鰭式結構104的下部分(lower portion)係由隔離結構108所環繞，鰭式結構104的上部分(lower portion)突出隔離結構108，如第1圖所示。換句話說，部分的鰭式結構104埋在隔離結構108中。隔離結構108避免電性干擾或串擾(crosstalk)。
鰭式場效電晶體裝置10更包括閘極堆疊結構，該閘極堆疊結構包括閘極電極110以及位於閘極電極110下方之閘極介電層(並未顯示)。閘極電極110可包括多晶矽或金屬。金屬包括氮化鉭(tantalum nitride，TaN)、矽化鎳(nickel silicon，NiSi)、矽化鈷(cobalt silicon，CoSi)、鉬(molybdenum，Mo)、銅(copper，Cu)、鎢(tungsten，W)、鋁(aluminum，Al)、鈷(cobalt，Co)、鋯(zirconium， Zr)、鉑(platinum，Pt)或其他合適的材料。閘極電極110可由閘極後製程(或閘極取代製程)所形成。第一硬罩幕層112以及第二硬罩幕層114可用以定義閘極電極110。介電層115也可形成於閘極電極110之邊牆(sidewall)上，且覆蓋第一硬罩幕層112以及第二硬罩幕層114。
閘極介電層(並未顯示)可包括介電材料，如氧化矽、氮化矽、氮氧化矽、具有高介電常數之介電材料(high-k dielectric material)或其組合。高介電常數材料可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、或類似的材料。
在一些實施例中，閘極堆疊結構包括其他層，例如介面層、蓋層、擴散層/阻障層或其他合適的層。在一些實施例中，閘極堆疊結構形成於鰭式結構104之中心部份之上。在一些實施例中，多個閘極堆疊結構形成於鰭式結構104之上。在一些其他的實施例中，閘極堆疊結構包括虛擬閘極堆疊結構，且在執行高熱預算製程(high thermal budget process)後由金屬閘極所取代。
閘極堆疊結構由沉積製程、微影製程與蝕刻製程所形成。沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積製程(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、金屬有機物化學氣相沉積(metal organic CVD，MOCVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)、電鍍(plating)、其他合適的方法及/或上述之組合。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光 罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。另外的，微影製程可以被其他適合的方法執行或取代，例如無光罩微影(maskless photolithography)、電子束寫入(electron-beam writing)與離子束寫入(ion-beam writing)。
鰭式場效電晶體裝置較傳統的金屬氧化場效電晶體裝置(也稱為平面電晶體裝置)，具有許多的優點，優點包括較佳的晶粒面積效率、提高載子遷移率以及其製程能夠與平面裝置之製造製程相容，因此能夠使用鰭式場效電晶體來設計部分或整個積體電路。以下討論之本揭露之各個方面之積體電路係使用鰭式場效電晶體裝置所實現。然而，須知以下之實施例僅作為說明解釋之用，本揭露並不限於使用鰭式場效電晶體裝置，也可採用平面裝置、垂直環繞閘極(gate-all-around，GAA)場效電晶體、奈米線裝置(nano-wire)、奈米薄片(nano-sheet)裝置等等。
第2圖係顯示根據本揭露之一些實施例所述之半導體裝置200之上視圖。半導體裝置200在一些實施例中，可由鰭式場效電晶體所實現。半導體裝置200可代表(或包括)邏輯裝置，例如包括非或閘、非及閘、互斥或閘、反相器等等之電路。或者，半導體裝置200也可代表(或包括)非邏輯裝置，例如高速電路，其中由於傳統的積體電路佈局設計並未區分邏輯裝置以及非邏輯裝置，因此高速電路並未在本揭露之各個實施例中進行最佳化。因此，從佈局的觀點來說，邏輯裝置以及非邏輯裝置係為本質上相同的，然而根據本揭露情況並非如此，在以下的描述中會變得更加的清楚明瞭。
半導體裝置200包括鰭式結構210。鰭式結構210也可稱之為主動區域。鰭式結構210可實現為第1圖所示之實施例中的鰭式結構104。鰭式結構210 也可包括複數磊晶成長(epitaxially grown)層。鰭式場效電晶體裝置之通道區域、源極區域以及汲極區域係由鰭式結構210之不同部分所形成。如第2圖所示，鰭式結構210係於X軸方向拉長與延伸，其中第2圖之X軸方向係與第1圖之X軸方向相同。
半導體裝置200包括閘極230~234，其中閘極230~234之每一者皆部分包圍鰭式結構210。閘極230~234之每一者可包括高介電常數閘極介電質以及金屬閘極電極，如第1圖之閘極電極110。閘極230~234之每一者環繞鰭式結構210之方式係與第1圖中閘極電極110環繞鰭式結構104之方式相似。如第2圖所示，閘極230~234之每一者係於Y方向(係與第1圖之Y方向相同)上拉長與延伸，且Y方向係與X方向相互垂直。
半導體裝置200包括狹縫形接點(slot contact)250~253，其中狹縫形接點250~253之每一者接包括一或多個導電(electrically conductive)層。舉例來說，導電層可包括鈦(Ti)、氮化鈦(TiN)、鉑(Pt)、鈷(Co)、釕(Ru)、鎢(W)、氮化鉭(TaN)、銅(Cu)或其組合。狹縫形接點250~253之每一者皆於Y方向拉長延伸。如第2圖所示，狹縫形接點250~253之每一者係與鰭式結構210之不同部分(或形成於其上的磊晶層(epi-layer))相互交叉/交錯。鰭式結構210之被交叉的部分(或形成於其上的磊晶層(epi-layer))可為鰭式場效電晶體裝置之源極/汲極區域，因此狹縫形接點250~253之每一者皆能提供電氣連接予源極/汲極區域。
半導體裝置200也包括金屬線260~263，其中金屬線260~263係位於鰭式結構210、閘極230~234之上方，並且為包括用以電性連接至積體電路之不同元件之複數金屬線以及複數導孔之多層內連結構的一部分。金屬線260~263可實現為多層內連結構之最底部的內連層，亦稱之為第一金屬(metal-0，M0)層。金屬線260~263之每一者係於X方向拉長延伸。
半導體裝置200包括源極/汲極導孔270~273，其中源極/汲極導孔 270~273係垂直放置(第1圖之Z方向)於狹縫形接點250~253與金屬線260~263之間。舉例來說，源極/汲極導孔270係放置於狹縫形接點250與金屬線261之間，源極/汲極導孔271係放置於狹縫形接點251與金屬線262，源極/汲極導孔272係放置於狹縫形接點252與金屬線261之間，源極/汲極導孔273係放置於狹縫形接點253與金屬線262之間。因此，狹縫形接點250~253、金屬線260~263、源極/汲極導孔270~273共同提供電性連接予鰭式場效電晶體裝置之源極/汲極區域。
半導體裝置200包括閘極接點280~289，其中閘極接點280~289係垂直放置(第1圖之Z方向)於閘極230~234與金屬線260~263之間。舉例來說，閘極接點280~284係放置於金屬線260與閘極230~234之間；閘極接點285~289係放置於金屬線263與閘極230~234之間。因此，金屬線260、金屬線263、閘極接點280~289共同提供電性連接予鰭式場效電晶體裝置之閘極端。
以上討論的各種元件的尺寸係皆針對邏輯裝置最佳化。舉例來說，閘極230~234之每一者具有最小閘極長度290，其中最小閘極長度290係量測於X方向。最小閘極長度290也可稱之為半導體裝置200之臨界尺寸(critical dimension，CD)。接點閘間距(contacted gate pitch，CPP)292係為閘極230~234之間的其中一個間距，舉例來說，閘極231以及閘極232之間的間距。根據功耗、性能以及面積(power-performance-area，PPA)的考量，邏輯裝置之最小閘極長度290以接點閘間距292設計為最緊密的。在一些實施例中，接點閘間距292與最小閘極長度290之比例係於約2：1至約4：1之間。
狹縫形接點250~253之每一者具有第一尺寸294，其中第一尺寸294也是量測於X方向。為了最佳化半導體裝置200之邏輯裝置的效能，第一尺寸294可本質上與最小閘極長度290之數值相近。舉例來說，第一尺寸294與最小閘極長度290之比例可為約0.8：1至約1.3：1之間。
源極/汲極導孔270~273之每一者皆具有第二尺寸296，其中第二 尺寸296係量測於X方向。為了最佳化半導體裝置200之邏輯裝置之效能，第二尺寸296相當於第一尺寸294。舉例來說，第二尺寸296與第一尺寸294之比例可為約0.7：1至約1.3：1之間。
儘管選擇半導體裝置200之各個元件之尺寸得以最佳化邏輯裝置之效能，然而這樣的方式可能不適用於其他類型的積體電路，例如高速應用之電晶體。在一些實施例中，高速裝置可為操作於10位元/秒(10Gbps)之資料傳輸率之裝置，包括但不限於，串化器(Serializer)或反串化器(De-serializer)或射頻裝置。
高速應用之電晶體對寄生電容及/或寄生電阻更敏感。不幸的是，用於邏輯裝置之選擇裝置尺寸的方式，如半導體裝置200之方式，可能會增加寄生電容及/或寄生電阻而使得該選擇裝置尺寸的方式無法對非邏輯裝置(如高速裝置)進行最佳化。為了克服此一問題，本揭露針對非邏輯裝置(如高速裝置)使用不同的尺寸選擇方式。須知非邏輯裝置可與半導體裝置200之邏輯裝置，實現於相同的晶粒(chip)上。
第3A、3B、3C圖係顯示根據本揭露之一些實施例所述之尺寸選擇方式。第3A、3B圖顯示非邏輯裝置(如高速裝置)之半導體裝置400A之不同的上視圖，第3C圖係顯示半導體裝置400A之剖面圖，其中剖面圖係沿著第3A圖之切割線A-A’。由於切割線A-A’沿著X方向跨越，第3C圖也可稱之為X切割(X-cut)。在一些實施例中，半導體裝置200以及半導體裝置400A可製作於相同的積體電路上(但卻位於該積體電路之不同部分或不同的區域)。然而，須知第2圖所示半導體裝置200之X方向可與第3A-3C圖所示半導體裝置400A之X方向相同或不同，對於Y方向亦是如此。
參考第3A圖以及第3C圖，半導體裝置400A可包括與第2圖之鰭式結構210相似之鰭式結構410、與第2圖之閘極230~234相似之閘極430~434、與 第2圖之源極/汲極導孔270~273相似之源極/汲極導孔470~473以及與第2圖之閘極接點280~289相似之閘極接點480~489。如第3C圖所示之剖面圖，鰭式結構410可包括晶體半導體鰭(crystal semiconductor fin)部分410B以及磊晶層部分410A，其中磊晶層部分410A係磊晶地成長(grown epitaxially)於晶體半導體鰭部分410B之上。這些元件之相似之處可參考其製造方法或製造程序、材料成分、功能或甚至特定佈局安排等等。然而，不像半導體裝置200之元件，半導體裝置400A之元件可具有不同的尺寸，以降低寄生電容及/或寄生電阻。
更詳細的是，閘極430~434之每一者可具有最小閘極長度490，其中最小閘極長度490係量測於X方向。最小閘極長度490本質上與第2圖之最小閘極長度290之數值相同。換句話說，閘極230~234與閘極430~434本質上於其尺寸上相似。在一些實施例中，最小閘極長度490與最小閘極長度290之比值可為約1.1：1至約0.9：1之範圍間。
如第3A圖以及第3C圖所示，與半導體裝置200相比，半導體裝置400A具有本質上較大的接點閘間距492。在一些實施例中，接點閘間距492與接點閘間距292之比例係為約1.1：1至約2：1之間。放大的接點閘間距492也改變了其與最小閘極長度490之比例。在一些實施例中，接點閘間距492與最小閘極長度490之比例係為約4：1至約8：1之間。接點閘間距的放大有效的增加寄生電容之兩個導電板(如兩個相鄰閘極結構可為該導電板)之間的間距。由於電容係與兩個導電板之間距成反比，放大的接點閘間距492降低了半導體裝置400A之寄生電容，進而增加半導體裝置400A之效能，例如速度。
放大的接點閘間距492也提供狹縫形接點450~453有更多的空間延伸。如第3A圖以及第3C圖所示，狹縫形接點450~453之每一者可具有量測於X方向之第一尺寸494。與第2圖所示之第一尺寸294相比，第一尺寸494本質上更大。在一些實施例中，第一尺寸494與第一尺寸294之比例係為約1.5：1至約3：1之 間。
狹縫形接點450~453之擴張或放大也可反映於與放置於其上之源極/汲極導孔之相對尺寸。舉例來說，源極/汲極導孔470~473之每一者具有量測於X方向之第二尺寸496。源極/汲極導孔270~273之每一者的尺寸可本質上大於狹縫形接點450~453的尺寸，然而源極/汲極導孔470~473之每一者的尺寸卻不大於狹縫形接點450~453的尺寸，舉例來說，源極/汲極導孔470~473之每一者的尺寸係等於或小於狹縫形接點450~453的尺寸。在一些實施例中，第二尺寸496與第一尺寸494之比例係為約1：1至約0.8：1之間。
放大的狹縫形接點450~453有效的增加狹縫形接點450~453與源極/汲極導孔470~473之間的介面表面積，其中狹縫形接點450~453與源極/汲極導孔470~473之間的介面可產生寄生電阻。由於電阻係與介面表面積的大小成反比，因此放大的狹縫形接點450~453降低了半導體裝置400A之寄生電阻，進而增進其效能，如速度。
如上所述，金屬線460~463屬於多層內連結構之第一金屬(metal-0)層。第3B圖係顯示多層內連結構之另一金屬層(位於第一金屬層之上的第二金屬(metal-1)層)之上視圖。舉例來說，第3B圖係顯示第二金屬層之金屬線500~503。金屬線500~503之每一者係於Y方向(如，垂直於金屬線460~463)拉長延伸。為了清楚說明，金屬線460~463也顯示於第3B圖。金屬線500以及金屬線501係與金屬線460以及金屬線461於上視圖中重疊或交錯，金屬線502以及金屬線503係與金屬線462以及金屬線463於上視圖中重疊或交錯。金屬線500~503也可包括與金屬線460~463相似之導電材料，如含有銅、鋁、鈦、鎢等等之材料。
源極/汲極導孔520~523係放置於第一金屬(metal-0)層以及第二金屬(metal-1)層之間，使其相互電性連接。更詳細的是，源極/汲極導孔520 係放置於金屬線461以及金屬線500之間，源極/汲極導孔521係放置於金屬線461以及金屬線501之間，源極/汲極導孔522係放置於金屬線462以及金屬線502之間，源極/汲極導孔523係放置於金屬線462以及金屬線503之間。
第4A、4B、4C圖係顯示根據本揭露之另一些實施例。更詳細的是，與第3A圖以及第3B圖相似，第4A圖以及第4B圖係顯示半導體裝置400B之不同層之上視圖。與第3C圖相似，第4C圖係顯示半導體裝置400B沿著切割線A-A’之剖面圖，儘管第4A圖之切割線A-A’係與第3A圖之切割線A-A’不同。為了一致性以及清楚說明，第3A-3C圖以及第4A-4C圖中所示之相似的元件相使用相同的標號，且不再重複贅述。須知除了特別指明，半導體裝置400B之尺寸係與半導體裝置400A之尺寸相似。因此，半導體裝置400B可做到半導體裝置400A所提供之相似優點，如降低寄生電阻及/或寄生電容，進而增進裝置效能，如速度。
半導體裝置400A與半導體裝置400B之一差異為，半導體裝置400B將金屬島體(island)464~469實現於狹縫形接點450~453之上，而非如第3A圖所示之將金屬線460以及金屬線461實現於狹縫形接點450~453之上。金屬島體464~469可形成於第一金屬層中，也可以使用金屬線460以及金屬線461之形成方式而形成，儘管他們的圖形並不相同。第4C圖所示之虛線方框代表因實現金屬島體465~468而使金屬線461(如第3C圖所示)消失的部分。如第4C圖清楚所示，金屬島體465放置於源極/汲極導孔470以及源極/汲極導孔520之間，金屬導體466放置於源極/汲極導孔471以及源極/汲極導孔521，金屬島體467放置於源極/汲極導孔472以及源極/汲極導孔522之間，金屬島體468放置於源極/汲極導孔473以及導孔523之間。
金屬島體464~469的實現，允許源極/汲極導孔470~473相對於半導體裝置400A更為集中。舉例來說，如第3A圖所示之半導體裝置400A，源極/汲極導孔470以及源極/汲極導孔472的放置而於上視圖中與金屬線462相交錯。因 此，源極/汲極導孔470與472不與源極/汲極導孔471與473相對齊。相比之下，半導體裝置400B之源極/汲極導孔470~473係於X方向本質上對齊。源極/汲極導孔470~473之每一者可透過金屬島體465~468之對應的一者電性連接至金屬線500~503之對應的一者，代表源極/汲極區域(如磊晶層410A)具有更多方向且更短導電路徑而電性連接至金屬線500~503。這有助於降低電阻(如寄生源極/汲極電阻)，進而增進半導體裝置400B之效能，如速度。
半導體裝置400B提供的另一個優點是，閘極接點480~487的位置更靠近於閘極接點485~489之附近。如第4A圖所示，閘極接點484與最接近的閘極接點489之間在Y方向相距間距550。要注意的是，閘極接點480與閘極接點485之間、閘極接點481與閘極接點486之間、閘極接點482與閘極接點487之間以及閘極接點483與閘極接點488之間，皆相距相同的間距550。
相比之下，第3A圖之半導體裝置400A之閘極接點484與最接近的閘極接點489之間，在Y方向上具有較大的間距560。閘極接點之間的間距縮小(即，較小的間距550對上較大的間距560)導致寄生閘極電阻的降低，進而增進半導體裝置400B之效能，如速度。
半導體裝置400A以及半導體裝置400B之另一個差異在於，與狹縫形接點有關之「主動鰭延伸(active fin extension)」的數量。舉例來說，如第4A圖所示，狹縫形接點450(作為狹縫形接點450~453之一範例)在Y方向延伸超過了鰭式結構410一個間距570。相比之下，第3A圖之半導體裝置400A之狹縫形接點450在Y方向延伸超過了鰭式結構410一個第四間距580，其中間距580本質上大於間距570。間距570以及間距580可視為與狹縫形接點450~453有關之「主動鰭延伸」，且貢獻寄生電容。由於在半導體裝置400B中的「主動鰭延伸」縮短了，寄生電容也隨之降低，這又再次增進半導體裝置400B之效能。
第4A-4C圖係顯示根據本揭露之一實施例所示之以半導體裝置 400B作為單一電晶體。第5A-5C圖係顯示根據本揭露之另一實施例所示之以半導體裝置400B作為多個電晶體。舉例來說，如第5A-5B圖所示，金屬線460係分割為金屬線460A以及金屬線460B，金屬線463係分割為金屬線463A以及金屬線463B。由於金屬線460A以及金屬線460B(或金屬線463A以及金屬線463B)之間不在電性連接再一起，使得不同的電晶體的源極/汲極區域相互電性分離。第一電晶體可包括閘極結構430以及閘極結構431與位於閘極結構430以及閘極結構431兩側之複數源極/汲極區域，第二電晶體可包括閘極結構433以及閘極結構434與位於閘極結構433以及閘極結構434兩側之複數源極/汲極區域。須知多個電晶體之實施例中的半導體裝置400B依然提供如單一電晶體之實施例中的半導體裝置400B之相同的優點。
第6A、6B、6C、6D圖係顯示本揭露之另一實施例。更詳細的是，與第3A-3B圖相似，第6A-6B圖係顯示半導體裝置400C在不同層的上視圖。與第3C圖相似，第6C圖係顯示沿著切割線A-A’之半導體裝置400C之剖面圖，儘管第6A圖之切割線A-A’係與第3A圖之切割線A-A’不相同。此外，第6D圖係顯示沿著切割線B-B’之半導體裝置400C之剖面圖。為了一致性且清楚說明，第3A-3C圖與第6A-6D圖中所示之相似的元件相以相同的標號標示(除非有特別反相描述)。因此，半導體裝置400C達成了半導體裝置400A所提供之相同的優點，如降低寄生電阻及/或寄生電容，進而提升速度。
半導體裝置400A與半導體裝置400C之一差異在於，半導體裝置400C不具有金屬線461以及金屬線462，而是以金屬線600(依然在第一金屬層)對閘極結構430~434進行電性連接。舉例來說，第3A圖所示之兩列的閘極接點480~489合併成第6A圖所示之一列的閘極接點480~484。閘極接點480~484分別放置於金屬線600與閘極結構430~434之間，因而提供電性連接予閘極結構430~434。第6C圖之剖面圖同樣也清楚顯示此一現象。透過將閘極結構430~434 自兩列集中成金屬線460以及金屬線463之間之一列，閘極結構430~434之每一者皆直接電性連接至金屬線600。此舉將有助於降低寄生閘極電阻，並最小化半導體裝置400C之第二極點對頻寬的影響。
透過拉長狹縫形接點450~453在Y方向上的長度，以重新放置源極/汲極導孔470~473，以降低與閘極接點480~484之間電性橋接(electrical bridging)(如，電性短路)的風險。舉例來說，如第3A圖所示之半導體裝置400A所示，在上視圖中，狹縫形接點450~453並未與金屬線460以及金屬線463交錯或重疊。然而，在第6A圖之半導體裝置400C之上視圖中，狹縫形接點450~453夠長而與金屬線460以及金屬線463交錯或重疊，使得源極/汲極導孔470以及源極/汲極導孔472得以將狹縫形接點450以及狹縫形接點452電性連接至金屬線460，而源極/汲極導孔471以及源極/汲極導孔473得以將狹縫形接點451以及狹縫形接點453電性連接至金屬線463。
第7A、7B、7C、7D圖係顯示本揭露之另一實施例。更詳細的是，與第6A-6B圖相似，第7A-7B圖係顯示半導體裝置400D之其他層之上視圖。與第6C-6D圖相似，第7C-7D圖係分別顯示半導體裝置400D沿著切割線A-A’以及切割線B-B’之剖面圖。為了一致性且清楚說明，第6A-6D圖以及第7A-7D圖中所示之相似的元件相使用相同的標號，且不再重複贅述。須知半導體裝置400D之尺寸可與半導體裝置400A或半導體裝置400C之尺寸相似(除非有特別反相說明)。因此，半導體裝置400D達成半導體裝置400A或半導體裝置400C所提供之相同的優點，如降低寄生電阻及/或寄生電容，進而增進速度。
舉例來說，與半導體裝置400C相似，半導體裝置400D之閘極接點480~484也被集中。此外，半導體裝置400D加入額外的源極/汲極導孔470~477，用以電性連接複數源極/汲極區域。第7A、7B、7D清楚顯示，狹縫形接點450~453之每一者皆電性連接至兩個對應的導孔，而前述的複數實施例中的狹 縫形接點450~453之每一者僅電性連接至一個導孔。電性連接至額外的導孔有助於降低源極/汲極之寄生電阻，進而增進速度。須知額外的源極/汲極導孔520~527也實現於第一金屬(metal-0)層以及第二金屬(metal-1)層之間，以分別對應源極/汲極導孔470~477。
半導體裝置400D將金屬線460分割成金屬線460A~460F，將金屬線463分割成金屬線463A~463F。這允許金屬線460A~460F之每一者或金屬線463A~463F之每一者得以透過源極/汲極導孔470~477，而獨自電性連接至不同的源極/汲極區域。
第7A-7D圖係顯示根據本揭露之一些實施例所述之作為單一電晶體之半導體裝置400D。第8A-8D圖係顯示根據本揭露之另一些實施例所述之作為多個電晶體之半導體裝置400D。舉例來說，如第8A-8B圖所示，金屬線600被分割為金屬線600A以及金屬線600B。由於金屬線600A以及金屬線600B之間不再電性連接，使得不同電晶體之閘極結構得以相互電性隔離。第一電晶體可包括閘極結構430以及閘極結構431以及閘極結構430以及閘極結構431之兩側的複數源極/汲極區域。第二電晶體可包括閘極結構433以及閘極結構434以及閘極結構433以及閘極結構434之兩側的複數源極/汲極區域。須知，半導體裝置400之多個電晶體的實施例依然提供了至少與半導體裝置400之單一電晶體的實施例相同之優點。
第9圖係顯示根據本揭露之一實施例所述之佈局方法650之流程圖。佈局方法650包括接收積體電路之佈局設計(步驟660)。積體電路佈局設計包括延伸於第一方向之一主動區域、每一者於第二方向延伸且於上視圖中與主動區域交錯之複數閘極結構以及每一者於上視圖中與主動區域交錯之複數狹縫形接點。
佈局方法650包括修改至少部分之佈局設計(步驟670)：在第一 方向上放大狹縫形接點之每一者；或在第一方向上增加閘極結構的間距。
佈局方法650包括根據修改後的積體電路設計製造積體電路(步驟680)。
在一些實施例中，積體電路佈局設計係為串化器(Serializer)或反串化器(De-serializer)或射頻裝置之積體電路佈局設計。
在一些實施例中，在本質上不影響第一方向之閘極結構的尺寸下，進行積體電路佈局之修改。
在一些實施例中，積體電路佈局設計更包括一第一金屬線、一第二金屬線、一第三金屬線以及一第四金屬線，其中第一金屬線、第二金屬線、第三金屬線以及第四金屬線之每一者皆延伸於第一方向，第一金屬線以及第二金屬線係於上視圖中與閘極結構交錯，第三金屬線以及第四金屬線於上視圖中與狹縫形接點交錯。積體電路佈局設計之修改包括以一列之複數金屬島體替換第三金屬線以及第四金屬線，其中金屬島體係於第一方向上相互實體分離。
在一些實施例中，積體電路佈局設計之修改更包括在第二方向上減少第一金屬線以及第二金屬線之間距。
在一些實施例中，積體電路佈局設計更包括在上視圖中與閘極結構交錯之一第一金屬線以及一第二金屬線、在上視圖中與狹縫形接點交錯之一第三金屬線以及一第四金屬線、放置於閘極結構以及第一金屬線之間之複數第一閘極接點以及放置於閘極接點以及上述第二金屬線之複數第二閘極接點。積體電路佈局設計之修改更包括：將第三金屬線以及第四金屬線替換成一第五金屬線，其中於上視圖中，第五金屬線放置於上述第一金屬線以及第二金屬線之間；將第一閘極接點以及第二閘極接點替換成複數第三閘極接點，其中第三閘極接點係位於閘極結構與第五金屬線之間。
在一些實施例中，積體電路佈局設計更包括在上視圖中與閘極結 構交錯之一第一金屬線以及一第二金屬線、於上視圖中與狹縫形接點相交錯之一第三金屬線以及一第四金屬線、位於第三金屬線以及狹縫形接點之一第一子集合之間之複數第一源極/汲極導孔以及位於上四金屬線以及狹縫形接點之一第二子集合之複數第二源極/汲極導孔。積體電路佈局設計之修改更包括：將第一金屬線替換成一第一列之金屬島體；將第二金屬線替換成一第二列之金屬島體；將第一源極/汲極導孔替換成位於第一列之金屬島體以及狹縫形接點之間之複數第三源極/汲極導孔；以及將第二源極/汲極導孔替換成位於第二列之金屬島體以及狹縫形接點之間之複數第四源極/汲極導孔。
在一些實施例中，第三源極/汲極導孔之數目大於第一源極/汲極導孔之數目，第四源極/汲極導孔之數目大於第三源極/汲極導孔之數目。
須知，在佈局方法650之步驟660至680之前、其中或之後，可插入額外的製程。為了簡化說明，其他額外的步驟就不在此詳細討論。
第10圖係顯示根據本揭露之一些實施例所述之積體電路製造系統700。積體電路製造系統700包括透過通訊網路718連接之複數實體702、704、706、708、710、712、716、...、N。通訊網路718可為單一網路，也可為各種不同的網路，如例如內部網路(intranet)及網際網路(Internet)，通訊網路718也可包括有線及/或無線通訊通道。
在一些實施例中，實體702代表製造合作之服務系統；實體704代表一使用者，如產品工程師監控其關注的產品；實體706代表工程師，如製程工程師控制製程以及相關的配方、或設備工程師監控或調整製程工具之條件以及設定；實體708代表用以積體電路測試與量測之度量學工具；實體710代表半導體處理工具；實體712代表與處理工具710有關之虛擬度量學模組；實體714代表與處理工具710有關之先進製程控制模組以及其他額外的處理工具；以及實體716代表與處理工具710有關之取樣模組。
每一個實體可與其他的實體互動，也可提供積體電路製造、製程控制及/或計算能力予其他實體及/或自其他實體接收上述功能。每一實體也可包括執行計算以及執行自動化之一或多個電腦系統。舉例來說，實體714之先進製程控制模組可包括具有軟體指令嵌入之複數電腦硬體。電腦硬體可包括硬碟、快閃驅動器、光碟、記憶體、顯示裝置(如，顯示器)、輸入/輸出裝置(如滑鼠與鍵盤)。軟體指令可以任何合適的程式語言編寫，也可設計為執行特定任務，如與最佳化上述討論之化學機械研磨(Chemical Mechanical polishing，CMP)製程控制有關的任務。
積體電路製造系統700允許實體之間以積體電路製造為目的之互動，包括積體電路製造之先進製程控制。在一實施例中，先進製程控制包括根據度量學結果調整應用於相關晶圓之一製程工具的製程條件、設定及/或參數(recipes)。
在另一實施例中，根據基於製程質量及/或產品質量而確定之最佳採樣率，而從製造之晶片的子集合中量測計量結果。在另一實施例中，根據基於各種製程質量及/或產品質量的特性而確定之最佳採樣區域/點，而從製造之晶片的選定之區域以集點之子集合中量測計量結果。
積體電路製造系統700之一功能係為允許設計、工程以及製程、度量學以及先進製程控制之間，進行合作以及資訊的存取。積體電路製造系統700之另一功能可整合設備，如度量學工具以及製程工具之間的整合。這樣的整合允許設備能夠協調其活動。舉例來說，整合度量學工具以及製程工具可允許製造資訊更有效率的併入製造程序或先進製程控制(advanced process control，APC)模組，也可使得在線或現場使用度量學工具測量之晶圓資料整合至相關的製程工具。
積體電路製造系統700也可用以執行第9圖所討論之佈局方法 650。舉例來說，實體702-716之一或多者可自設計公司接收積體電路佈局設計，隨後如第2、3A-8A、3B-8B、3C-8C、6D-8D圖所述之方式，調整尺寸及/或移動狹縫形接點、閘極結構、源極/汲極接點以及金屬線而修改接收之積體電路佈局設計。
總之，本揭露重新配置了非邏輯裝置之積體電路佈局設計，以降低其寄生電容以及寄生電阻。非邏輯裝置可包括高速裝置，如串化器(Serializer)或反串化器(De-serializer)或射頻裝置。積體電路佈局設計之重新配置可包括增加閘極間距、拉長狹縫形接點、集中源極/汲極導孔、縮短閘極接點之間距、降低主動鰭延伸、集中閘極接點、將連續金屬線替換成不連續金屬島體，等等。
根據上述的說明，可知道本揭露提供之優點多於傳統的裝置。要知道其他一些實施例可提供額外的優點，而並非所有優點皆必須在此揭露，且所有的實施例都不需要特別的優點。一個優點是增進裝置效能。如上所述，傳統的積體電路佈局設計係針對邏輯裝置進行最佳化，但卻沒有考慮傳統積體電路設計可能造成之寄生電阻或寄生電容。對於高速裝置，寄生電阻或寄生電容可顯著的降低裝置效能，如速度。在此，藉由針對非邏輯裝置重新配置積體電路佈局設計，寄生電容及/或寄生電阻得以降低，進而增進裝置效能。其他的優點包括能夠相容於現存的製造程序流程且易於實現。
本揭露之一實施例係涉及一半導體裝置，其中半導體裝置，包括：第一型裝置以及第二類型裝置。第一型裝置包括：第一鰭結構、第一閘極結構以及第一狹縫形接點。第一鰭結構延伸於第一方向。第一閘極結構包圍第一鰭結構，其中第一閘極結構係延伸於第二方向，且具有在第一方向量測之第一閘極尺寸，第二方向與第一方向不同。第一狹縫形接點位於第一鰭結構之上，其中狹縫形接點具有在第一方向量測之第一狹縫形接點尺寸。第二型裝置包括：第二鰭結構、第二閘極結構以及第二狹縫形接點。第二鰭結構延伸於第三 方向。第二閘極結構包圍第二鰭結構，其中第二閘極結構延伸於第四方向，且具有第三方向上量測之第二閘極尺寸，第三方向與第四方向不同。第二狹縫形接點位於第二鰭結構之上，其中第二狹縫形接點具有在第三方向量測之第二狹縫形接點尺寸，第二狹縫形接點尺寸大於第二閘極尺寸也大於第一狹縫形接點尺寸。
根據本揭露之一些實施例，第一型裝置包括邏輯裝置；第二形裝置包括非邏輯裝置；以及第一型裝置以及第二型裝置係製造於相同之積體電路晶粒。
根據本揭露之一些實施例，第一比例存在於第一狹縫形接點尺寸以及第一閘極尺寸之間；第二比例存在於第二狹縫形接點以及第二閘極尺寸之間；以及第二比例係大於第一比例。
根據本揭露之一些實施例，第一型裝置更包括第三閘極結構，其中第三閘極結構係與第一閘極結構相隔第一接點閘間距；第二型裝置更包括第四閘極結構，其中第四閘極結構係與第二閘極結構相隔第二接點閘間距；以及第二接點閘間距係大於第一接點閘間距。
根據本揭露之一些實施例，第一型裝置更包括第一導孔，其中第一導孔位於第一狹縫形接點之上，第一導孔具有第一導孔尺寸，其中第一導孔尺寸大於第一狹縫形接點尺寸；以及第二型裝置更包括第二導孔，其中第二導孔位於第二狹縫形接點之上，第二導孔具有第二導孔尺寸，其中第二導孔尺寸小於第一狹縫形接點尺寸。
根據本揭露之一些實施例，第一型裝置更包括：複數額外的第一狹縫形接點以及一或多個連續第一金屬線。額外的第一狹縫形接點在第一方向上相互分離。連續第一金屬線之每一者於第一方向延伸，且至少電性連接至第一狹縫形接點之一子集合。第二型裝置更包括：複數額外的第二狹縫形接點以 及複數金屬島體。額外的第二狹縫形接點在第三方向上相互分離。金屬島體之每一者電性連接至不同的第二狹縫形接點。
根據本揭露之一些實施例，第一型裝置更包括：複數第一閘極結構、第二金屬線、第一閘極接點之第一子集合以及第一閘極接點之第二子集合。第一閘極結構在第一方向上相互分離。第二金屬線延伸於第一方向。第一閘極接點之第一子集合位於第一閘極結構以及第一金屬線之間。第一閘極接點之第二子集合位於第一閘極結構以及第二金屬線之間。第二型裝置更包括：複數第二閘極結構、第三金屬線、第四金屬線、第五金屬線以及複數第二閘極接點。第二閘極結構在第三方向上相互分離。第三金屬線延伸於第三方向。第四金屬線延伸於第三方向。第五金屬線延伸於第三方向，其中第五金屬線於上視圖中位於第三金屬線以及第四金屬線之間。第二閘極接點位於第二閘極結構以及第五金屬線之間。
根據本揭露之一些實施例，第一型裝置更包括：複數額外的第一狹縫形接點、第一金屬線、第二金屬線、複數第一源極/汲極導孔之第一子集合以及複數第一源極/汲極導孔之第二子集合。額外的第一狹縫形接點於第一方向上相互分離。第一金屬線延伸於第一方向。第二金屬線延伸於第一方向。複數第一源極/汲極導孔之第一子集合位於第一金屬線以及第一狹縫形接點之第一子集合之間。複數第一源極/汲極導孔之第二子集合位於第二金屬線以及第一狹縫形接點之第二子集合之間。第二型裝置更包括：複數額外的第二狹縫形接點、複數第一金屬島體、複數第二金屬島體、複數第二源極/汲極導孔之第一子集合以及複數第二源極/汲極導孔之第二子集合。額外的第二狹縫形接點係於第三方向上相互分離。第一金屬島體形成延伸於第三方向之第一列。第二金屬島體形成延伸於第三方向之第二列。複數第二源極/汲極導孔之第一子集合位於第一金屬島體以及第二狹縫形接點之間。第二源極/汲極導孔之第二子集合位於第二金 屬導體以及第二狹縫形接點之間。
根據本揭露之一些實施例，第二源極/汲極導孔之數目係大於第一源極/汲極導孔之數目。
本揭露之另一實施例係涉及一半導體裝置，半導體裝置包括邏輯裝置。邏輯裝置包括：第一主動區域、複數第一閘極結構以及複數第一狹縫形接點。第一主動區域延伸於第一方向。第一閘極結構之每一者於上視圖中與第一主動區域交錯，其中第一閘極結構之每一者延伸於第二方向，其中第二方向與第一方向不同，其中每一對相鄰之第一閘極結構相距第一接點閘間距。第一狹縫形接點位於第一主動區域之上，其中第一狹縫形接點之每一者具有在第一方向量測之第一狹縫形接點寬度。半導體裝置也包括非邏輯裝置，非邏輯裝置包括：第二主動區域、複數第二閘極結構以及複數第二狹縫形接點。第二主動區域延伸於第一方向。第二閘極結構之每一者於上視圖中與第二主動區域交錯，其中第二閘極結構之每一者延伸於第二方向，其中每一對相鄰之第二閘極結構相距第二接點閘間距，其中第二接點閘間距本質上大於第一接點閘間距。第二狹縫形接點位於第二主動區域，其中第二狹縫形接點之每一者具有量測於第一方向之第二狹縫形接點寬度，其中第二狹縫形接點寬度本質上大於第一狹縫形接點寬度。
根據本揭露之一些實施例，第一閘極結構之每一者具有量測於第一方向之第一閘極寬度；第二閘極結構之每一者具有量測於第一方向之第二閘極寬度；以及第一閘極長度本質上等於第二閘極寬度。
本揭露之另一實施例係涉及一佈局方法。此佈局方法包括接收一積體電路佈局設計。積體電路佈局設計包括延伸於第一方向之主動區域、每一者延伸於第二方向且於上視圖中與主動區域交錯之複數閘極結構以及每一者於上視圖中與主動區交錯之複數狹縫形接點。此佈局方法更包括修改至少部分之 積體電路佈局設計：於第一方向，放大狹縫形接點之每一者；或於第一方向，增加閘極結構之間的接點閘間距閘極結構。
根據本揭露之一些實施例，此佈局方法更包括：根據修改之積體電路佈局設計，製造積體電路。
根據本揭露之一些實施例，積體電路佈局設計係為串化器(Serializer)或反串化器(De-serializer)或射頻裝置。
根據本揭露之一些實施例，在不本質上影響閘極結構之每一者在第一方向之長度下，修改積體電路佈局設計。
根據本揭露之一些實施例，積體電路佈局設計更包括第一金屬線、第二金屬線、第三金屬線以及第四金屬線，其中第一金屬線、第二金屬線、第三金屬線以及第四金屬線之每一者係延伸於第一方向，第一金屬線以及第二金屬線於上視圖中與閘極結構相交錯，第三金屬線以及第四金屬線於上視圖中與狹縫形接點相交錯；以及修改積體電路佈局設計之步驟包括將第三金屬線以及第四金屬線替換成一列之複數金屬島體，其中金屬島體在第一方向上相互分離。
根據本揭露之一些實施例，修改積體電路佈局設計之步驟更包括減少第一金屬線以及第二金屬線於第二方向之間距。
根據本揭露之一些實施例，積體電路佈局設計更包括在上視圖中與閘極結構交錯之第一金屬線以及第二金屬線、在上視圖中與狹縫形接點交錯之第三金屬線以及第四金屬線、放置於閘極結構以及第一金屬線之間之複數第一閘極接點以及放置於閘極接點以及第二金屬線之複數第二閘極接點；以及修改積體電路佈局設計之步驟更包括：將第三金屬線以及第四金屬線替換成第五金屬線，其中於上視圖中，第五金屬線放置於第一金屬線以及第二金屬線之間；以及將第一閘極接點以及第二閘極接點替換成複數第三閘極接點，其中第三閘 極接點係位於閘極結構與第五金屬線之間。
根據本揭露之一些實施例，積體電路佈局設計更包括在上視圖中與閘極結構交錯之第一金屬線以及第二金屬線、於上視圖中與狹縫形接點相交錯之第三金屬線以及第四金屬線、位於第三金屬線以及狹縫形接點之第一子集合之間之複數第一源極/汲極導孔以及位於第四金屬線以及狹縫形接點之第二子集合之複數第二源極/汲極導孔；以及修改積體電路佈局設計之步驟更包括：將第一金屬線替換成第一列之金屬島體；將第二金屬線替換成第二列之金屬島體；將第一源極/汲極導孔替換成位於第一列之金屬島體以及狹縫形接點之間之複數第三源極/汲極導孔；以及將第二源極/汲極導孔替換成位於第二列之金屬島體以及狹縫形接點之間之複數第四源極/汲極導孔。
根據本揭露之一些實施例，第三源極/汲極導孔之數目係大於第一源極/汲極導孔之數目；以及第四源極/汲極導孔之數目係大於第三源極/汲極導孔之數目。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。舉例來說，透過以不同厚度來實現位元線導體以及字元線導體，可使位元線導體與字元線導體具有不同的阻抗。然而，其他用以改變金屬導體的阻抗之方式也可使用。
200:半導體裝置
210:鰭式結構
230~234:閘極結構
250~253:狹縫形接觸
260~263:金屬線
270~273:源極/汲極導孔
280~289:閘極接點
290:最小閘極長度
292:接點閘間距
294:第一尺寸
296:第二尺寸

Claims (12)

  1. 一種半導體裝置，包括：一第一型裝置，其中上述第一型裝置包括：一第一鰭結構，延伸於一第一方向；一第一閘極結構，包圍上述第一鰭結構，其中上述第一閘極結構係延伸於一第二方向，且具有在上述第一方向量測之一第一閘極尺寸，其中上述第二方向與上述第一方向不同；以及一第一狹縫形接點，位於上述第一鰭結構之上，其中上述狹縫形接點具有在上述第一方向量測之一第一狹縫形接點尺寸；以及一第二型裝置，其中上述第二型裝置包括：一第二鰭結構，延伸於一第三方向；一第二閘極結構，包圍上述第二鰭結構，其中上述第二閘極結構延伸於一第四方向，且具有上述第三方向上量測之一第二閘極尺寸，其中上述第三方向與上述第四方向不同；以及一第二狹縫形接點，位於上述第二鰭結構之上，其中上述第二狹縫形接點具有在上述第三方向量測之一第二狹縫形接點尺寸，其中上述第二狹縫形接點尺寸大於上述第二閘極尺寸也大於上述第一狹縫形接點尺寸。
  2. 如申請專利範圍第1項所述之半導體裝置，其中：上述第一型裝置包括一邏輯裝置；上述第二型裝置包括一非邏輯裝置；上述第一型裝置以及上述第二型裝置係製造於相同之一積體電路晶粒上；一第一比例存在於上述第一狹縫形接點尺寸以及上述第一閘極尺寸之間；一第二比例存在於上述第二狹縫形接點尺寸以及上述第二閘極尺寸之間；上述第二比例係大於上述第一比例； 上述第一型裝置更包括一第三閘極結構，其中上述第三閘極結構係與上述第一閘極結構相隔一第一接點閘間距；上述第二型裝置更包括一第四閘極結構，其中上述第四閘極結構係與上述第二閘極結構相隔一第二接點閘間距；上述第二接點閘間距係大於上述第一接點閘間距；上述第一型裝置更包括一第一導孔，其中上述第一導孔位於上述第一狹縫形接點之上，上述第一導孔具有一第一導孔尺寸，其中上述第一導孔尺寸大於上述第一狹縫形接點尺寸；以及上述第二型裝置更包括一第二導孔，其中上述第二導孔位於上述第二狹縫形接點之上，上述第二導孔具有一第二導孔尺寸，其中上述第二導孔尺寸小於上述第一狹縫形接點尺寸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中：上述第一型裝置更包括：複數額外的第一狹縫形接點，其中上述額外的第一狹縫形接點在上述第一方向上相互分離；以及一或多個連續第一金屬線，其中上述連續第一金屬線之每一者於上述第一方向延伸，且至少電性連接至上述第一狹縫形接點之一子集合；以及上述第二型裝置更包括：複數額外的第二狹縫形接點，其中上述額外的第二狹縫形接點在上述第三方向上相互分離；以及複數金屬島體，其中上述金屬島體之每一者電性連接至不同的上述第二狹縫形接點。
  4. 如申請專利範圍第1項所述之半導體裝置，其中：上述第一型裝置更包括： 複數第一閘極結構，其中上述第一閘極結構在上述第一方向上相互分離；一第一金屬線，延伸於上述第一方向；一第二金屬線，延伸於上述第一方向；上述第一閘極接點之一第一子集合，位於上述第一閘極結構以及上述第一金屬線之間；以及上述第一閘極接點之一第二子集合，位於上述第一閘極結構以及上述第二金屬線之間；以及上述第二型裝置更包括：複數第二閘極結構，其中上述第二閘極結構在上述第三方向上相互分離；一第三金屬線，延伸於上述第三方向；一第四金屬線，延伸於上述第三方向；一第五金屬線，延伸於上述第三方向，其中上述第五金屬線於一上視圖中位於上述第三金屬線以及上述第四金屬線之間；以及複數第二閘極接點，位於上述第二閘極結構以及上述第五金屬線之間。
  5. 如申請專利範圍第1項所述之半導體裝置，其中：上述第一型裝置更包括：複數額外的第一狹縫形接點，其中上述額外的第一狹縫形接點於上述第一方向上相互分離；一第一金屬線，延伸於上述第一方向；一第二金屬線，延伸於上述第一方向；複數第一源極/汲極導孔之一第一子集合，位於上述第一金屬線以及上述第一狹縫形接點之一第一子集合之間；以及複數第一源極/汲極導孔之一第二子集合，位於上述第二金屬線以及上述第一狹縫形接點之一第二子集合之間；以及 上述第二型裝置更包括：複數額外的第二狹縫形接點，其中上述額外的第二狹縫形接點係於上述第三方向上相互分離；複數第一金屬島體，形成延伸於上述第三方向之一第一列；複數第二金屬島體，形成延伸於上述第三方向之一第二列；複數第二源極/汲極導孔之一第一子集合，位於上述第一金屬島體以及上述第二狹縫形接點之間；以及該等第二源極/汲極導孔之一第二子集合，位於上述第二金屬導體以及上述第二狹縫形接點之間，其中上述第二源極/汲極導孔之數目係大於上述第一源極/汲極導孔之數目。
  6. 一種半導體裝置，包括：一邏輯裝置，其中上述邏輯裝置包括：一第一主動區域，延伸於一第一方向；複數第一閘極結構，其中上述第一閘極結構之每一者於一上視圖中與上述第一主動區域交錯，其中上述第一閘極結構之每一者延伸於一第二方向，其中上述第二方向與上述第一方向不同，其中每一對相鄰之上述第一閘極結構相距一第一接點閘間距；以及複數第一狹縫形接點，位於上述第一主動區域之上，其中上述第一狹縫形接點之每一者具有在上述第一方向量測之一第一狹縫形接點寬度；以及一非邏輯裝置，其中上述非邏輯裝置包括：一第二主動區域，延伸於上述第一方向；複數第二閘極結構，其中上述第二閘極結構之每一者於上述上視圖中與上述第二主動區域交錯，其中上述第二閘極結構之每一者延伸於上述第二方向，其中每一對相鄰之上述第二閘極結構相距一第二接點閘間距，其中上述第二接 點閘間距本質上大於上述第一接點閘間距；以及複數第二狹縫形接點，位於上述第二主動區域，其中上述第二狹縫形接點之每一者具有量測於上述第一方向之一第二狹縫形接點寬度，其中上述第二狹縫形接點寬度本質上大於上述第一狹縫形接點寬度。
  7. 如申請專利範圍第6項所述之半導體裝置，其中：上述第一閘極結構之每一者具有量測於上述第一方向之一第一閘極寬度；上述第二閘極結構之每一者具有量測於上述第一方向之一第二閘極寬度；以及上述第一閘極長度本質上等於上述第二閘極寬度。
  8. 一種佈局方法，包括：接收一積體電路佈局設計，其中上述積體電路佈局設計包括：延伸於一第一方向之一主動區域；每一者延伸於一第二方向且於一上視圖中與上述主動區域交錯之複數閘極結構；以及每一者於上述上視圖中與上述主動區交錯之複數狹縫形接點；以及藉由於上述第一方向中放大上述狹縫形接點之每一者或於上述第一方向中增加上述閘極結構之間的一接點閘間距，以修改至少部分之上述積體電路佈局設計。
  9. 如申請專利範圍第8項所述之佈局方法，更包括：根據上述修改之積體電路佈局設計，製造一積體電路，其中上述積體電路佈局設計係為串化器(Serializer)或反串化器(De-serializer)或射頻裝置，其中在本質上不影響上述閘極結構之每一者在上述第一方向之尺寸下，修改上述積體電路佈局設計。
  10. 如申請專利範圍第8項所述之佈局方法，其中： 上述積體電路佈局設計更包括一第一金屬線、一第二金屬線、一第三金屬線以及一第四金屬線，其中上述第一金屬線、上述第二金屬線、上述第三金屬線以及上述第四金屬線之每一者係延伸於上述第一方向，上述第一金屬線以及上述第二金屬線於上述上視圖中與上述閘極結構相交錯，上述第三金屬線以及上述第四金屬線於上述上視圖中與上述狹縫形接點相交錯；以及修改上述積體電路佈局設計之步驟包括將上述第三金屬線以及上述第四金屬線替換成一列之複數金屬島體，其中上述金屬島體在上述第一方向上相互分離，其中修改上述積體電路佈局設計之步驟更包括減少上述第一金屬線以及上述第二金屬線於上述第二方向之間距。
  11. 如申請專利範圍第8項所述之佈局方法，其中：上述積體電路佈局設計更包括在上述上視圖中與上述閘極結構交錯之一第一金屬線以及一第二金屬線、在上述上視圖中與上述狹縫形接點交錯之一第三金屬線以及一第四金屬線、放置於上述閘極結構以及上述第一金屬線之間之複數第一閘極接點以及放置於上述閘極接點以及上述第二金屬線之複數第二閘極接點；以及上述修改上述積體電路佈局設計之步驟更包括：將上述第三金屬線以及上述第四金屬線替換成一第五金屬線，其中於上述上視圖中，上述第五金屬線放置於上述第一金屬線以及上述第二金屬線之間；以及將上述第一閘極接點以及上述第二閘極接點替換成複數第三閘極接點，其中上述第三閘極接點係位於上述閘極結構與上述第五金屬線之間。
  12. 如申請專利範圍第8項所述之佈局方法，其中：上述積體電路佈局設計更包括在上述上視圖中與上述閘極結構交錯之一第一金屬線以及一第二金屬線、於上述上視圖中與上述狹縫形接點相交錯之一第 三金屬線以及一第四金屬線、位於上述第三金屬線以及上述狹縫形接點之一第一子集合之間之複數第一源極/汲極導孔以及位於上述第四金屬線以及上述狹縫形接點之一第二子集合之複數第二源極/汲極導孔；以及上述修改上述積體電路佈局設計之步驟更包括：將上述第一金屬線替換成一第一列之金屬島體；將上述第二金屬線替換成一第二列之金屬島體；將上述第一源極/汲極導孔替換成位於上述第一列之金屬島體以及上述狹縫形接點之間之複數第三源極/汲極導孔，其中上述第三源極/汲極導孔之數目係大於上述第一源極/汲極導孔之數目；以及將上述第二源極/汲極導孔替換成位於上述第二列之金屬島體以及上述狹縫形接點之間之複數第四源極/汲極導孔，其中上述第四源極/汲極導孔之數目係大於上述第三源極/汲極導孔之數目。
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