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TW201826354A - 半導體裝置 - Google Patents

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TW201826354A
TW201826354A TW106141854A TW106141854A TW201826354A TW 201826354 A TW201826354 A TW 201826354A TW 106141854 A TW106141854 A TW 106141854A TW 106141854 A TW106141854 A TW 106141854A TW 201826354 A TW201826354 A TW 201826354A
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fin structure
neck
semiconductor fin
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substrate
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張家維
許瓊文
翁煜庭
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括：基底；從基底突出之鰭結構；覆蓋由鰭結構所形成的通道區之閘極絕緣層；覆蓋該閘極絕緣層之閘極電極層；及設置於鰭結構的相對側之隔離層。鰭結構包括依序設置在基底上之底部、頸部及頂部。頸部的寬度小於底部的寬度以及頂部的寬度。

Description

半導體裝置
本發明實施例係關於半導體鰭、半導體裝置及其形成方法。
在鰭式場效電晶體(fin field-effect transistor,FinFET)中，應防止或抑制鰭結構的底部中鰭式場效電晶體(FinFET)之通道區下方的區域之電流洩漏。
為了減少電流洩漏，可以使用比傳統矽基底昂貴許多之絕緣體上矽(Silicon-On-Insulator,SOI)基底，使得絕緣體上矽(SOI)基底的埋藏氧化層可以用以隔離源極區和汲極區。
或者，可在通道區下方埋入穿通阻擋層(punch-through stopper)或氧化層，以增加其電阻率，從而減少電流洩漏。然而，在通道區下方形成穿通阻擋層以及在通道區下方形成氧化層係複雜的且難以控制的。
根據本發明的一個方面，一種半導體裝置包括：基底；從設置於基底上方的隔離絕緣層突出之鰭結構；覆蓋由鰭結構所形成的通道區之閘極絕緣層；及覆蓋該閘極絕緣層之閘極電極層。鰭結構包括依序設置在基底上之底部、頸部及頂 部。頸部的寬度小於底部的寬度以及頂部的寬度。
根據本發明的另一方面，一種用於形成半導體鰭結構的方法包括：藉由蝕刻基底來形成半導體鰭結構的頂部；形成第一罩幕層在頂部的側表面及基底的表面上；藉由蝕刻基底形成半導體鰭結構的頸部，同時第一罩幕層的一部分覆蓋半導體鰭結構的頂部以保護頂部；藉由蝕刻至少在頸部的側表面和基底的暴露表面上形成第二罩幕層；藉由蝕刻基底形成半導體鰭結構的底部，同時第二保護層的一部分覆蓋半導體鰭結構的頂部和頸部以保護頂部和頸部。藉由對基底進行等向性蝕刻以形成頸部。
根據本發明的又一方面，一種用於形成半導體鰭結構的方法包括：形成第一鰭在基底上；形成罩幕層在第一鰭和基底的表面上；以及藉由使用罩幕層的一部分作為蝕刻保護層以蝕刻部分的基底，從而在第一鰭下方形成第二鰭。第二鰭的寬度從第二鰭向第一鰭的方向先減小接著再增加。
II-II'‧‧‧平面
III-III'‧‧‧平面
X-Y‧‧‧平面
X-Z‧‧‧平面
M‧‧‧平面
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
A-A'‧‧‧線
P‧‧‧上表面
PT‧‧‧上表面
S1‧‧‧側表面
S21‧‧‧側表面
S22‧‧‧側表面
S3‧‧‧側表面
PN1‧‧‧第一頸平面
PN2‧‧‧第二頸平面
θ1‧‧‧角度
θ3‧‧‧角度
θ21‧‧‧角度
θ22‧‧‧角度
w2‧‧‧寬度
w3‧‧‧寬度
w11‧‧‧寬度
w12‧‧‧寬度
w21‧‧‧寬度
w22‧‧‧寬度
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度
t21‧‧‧厚度
t22‧‧‧厚度
d‧‧‧間距
100‧‧‧基底
110‧‧‧隔離層
140‧‧‧半導體鰭結構
141‧‧‧底部
142‧‧‧頸部
142'‧‧‧頸部
143‧‧‧頂部
151‧‧‧源極區
152‧‧‧汲極區
153‧‧‧通道區
154‧‧‧閘極絕緣層
155‧‧‧閘極電極
156‧‧‧虛設閘極層
158‧‧‧層間介電層
161‧‧‧源極區
162‧‧‧汲極區
600‧‧‧硬罩幕層
610‧‧‧罩幕層
611‧‧‧頂部保護層
620‧‧‧罩幕層
621‧‧‧頸部保護層
650‧‧‧頂部
700‧‧‧硬罩幕層
710‧‧‧罩幕層
711‧‧‧頂部保護層
SW‧‧‧間隔物
S/D‧‧‧凹槽
以下將配合所附圖式詳述本發明之實施例，應注意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵。而在說明書及圖式中，除了特別說明外，同樣或類似的元件將以類似的符號表示。
第1圖顯示根據本發明之實施例，鰭式場效電晶體(FinFET)的三維示意圖。
第2圖係第1圖所示之鰭式場效電晶體(FinFET)的剖面示 意圖，其係沿著第1圖所示之平面II-II’所截取。
第3圖係第1圖所示之鰭式場效電晶體(FinFET)的剖面示意圖，其係沿著第1圖所示之平面III-III’所截取。
第4圖顯示根據本發明之實施例，半導體鰭結構的剖面圖。
第5圖顯示根據本發明之其他實施例，半導體鰭結構的剖面圖。
第6A圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6B圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6C圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6D圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6E圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6F圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第6G圖顯示製造第4圖所示之半導體鰭結構的製程步驟。
第7A圖顯示根據本發明之實施例，製造鰭式場效電晶體(FinFET)之製程步驟。
第7B圖顯示根據本發明之實施例，製造鰭式場效電晶體(FinFET)之製程步驟。
第7C圖顯示根據本發明之實施例，製造鰭式場效電晶體(FinFET)之製程步驟。
第7D圖顯示根據本發明之實施例，製造鰭式場效電晶體(FinFET)之製程步驟。
第7E圖顯示根據本發明之實施例，製造鰭式場效電晶體(FinFET)之製程步驟。
第7F圖顯示根據本發明之實施例，製造鰭式場效電晶體 (FinFET)之製程步驟。
第8圖顯示根據本發明之實施例，鰭式場效電晶體(FinFET)的三維示意圖。
第9A圖顯示製造第5圖所示之半導體鰭結構的製程步驟。
第9B圖顯示製造第5圖所示之半導體鰭結構的製程步驟。
第9C圖顯示製造第5圖所示之半導體鰭結構的製程步驟。
第9D圖顯示製造第5圖所示之半導體鰭結構的製程步驟。
第9E圖顯示製造第5圖所示之半導體鰭結構的製程步驟。
第10圖顯示根據本發明之實施例，鰭式場效電晶體(FinFET)的三維示意圖。
以下提供許多不同的實施方法或是例子來實行各種實施例之不同特徵。以下描述具體的元件及其排列的例子以闡述本發明。當然這些僅是例子且不該以此限定本發明的範圍。例如，元件的尺寸並不限定於所揭露的範圍或數值，而是取決於製程條件及/或裝置所期望的性質。此外，在描述中提及第一個元件形成於第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其他元件形成於第一個與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。為簡化及清楚起見，各種特徵可任意繪製成不同尺寸。
此外，其中可能用到與空間相關的用詞，像是“在…下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關係詞係為了便於描述圖示中一個(些) 元件或特徵與另一個(些)元件或特徵之間的關係。這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
在本發明實施例中，沿著一方向延伸的層、圖案或結構意味著該層、該圖案或該結構在延伸的一方向上之尺寸大於該層、該圖案或該結構在另一方向上的另一尺寸，上述另一方向大抵上垂直於上述該延伸的一方向。
應當理解的是，在本發明實施例中，一圖案/層/結構/表面/方向大抵上垂直於另一圖案/層/結構/表面/方向意味著上述兩個圖案/層/結構/表面/方向為彼此垂直，或者上述兩個圖案/層/結構/表面/方向意在被配置為彼此垂直，但可能因為不完善或不期望的設計、製造及測量條件所造成的設計、製造、測量誤差/裕度而並非完全地彼此垂直。
應當理解的是，在本發明實施例中，一圖案/層/結構/表面/方向大抵上平行於另一圖案/層/結構/表面/方向意味著上述兩個圖案/層/結構/表面/方向為彼此平行，或者上述兩個圖案/層/結構/表面/方向意在被配置為彼此平行，但可能因為不完善或不期望的設計、製造及測量條件所造成的設計、製造、測量誤差/裕度而並非完全地彼此平行。
在本發明實施例中，用於描述參數的“約”或“大約”意味著設計誤差/裕度、製造誤差/裕度、測量誤差等被視為定義參數。這樣的描述應為本領域具有通常知識者可理解的。
在本發明實施例中，層/圖案/結構由大抵上相同的材料所形成意味著該層/圖案/結構由相同的材料所形成，或者該層/圖案/結構原本由相同的材料所形成，但為了執行半導體裝置，可以具有相同或不同類型的摻質並摻雜有相同或不同的濃度。
第1圖顯示根據本發明實施例，鰭式場效電晶體(FinFET)的三維示意圖，第2及3圖為第1圖所示之鰭式場效電晶體(FinFET)的剖面示意圖，其係分別沿著第1圖所示之平面II-II'和III-III'所截取。平面II-II'和III-III'各自垂直於基底100的上表面P(如第4圖所示)。為了便於解釋，將第2圖所示之剖面圖於第4圖中簡化，其僅繪示出基底100和半導體鰭結構140。
請參照第1-4圖，根據本發明實施例之鰭式場效電晶體(FinFET)包括源極區151、汲極區152、設置在源極區151與汲極區152之間的通道區153、閘極電極155及介於閘極電極155與通道區153之間的閘極絕緣層154(於第2及3圖中示出，但在第1圖中省略)。源極區151、汲極區152和通道區153由從基底100突出之半導體鰭結構140的上部所製成。在一些實施例中，可使由標號151和152所表示的區域凹陷(或移除)，且可藉由磊晶在凹陷區域中生長其他半導體材料。在一些實施例中，可將摻質摻雜到藉由磊晶所生長的區域中以形成源極區151和汲極區152。本領域具有通常知識者應當理解，源極區151和汲極區152(如果由凹陷製程接著磊晶製程所形成)可以具有不同於第1圖所示之結構。
基底100可為半導體基底，其由例如Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN其中之一和任何其他合適的材料所形成。可藉由將基底100相應於半導體基底140的相反側之區域的部分移除以形成半導體鰭結構140。這些特徵在稍後將描述的第6A-7F圖中將更明顯。在此情況中，半導體鰭結構140可由與基底100大抵上相同的材料所形成。
在其他實施例中，半導體鰭結構140可以由絕緣體上矽(silicon-on-insulator,SOI)的裝置層所製成。在此情況中，移除部分的裝置層，並留下欲被移除的部分之間的中間部分以成為半導體鰭結構140。
或者，半導體鰭結構140可藉由磊晶在在基底100上生長，且在這種情況下，半導體鰭結構140可由與基底100大抵相同或不同的材料所形成。
請參照第1-4圖，半導體鰭結構140的下部(以標號141和142表示)被埋藏在形成於基底100上方之隔離層110內。如接下來將描述的範例所示，隔離層110為淺溝槽隔離(Shallow Trench Isolation,STI)。然而，本發明並非以此為限。根據另一個實施例，隔離層110可為場氧化物區(field oxide region)。隔離層110由SiO2、Si3N4、SiON、上述之組合或任何其他合適的材料所製成。
鰭式場效電晶體(FinFET)的源極區151、汲極區域152和通道區153由在隔離層110上方的水平上之半導體鰭結構140的上部所製成。源極區151和汲極區152被重度摻雜，且 可含有濃度約5×1019至1×1020cm-3的摻質，而在一些實施例中，通道區153為未摻雜或輕度摻雜。
由例如鎢和/或其他功函數金屬所製成之閘極電極155形成在溝道區153上方，並延伸以覆蓋通道區130的側壁以及覆蓋部分的隔離層110。舉例而言，介於閘極電極155與通道區153之間的閘極絕緣層154由高介電常數(high-k)介電材料(例如包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之金屬氧化物)、上述之組合或任何其它合適的材料所形成。在一些實施例中，閘極絕緣層154可更包括界面介電層，界面介電層由例如SiO2、Si3N4、SiON、其組合或任何其他合適的材料所形成，且介於閘極絕緣層154的高介電常數(high-k)介電材料與通道區153之間。
儘管在圖式中未示出，但鰭式場效電晶體(FinFET)可更包括形成在隔離層110上方的層間介電層，以填充未被閘極電極155所佔據之閘極電極155的水平上之其他空間，且鰭式場效電晶體(FinFET)亦可包括穿透層間介電層的源極和汲極接觸物，以分別電性連接到源極區151和汲極區152。
請參照第1及2圖，鰭式場效電晶體(FinFET)包括沿著Y方向延伸的四個半導體鰭結構140，且閘極電極155沿著大抵上垂直於Y方向的X方向連續地延伸，以覆蓋相應半導體鰭結構140的通道區153。在此情況下，穿透層間介電層(未示出)並電性連接至相應源極區151的源極接觸物(未示出) 可以藉由例如形成在源極接觸物(未示出)上方的水平上之一或多個金屬層(未示出)及/或一或多個通孔(未示出)以彼此電性連接。相似地，穿透層間介電層(未示出)並電性連接至相應汲極區152的汲極接觸物(未示出)可以藉由例如形成在汲極接觸物(未示出)上方的水平上之一或多個金屬層(未示出)及/或一或多個通孔(未示出)以彼此電性連接。
本領域具有通常知識者應當理解，第1及2圖所示之具有四個半導體鰭結構140的鰭式場效電體體(FinFET)為一個範例，且用於形成鰭式場效電體體(FinFET)之半導體鰭結構的數量不限於此。在一些實施例中，根據設計細節，鰭式場效電體體(FinFET)可由單個半導體鰭結構140或兩個、三個、五個或更多個大抵上彼此平行排列的半導體鰭結構140所形成。
請參照第1-4圖，半導體鰭結構140包括在Z方向上彼此依序設置的底部141、中間部142和頂部143。中間部142(即，在底部141與頂部143之間的半導體鰭結構140的一部分)在X方向上的寬度小於底部141的最高部分在X方向上的寬度，以及小於頂部143的最低部分在X方向上的寬度。中間部142在下文中將被稱為頸部142。
如第1、2和4圖所示，半導體鰭結構140從基底100的上表面P突出。半導體鰭結構140的底部141被定義為從半導體基底100的上表面P至第一頸平面PN1之半導體鰭結構140的一部分。在此，在Z方向上緊鄰第一頸平面PN1下方(或位於第一頸平面PN1正下方)的部分之側表面S1與在Z方向上緊鄰 第一頸平面PN1上方(或位於第一頸平面PN1正上方)的部分之側表面S21在X-Z平面中具有不同的曲率。舉例而言，如第1、2和4圖所示，緊鄰第一頸平面PN1下方的部分之側表面S1幾乎是平坦的，因此其曲率小於弧面/曲面的曲率，例如：在Z方向上緊鄰第一頸平面PN1上方的部分之側表面S21的曲率。
半導體鰭結構140的頂部143被定義為從半導體鰭結構140的上表面PT至第二頸平面PN2之半導體鰭結構140的一部分。在此，在Z方向上緊鄰第二頸平面PN2上方(或位於第二頸平面PN2正上方)的部分之側表面S3與在Z方向上緊鄰第二頸平面PN2下方(或位於第二頸平面PN2正下方)的部分之側表面S22在X-Z平面中具有不同的曲率。舉例而言，如第1、2和4圖所示，緊鄰第二頸平面PN2上方的部分之側表面S3幾乎是平坦的，因此側表面S3的曲率小於曲面的曲率，例如：在Z方向上緊鄰第二頸平面PN2下方的部分之側表面S22的曲率。
半導體鰭結構140的上表面PT、第一頸平面PN1及第二頸平面PN2均可大致平行於基底100的上表面P。
第一頸平面PN1可重合於(coincide with)半導體鰭結構140的頸部142與半導體鰭結構140的底部141之間的邊界或界面。在一些實施例中，角度θ1大於角度θ21，其中角度θ1係在Z方向上緊鄰第一頸平面PN1下方的部分之側表面S1與第一頸平面PN1所成的角度，角度θ21係相切於在Z方向上緊鄰第一頸平面PN1上方的部分之側表面S21的平面與第一頸平面PN1所成的角度。相似地，角度θ3大於角度θ22，其中角度θ3係在Z方向上緊鄰第二頸平面PN2上方的部分之側表面S3與第 二頸平面PN2所成的角度，角度θ22係相切於在Z方向上緊鄰第二頸平面PN2下方的部分之側表面S22的平面與第二頸平面PN2所成的角度。在本發明實施例中，表面(或平面)與另一表面(或平面)之間的角度係指它們之間的直角或銳角，而非它們之間的鈍角。
在一些實施例中，緊鄰第一頸平面PN1下方(或位於第一頸平面PN1正下方)的半導體鰭狀結構140的底部141的部分或與第一頸平面PN1對齊之半導體鰭結構140的部分具有寬度w12，寬度w12在X方向上大於頸部142的任何部分。緊鄰半導體的上表面P上方(或位於半導體的上表面P正上方)之半導體鰭結構140的底部141的部分在X方向上具有寬度w11，寬度w11大於寬度w12。然而，本發明並非以此為限。在其他實施例中，寬度w12可與寬度w11相同或大於寬度w11。
在一些實施例中，頸部142包括在X方向上具有寬度w2之部分，寬度w2小於頸部142的任何其他部分在X方向上之寬度。在本發明實施例中，頸部142具有最小寬度w2的部分被定義為與基底100的上表面P大抵平行的平面M對齊。在一些實施例中，寬度w2小於底部141的任何部分在X方向上的寬度。
如第4圖所示，在頂部143的側表面大抵上垂直於基底100的上表面P之情況下，半導體鰭結構140的頂部143在X方向上具有寬度w3，寬度w3大於從平面M到第二頸平面PN2之頸部142的任何部分之寬度，且最終大於寬度w2。儘管如第4圖所示，半導體鰭結構140的頂部143的整個側表面被配置為大抵垂直於第二頸平面NP2，但本發明並非以此為限。在其他實 施例中，半導體鰭結構140的頂部143的寬度w3可在Z方向上逐漸增大或減小。在半導體鰭結構140的頂部143的寬度w3沿著Z方向逐漸減小的情況下，半導體鰭結構140的整個頸部142的寬度w2(即X方向上的最小寬度)可大於半導體鰭結構140的最上部分之寬度w22。在一些實施例中，寬度w2係整個半導體鰭結構140在X方向上的最小寬度。本領域具有通常知識者應當理解，當最上部分在X-Z平面的頂部處具有彎曲輪廓而非平坦表面的情況下，寬度w22可被定義在具有從峰值點至基板100的上表面P之預定距離(例如約10nm)的部分處，相較於半導體鰭結構140的任何其他部分到基板100的上表面P之距離，該峰值點具有到基板100的上表面P之最遠距離。
在一些實施例中，寬度w2為約2nm至約11nm。在寬度w2為約2nm至約11nm的情況下，相較於不包括頸部的比較例，可以藉由減小寬度w2來防止或抑制鰭式場效電晶體(FinFET)的通道下方電流洩漏(below-channel current leakage)，這是因為半導體鰭結構的寬度在頸部減小時，電子及/或電洞被阻礙穿過。在寬度w12為約2nm至約11nm的情況下，半導體鰭結構140可具有足夠的機械強度，從而可以避免半導體鰭結構140在製造時受到損壞。
在寬度w2小於約2nm的情況下，儘管可以維持或甚至可以改善對於通道下方電流洩漏的預防或抑制，但由於進一步縮小了寬度w2，故半導體鰭狀結構140變得易碎，且半導體鰭結構140可能因此在製造期間受到外部衝擊或外力而破裂。
在寬度w2大於約11nm的情況下，對於通道下方電 流洩漏的預防或抑制可能並非有效的，因此鰭式場效電晶體(FinFET)的性能可能無法得到改善。
半導體鰭結構140的最上部分在X方向上的寬度w22可為約3nm至約10nm，然而本發明並非以此為限。半導體鰭結構140在第二頸平面PN2處之X方向上的寬度w21可為約3nm至約13nm，然而本發明並非以此為限。
在一些實施例中，半導體鰭結構140的最上部分之X方向上的寬度w22對半導體鰭狀結構140在第二頸平面PN2處之X方向上的寬度w21之比值大於約90%，且半導體鰭結構140在第二頸平面PN2處之X方向上的寬度w2對寬度w21之比值為約50%至約95%。
為了防止半導體鰭結構140在製造期間因例如外力或衝擊而受到破壞，半導體鰭結構140的底部141的寬度可大於半導體鰭結構140的其餘部分。
半導體鰭狀結構140的底部141的厚度t1可為約40nm至約100nm，以防止電流洩漏。
半導體鰭結構140的頸部142的厚度t2可為約6nm至約14nm。厚度t21被定義為第一頸平面PN1與平面M之間的距離，其為約3nm至約7nm；厚度t22被定義為第二頸平面PN2與平面M之間的距離，其可與厚度t21相同，且可為約3nm至約7nm。當厚度t21及/或厚度t22形成為小於約3nm時，由於在Z方向上的蝕刻不足而形成頸部142，這導致X方向上的底切(undercut)不足(稍後將參照第6D圖和第7D圖描述藉由蝕刻以形成頸部142)，寬度w2可大於約11nm。另一方面，當厚度 t21和/或厚度t22形成為大於約7nm時，由於在Z方向上的過度蝕刻而形成頸部(稍後將參照第6D和7D圖進行描述)，這導致X方向上的過度底切，寬度w2可小於約2nm。
根據設計細節，半導體鰭結構140的頂部143的厚度t3可為約10nm至約80nm。在厚度t3小於約10nm的情況下，由於在鰭式場效電體體(FinFET)的操作期間用於形成導電通道的面積減小，故鰭式場效電體體(FinFET)的性能可能劣化。另一方面，在厚度t3大於約80nm的情況下，半導體鰭結構140變得易碎，且可能在製造期間因發生外力或衝擊而破裂。
根據設計細節，兩個緊鄰的半導體鰭結構140之間在X方向上的間距d為約10nm至約32nm。
本領域具有通常知識者應當理解，第一頸平面PN1、第二頸平面PN2及平面M為虛設平面，且半導體鰭結構140並未被該虛設平面物理地或機械地分開。
如第1-3圖所示，隔離層110可至少覆蓋頸部142的部分，該部分具有整個頸部142之位於平面M處的最小寬度。在一些實施例中，隔離層110可至少覆蓋整個頸部142。在一些實施例中，隔離層110亦可覆蓋頂部143的底部。因此，具有整個頸部142的最小寬度之頸部142的該部分被隔離層110所覆蓋，但並未被包括閘極絕緣層154和閘極電極155的閘極結構所覆蓋。因此，具有整個頸部142的最小寬度之頸部142的該部分不會作為鰭式場效電體體(FinFET)的通道區，但可以防止或抑制通道下方電流。
在一些實施例中，至少半導體鰭結構140的頸部 142與頂部143由大抵上相同的材料所形成，其包括以下其中之一：Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN及任何其他合適的材料；且半導體鰭結構140的底部141可由與形成半導體鰭結構140的頸部142及頂部143的材料大抵上相同或不同的材料所形成。在一些實施例中，半導體鰭結構140與基底100由大抵上相同的材料所形成，其包括以下其中之一：Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN及任何其他合適的材料，但本發明並非以此為限。在一些實施例中，半導體鰭結構140的底部141、頸部142和頂部143由大抵上相同的材料所形成，其包括以下其中之一：Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN及任何其他合適的材料；且基底100由另外的Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN及任何其他合適的材料所形成，但本發明並非以此為限。
第5圖顯示根據本發明其他實施例之半導體鰭結構的剖面圖。
第4和5圖中所示之相同的標號表示具有相同特徵之相同或相似的元件。為了避免冗餘，在此將省略重複的描述，接下來將描述第5圖所示之不同於第4圖之特徵。本領域具有通常知識者應當理解，當第1-3圖之標號110、151至155所示的附加元件形成時，第5圖所示之半導體鰭結構也可以用於執行鰭式場效電體體(FinFET)。
如第5圖所示，半導體鰭結構140包括底部141，其在X方向上具有一寬度，該寬度從基底100的上表面P之寬度w11減小至第一頸平面PN1的寬度w12；頸部142，其在X方向上具有一寬度，該寬度從第一頸平面PN1的寬度w12增大至第二頸平面PN2的寬度w21；以及頂部143，其在X方向上具有一寬度，該寬度從第二頸平面PN2的寬度w21減小至上表面PT的寬度w22。因此，在第一頸平面PN1的水平處之X方向上的寬度w12小於半導體鰭結構140的底部141之任何其他部分的寬度以及小於頸部142之任何其他部分的寬度。在此情況下，如果給定相同的定義，第4圖所示之平面M與第一頸平面PN1重合，平面M係用於定義相較於頸部142的其餘部分具有最小寬度之頸部142的部分的位置。根據設計細節，頂部143的最上部分的寬度w22可以相同於、小於或大於頂部143的最下部分的寬度w21。
在一些實施例中，寬度w12為約2nm至約11nm。在寬度w12為約2nm至約11nm的情況下，相較於在相應的半導體鰭結構中不包括頸部的比較例，可以藉由減小寬度w12來防止或抑制通道下方電流洩漏，這是因為半導體鰭結構的寬度在頸部減小時，電子及/或電洞被阻礙穿過。在寬度w12為約2nm至約11nm的情況下，半導體鰭結構140可具有足夠的機械強度，從而可以避免半導體鰭結構140在製造時受到損壞。
在寬度w12小於約2nm的情況下，儘管可以維持或甚至可以改善對於通道下方電流洩漏的預防或抑制，但由於進一步縮小了寬度w12(w2)，故半導體鰭狀結構140變得易碎，且半導體鰭結構140可能因此在製造期間受到外部衝擊或外力 而破裂。
在寬度w12(w2)大於約11nm的情況下，對於通道下方電流洩漏的預防或抑制可能並非有效的，因此鰭式場效電晶體(FinFET)的性能可能無法得到改善。
半導體鰭結構140之頂部143的最上部分在X方向上的寬度w22可為約3nm至約10nm，然而本發明並非以此為限。半導體鰭結構140在第二頸平面PN2處之X方向上的寬度w21可為約3nm至約13nm，然而本發明並非以此為限。
在一些實施例中，半導體鰭結構140之頂部143的最上部分之X方向上的寬度w22對半導體鰭結構140在第二頸平面PN2處之X方向上的寬度w21之比值大於約90%，且半導體鰭結構140在第一頸平面PN1(平面M)處之X方向上的寬度w12(w2)對在第二頸平面PN2處之X方向上的寬度w21之比值為約50%至約95%。
如上所述，半導體鰭結構140包括底部141、頸部142和頂部143，然而本發明並非以此為限。在其他實施例中，底部141可被省略。在此情況下，頸部142可直接從基底100的上表面P突出。
第6A-6H圖顯示製造第4圖之半導體鰭結構的製程步驟。為了便於描述，接下來將描述從矽基半導體基底突出之矽基半導體基底和矽基半導體鰭結構。然而，本領域具有通常知識者應當理解，基底不應限於矽，且可藉由修改製程條件及應用材料(將於下方描述)以使半導體鰭結構可由矽以外的半導體材料所形成。
如第6A圖所示，包含設置在基底100(例如：矽基底)上之SiO2層、Si3N4層及SiON層其中之一或其組合之硬罩幕層600被圖案化。
之後，如第6B圖所示，藉由使用具有預定比例CF4、SF6、CH2F2、HBr、Cl2和/或O2(約10mTorr至約200mTorr的壓力，約300W至約1000W的源功率，約500W至約2000W的偏壓功率)之基底100的電漿蝕刻並利用硬罩幕層600作為電漿蝕刻罩幕層，以形成頂部650。
在一些實施例中，鰭的頂部650可藉由其他合適的方法來圖案化。舉例而言，可使用一或多種微影製程(包括雙重圖案化或多重圖案化製程)以將鰭的頂部650圖案化。一般而言，雙重圖案化或多重圖案化製程結合了微影與自對準製程，從而允許創造具有例如較使用單一直接微影製程可另外獲得之更小的間距之圖案。舉例而言，在一個實施例中，在基底上方形成犧牲層並使用微影製程來進行圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著移除犧牲層，然後可使用其餘的間隔物或心軸以將鰭圖案化。
接下來，如第6C圖所示，例如藉由氧電漿氧化(約10mTorr至約20mTorr的壓力，約600W至約800W的源功率及約0W至約100W的偏壓功率)來形成另一罩幕層610(例如SiO2層)，以至少覆蓋藉由參照第6B圖所進行之電漿蝕刻所暴露之基底100的表面以及頂部143的側表面。
接下來，如第6D圖所示，藉由使用具有預定比例的SF6和O2(約10mTorr至約80mTorr的壓力，約300W至約1000W 的源功率，約500W至約2000W的偏壓功率)之基底100的等向性電漿蝕刻並利用硬罩幕層600及罩幕層610的頂部保護層611作為電漿蝕刻罩幕層，以形成頸部142。在一些實施例中，由於對覆蓋基底100之罩幕層610的部分之電漿蝕刻速率大於對覆蓋頂部143的側表面之罩幕層610的部分之電漿蝕刻速率，所以基底100藉由電漿蝕刻而暴露，而頂部143的側表面上之罩幕層143的部分仍然保留以保護頂部143。在此情況下，由於可以控制用於形成頸部142的電漿蝕刻，並藉由使用具有預定比例的SF6和O2之混合物來進行相對更多地等向性蝕刻，從而在基底100之低於頂部143的水平上形成碗狀(bowl shape)。因此，當在基板100中形成相鄰的碗狀時，形成頂部143下方的頸部142。
接下來，如第6E圖所示，例如藉由氧電漿氧化(約10mTorr至約20mTorr的壓力，約600W至約800W的源功率及約0W至約100W的偏壓功率)來形成另一罩幕層620(例如SiO2層)，以至少覆蓋藉由參照第6D圖所進行之電漿蝕刻所暴露之基底100的表面以及頸部142的側表面。
在第6D圖所示的製程之後及在第6E圖所示的製程之前，頂部保護層611可以保持在頂部143的側表面。可替換或可選地，在第6D圖所示的製程之後及在第6E圖所示的製程之前，可以從頂部143的側表面移除頂部保護層611。在此情況下，頂部143之暴露的側表面也可以被罩幕層620所覆蓋。
之後，如第6F圖所示，藉由使用具有預定比例的CF4、SF6、CH2F2、HBr、Cl2和/或O2(約10mTorr至約200mTorr 的壓力，約300W至約1000W的源功率，約500W至約2000W的偏壓功率)之基底100的電漿蝕刻，以形成底部141。藉此，形成包括底部141、頸部142和頂部143的半導體鰭結構140。在一些實施例中，基於上述壓力、氣體和功率，可以在形成頸部142之後調整電漿蝕刻配方，以形成底部141。為了節省製造時間和成本，在形成頸部142和底部141期間，基底100可以保持在電漿蝕刻腔室中而未被從電漿蝕刻腔室中取出，但是本發明並非以此為限。在一些實施例中，形成錐形底部141的電漿蝕刻可使用具有預定比例的CF4、HBr、Cl2、SF6和/或NF3之混合物。
接下來，如第6G圖所示，移除包含硬罩幕層600及頂部和頸部保護層621之所有罩幕層。
在半導體鰭結構140不包括上述底部141(即，頸部142直接從基底100突出)的情況下，參照第6E-6F圖所描述的製程可以被省略。
第7A-7F圖顯示根據本發明實施例，基於由第6A-6G圖所示之製程步驟所製造之半導體鰭結構140而製造鰭式場效電晶體之製程步驟。
第7A至7F圖之每一圖皆包括左圖及右圖，左圖具有與第6A-6G圖相同之視圖方向，右圖係沿著左圖的線A-A'之剖面圖。
如第7A圖所示，藉由在相鄰半導體鰭結構140之間的空間的下部之間填充絕緣材料(例如SiO2)以形成隔離層110。隔離層110可以作為淺溝槽隔離(shallow trench isolation,STI)。本領域具有通常知識者應當理解，隔離層110的上表面 與頂部143和頸部142之間的界面係位於同一水平處，如圖7A所示，而其僅為一個範例，本發明並非以此為限。接著，在隔離層110上形成虛設閘極層156以定義通道區153(如第8圖所示)。可以形成間隔物SW在虛設閘極層156的側表面上。
請參照第7B圖，進行選擇性蝕刻，從而蝕刻半導體鰭結構140未被虛設閘極層156及間隔物SW覆蓋的部分。藉由上述蝕刻，可在虛設閘極層156的相對側上形成源極/汲極(S/D)凹槽。
請參照第7C圖，從半導體鰭結構140的暴露部分生長磊晶層以填充源極/汲極(S/D)凹槽，使得源極區161和汲極區162形成在虛設閘極層156的相對側上。
請參照第7D圖，生長層間介電層158以覆蓋先前處理的表面。層間介電層158填充虛設閘極層156、源極區161與汲極區162之間的空間，並覆蓋虛設閘極層156、源極區161和汲極區162。
如第7E圖所示，進行適當的操作(例如：化學機械研磨/平坦化(chemical mechanical polishing/planarization,CMP)，以暴露虛設閘極層156的上表面，接著移除虛設閘極層156以暴露通道區。
請參照第7F圖，形成高介電常數(high-K)介電層(未示出)以覆蓋半導體鰭結構140的暴露部分。在一些實施例中，在形成高介電常數(high-K)介電層之前，可以在半導體鰭結構的暴露部分上形成界面介電層(未示出)。之後，在高介電常數(high-K)介電層上形成閘極電極155。
本領域具有通常知識者應當理解，上述參照第7A-7F圖所描述之製程步驟僅為製造鰭式場效電晶體(FinFET)的範例。本發明並非以此為限。
第8圖顯示根據本發明實施例，鰭式場效電晶體(FinFET)的三維示意圖，其中為了說明之目的，層間介電層158的一部分暴露出來。可基於參照第6A-7F圖所描述之上述製程來製造鰭式場效電晶體(FinFET)。
請參照第8圖，鰭式場效電晶體(FinFET)包括通道區153、源極區161及汲極區162。通道區153係由半導體鰭結構的頂部143所製成。源極區161及汲極區162設置在通道區153的相對側，並由磊晶層所製成，該磊晶層藉由移除頂部143的相應部分或者藉由移除頂部143及包含頸部142(未標示於第8圖)和底部141的結構之部分以填充凹槽。
如第8圖所示，半導體鰭結構還包括頸部142'，頸部142'的一部分可由填充的磊晶層所製成，而另一部分可由頸部142(未標示於第8圖)的剩餘部分和底部141所製成。對於形成半導體鰭結構的基準之半導體鰭結構的頂部143、頸部142和底部141、隔離層110和基底100之描述，可以參考上述說明，因此在此將省略以避免冗餘。儘管在第8圖中未示出，但鰭式場效電晶體(FinFET)還可以包括設置在閘極電極143與通道區153之間的閘極絕緣層。對於閘極絕緣層和閘極電極143的描述可參照第1-3圖之描述。
無論源極區151和汲極區152(如第1圖所示)係由半導體鰭結構140所製成抑或係由源極區161和汲極區162 (如第8圖所示)(源極區161和汲極區162係由填充半導體鰭結構140中的凹槽之磊晶層所製成)所製成，半導體鰭結構140位於閘極電極155與閘極絕緣層154下方的部分可以是相同的。也就是說，無論源極區和汲極區係由半導體鰭結構140所製成抑或係由填充半導體鰭結構140中的凹槽之磊晶層所製成，半導體鰭結構140位於閘極電極155與閘極絕緣層154下方的部分之剖面圖與第2圖所示相同。
本領域具有通常知識者應當理解，由磊晶層所製成之源極區161和汲極區162與頸部142具有如第8圖所示之共同界面僅為一個範例，而本發明並非以此為限。在一些實施例中，根據設計細節，源極區161和汲極區162可以更深地形成至頸部142的一部分中，或深至整個頸部142中，或甚至深至底部141的一部分中。在其他實施例中，根據設計細節，可藉由保留頂部143的一部分於頸部上以使源極區161和汲極區162形成得較淺。
第9A-9E圖顯示製造第5圖所示之半導體鰭結構的製程步驟。為了便於描述，接下來將描述從矽基半導體基底突出之矽基半導體基底和矽基半導體鰭結構。然而，本領域具有通常知識者應當理解，基底不應限於矽，且可藉由修改製程條件及應用材料(將於下方描述)以使半導體鰭結構可由矽以外的半導體材料所形成。
如第9A圖所示，包含設置在基底100(例如：矽基底)上之SiO2層、Si3N4層及SiON層其中之一或其組合之硬罩幕層700被圖案化。
之後，如第9B圖所示，藉由使用具有預定比例HBr、Cl2和O2(約10mTorr至約200mTorr的壓力，約300W至約1000W的源功率，約500W至約2000W的偏壓功率)之電漿蝕刻並利用硬罩幕層700作為蝕刻罩幕層，以形成頂部143。如上所述，頂部143的寬度可以在朝向基板100的方向上逐漸增加，但本發明並非以此為限。
接下來，如第9C圖所示，藉由例如氧電漿氧化(約10mTorr至約20mTorr的壓力，約600W至約800W的源功率及約0W至約100W的偏壓功率)來形成另一罩幕層710(例如SiO2層)，以至少覆蓋藉由參照第9B圖所進行之電漿蝕刻所暴露之基底100的表面以及頂部143的表面。
接下來，如第9D圖所示，藉由使用具有預定比例之CF4以及CH2F2或O2至少其中之一(約10mTorr至約20mTorr的壓力，約600W至約800W的源功率，約100W至約500W的偏壓功率)來進行電漿蝕刻，使得形成於基底100的表面上之罩幕層710的部分能夠被移除以暴露出基底100。在此情況下，罩幕層710的剩餘部分成為覆蓋頂部143的側表面之頂部保護層711。藉由使用具有預定比例的CF4、NF3、SF6、HBr和Cl2(約10mTorr至約200mTorr的壓力，約300W至約1000W的源功率，約500W至約2000W的偏壓功率)之電漿蝕刻並利用硬罩幕層700及頂部保護層711作為蝕刻罩幕層，以形成頸部142及底部141。在一些實施例中，用於形成頸部142的電漿蝕刻為等向性蝕刻，而用於形成底部143的電漿蝕刻為異向性蝕刻。根據一些實施例，藉由調整電漿蝕刻腔室中之CF4、NF3、SF6、HBr 及/或Cl2的混合物及/或源功率和底部功率條件，可以將基底100與頂部保護層之電漿蝕刻選擇性調整至例如5至10(即，基底100的蝕刻速率係藉由電漿蝕刻之頂部保護層711之蝕刻速率的5至10倍)或更大。也就是說，在基板100的蝕刻期間，頂部保護層711也被蝕刻。在一些實施例中，用於打破覆蓋基底100的罩幕層710的部分之CF4可以與其他氣體混合以形成頸部142並緩慢地蝕刻頂部保護層711。儘管對基底材料的垂直和橫向蝕刻可以在頸部142和底部141的形成期間同時發生，但利用離子轟擊(ion-bombardment)之垂直蝕刻相較於對基底材料之橫向蝕刻具有更大的蝕刻速率。可以藉由電漿蝕刻將蝕刻副產物(其較電漿的揮發性低)沉積至已形成部分的側壁，從而防止或減少在形成頸部142期間對基底材料的橫向蝕刻。另一方面，在經過一定的蝕刻時間以形成頸部142之後，藉由調整等電漿蝕刻條件(例如，上述氣體之混合、源功率及底功率條件)，可以蝕刻沉積到頸部142的側壁之副產物，並進一步蝕刻基底材料，進而形成底部141。由於可以在形成底部141期間藉由電漿蝕刻來蝕刻所形成之頸部142的材料的一部分，所以頸部142可以具有減小的尺寸，而底部141可以具有從頂部143至底部141在垂直方向上增大的尺寸。
接下來，如第9E圖所示，移除了包含硬罩幕層700和頂部保護層711之所有罩幕層。
在半導體鰭結構140不包含上述底部141(即，頸部142直接從基底100突出)的情況下，參照第9D圖所描述的製程可以被修改為不形成底部141。
藉由第9A-9E圖所示的製程步驟所製造的半導體鰭結構也可以用於製造第10圖所示的鰭式場效電晶體(FinFET)，其中為了說明之目的，層間介電質158的一部分被暴露出來。
除了半導體鰭結構不同之外，第10圖所示之鰭式場效電晶體(FinFET)與第8圖所示之鰭式場效電晶體(FinFET)大抵上相同。對於第10圖所示之鰭式場效電晶體(FinFET)的描述可以參照第8圖之以上描述。為了避免冗餘，將省略詳細的描述。
本領域具有通常知識者應當理解，基於由第9A-9E圖所示之製程所製造之半導體鰭結構，參照第7A-7F圖所描述之上述製程可以用於製造第10圖所示之鰭式場效電晶體(FinFET)。詳細的製造製程將被省略以避免冗餘。
根據本發明的一個方面，相較於除了由不含頸部的另一半導體鰭結構所形成之外具有相同構造的另一鰭式場效電晶體(FinFET)，由包含頸部的半導體鰭結構所形成之鰭式場效電晶體(FinFET)可以具有減少的通道下方電流洩漏。
根據本發明的另一方面，為了減少通道電流洩漏，可以由例如矽基底而非更貴的絕緣體上矽(SOI)基底來製造由包含頸部的半導體鰭結構所形成之鰭式場效電晶體(FinFET)。相較於由絕緣體上矽(SOI)基底所製成的鰭式場效電晶體(FinFET)，根據本發明實施例之鰭式場效電晶體(FinFET)可以具有減少的通道下方電流洩漏，雖然相似於由絕緣體上矽(SOI)基底所製成的比較範例，但因為使用較便 宜的基底，故具有降低的成本。
根據本發明的另一方面，為了減少通道下方電流洩漏，可以由例如矽基底來製造由包含頸部的半導體鰭結構所形成之鰭式場效電晶體(FinFET)。相較於由具有藉由佈植(比上述製程更難以控制的製程)所形成之穿通阻擋層(punch-through stopper)或通道區下方之埋藏氧化物以減少通道電流洩漏之矽基底所製成的鰭式場效電晶體(FinFET)，根據本發明實施例之鰭式場效電晶體(FinFET)亦可減少通道下方電流洩漏，但不需要相對複雜且困難的製程來形成穿通阻擋層或埋藏氧化物。
根據本發明的一個方面，一種半導體裝置包括：基底；從設置於基底上方的隔離絕緣層突出之鰭結構；覆蓋由鰭結構所形成的通道區之閘極絕緣層；及覆蓋閘極絕緣層之閘極電極層。鰭結構包括依序設置在基底上之底部、頸部及頂部。頸部的寬度小於底部的寬度以及頂部的寬度。
在一個實施例中，頸部包括鰭結構的最窄部分。
在一個實施例中，頸部的寬度沿著鰭結構從基板突出的方向增加；頸部的側表面具有弧形；且兩者之間設置有頸部的部分具有平坦的側表面。
在一個實施例中，底部的寬度沿著鰭結構從基底突出的方向增加。
在一個實施例中，頂部的寬度沿著鰭結構從基底突出的方向減小。
在一個實施例中，頸部的最窄部分之寬度為約2nm 至約11nm。
在一個實施例中，頸部的厚度為約6nm至約14nm。
在一個實施例中，鰭結構的最上部分之寬度大於頸部的最窄部分之寬度。
在一個實施例中，底部、頸部和頂部係由大抵上相同的材料所形成。
在一個實施例中，底部、頸部及頂部的下部之側表面被隔離層所覆蓋。
在一個實施例中，閘極電極形成在至少高於頸部的最窄部分之水平上。
根據本發明的另一方面，一種用於形成半導體鰭結構的方法包括：藉由蝕刻基底來形成半導體鰭結構的頂部；形成第一罩幕層在頂部的側表面及基底的表面上；藉由蝕刻基底形成半導體鰭結構的頸部，同時第一罩幕層的一部分覆蓋半導體鰭結構的頂部以保護頂部；藉由蝕刻至少在頸部的側表面和基底的暴露表面上形成第二罩幕層；藉由蝕刻基底形成半導體鰭結構的底部，同時第二保護層的一部分覆蓋半導體鰭結構的頂部和頸部以保護頂部和頸部。藉由對基底進行等向性蝕刻以形成頸部。
在一個實施例中，半導體鰭結構的最窄部分係頸部的一部分。
在一個實施例中，頂部、頸部和底部係由大抵上相同的半導體材料所形成。
在一個實施例中，方法更包括：在半導體鰭結構 的相對側上形成隔離絕緣層。
根據本發明的又一方面，一種用於形成半導體鰭結構的方法包括：形成第一鰭在基底上；形成罩幕層在第一鰭和基底的表面上；以及藉由使用罩幕層的一部分作為蝕刻保護層以蝕刻部分的基底，從而在第一鰭下方形成第二鰭。第二鰭的寬度從第二鰭向第一鰭的方向先減小接著再增加。
在一個實施例中，第一鰭的寬度沿著從第一鰭至第二鰭的方向上增加。
在一個實施例中，第一鰭和第二鰭的最窄部分為第二鰭的一部分。
在一個實施例中，第一鰭和第二鰭由大抵上相同的半導體材料所形成。
在一個實施例中，方法更包括：在半導體鰭結構的相對側上形成隔離絕緣層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳的了解本發明的各個方面。本技術領域中具有通常知識者應該可以理解，他們可以很容易的以本發明為基礎來設計或修飾其它製程及結構，並且以此達到相同的目的及/或達到與本發明介紹的實施例相同的優點。本技術領域中具有通常知識者也應該了解這些相等的結構並不會背離本發明的發明精神與範圍。本發明可以作各種改變、置換、修改而不會背離本發明的發明精神與範圍。

Claims (1)

  1. 一種半導體裝置，包括：一基底；一鰭結構，從設置於該基底上方的一隔離絕緣層突出；一閘極絕緣層，覆蓋由該鰭結構所形成之一通道區；及一閘極電極層，覆蓋該閘極絕緣層；其中該鰭結構包括依序設置在該基底上之一底部、一頸部及一頂部；且該頸部的寬度小於該底部的寬度以及該頂部的寬度。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法
TWI821415B (zh) * 2018-09-28 2023-11-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345952B (zh) * 2011-12-22 2025-05-13 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
CN103811344B (zh) * 2012-11-09 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
CN103811341B (zh) * 2012-11-09 2016-05-11 中国科学院微电子研究所 半导体器件及其制造方法
US9698249B2 (en) * 2014-01-17 2017-07-04 Taiwan Semiconductor Manufacturing Company Ltd. Epitaxy in semiconductor structure and manufacturing method of the same
US9646871B2 (en) * 2014-07-22 2017-05-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with shallow trench isolation and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717031B (zh) * 2018-09-26 2021-01-21 台灣積體電路製造股份有限公司 半導體裝置及其佈局方法
US11210447B2 (en) 2018-09-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reconfiguring layout and sizing for transistor components to simultaneously optimize logic devices and non-logic devices
TWI821415B (zh) * 2018-09-28 2023-11-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

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