[go: up one dir, main page]

TWI704599B - 半導體裝置及半導體製程之方法 - Google Patents

半導體裝置及半導體製程之方法 Download PDF

Info

Publication number
TWI704599B
TWI704599B TW107132260A TW107132260A TWI704599B TW I704599 B TWI704599 B TW I704599B TW 107132260 A TW107132260 A TW 107132260A TW 107132260 A TW107132260 A TW 107132260A TW I704599 B TWI704599 B TW I704599B
Authority
TW
Taiwan
Prior art keywords
layer
lanthanum
containing film
hard mask
barrier layer
Prior art date
Application number
TW107132260A
Other languages
English (en)
Other versions
TW201942955A (zh
Inventor
李昆育
雄飛 于
張哲豪
張文
蘇慶煌
張惠政
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201942955A publication Critical patent/TW201942955A/zh
Application granted granted Critical
Publication of TWI704599B publication Critical patent/TWI704599B/zh

Links

Images

Classifications

    • H10D64/01348—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H10P14/6518—
    • H10P50/667—
    • H10P50/73—
    • H10D64/0134—
    • H10P14/6339—
    • H10P14/69391—
    • H10P14/69396—
    • H10P32/20—
    • H10P50/283—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

於此所述的實施例關於將摻雜層(例如：含鑭膜層)圖案化的方法，上述摻雜層被用來摻雜鰭式場效電晶體裝置之閘極堆疊中的高介電常數介電層以調整臨界電壓。可形成阻擋層於摻雜層以及用來圖案化摻雜層的硬罩幕層之間。在一實施例中，阻擋層可包括或為氧化鋁(AlOx)。阻擋層可避免元素從硬罩幕層擴散進入摻雜層中，因此可改善所形成之裝置的可靠度。阻擋層亦可減少圖案化步驟所誘發的缺陷而改善圖案化製程。

Description

半導體裝置及半導體製程之方法
本發明實施例關於一種半導體製程之方法，且特別關於一種將含鑭膜層圖案化的方法。
半導體積體電路(IC)工業經歷了快速的成長。積體電路之材料及設計上之技術進展造就了積體電路之多個世代。每一世代具有比上一世代更小且更複雜的電路。然而，此些進展增加了積體電路之製程及製造上的複雜度，且為了實現此些進展，積體電路之製程及製造亦需要有相對的發展。隨著如鰭式場效電晶體(FinFET)之半導體裝置經由各技術節點而縮小，許多因應策略被用來改善裝置效能(例如：使用高介電常數介電材料以及金屬閘極電極結構)。
本發明實施例包括一種半導體製程之方法。上述方法包括形成膜堆疊於高介電常數介電層上。膜堆疊包括形成於高介電常數介電層上的含鑭膜層、形成於含鑭膜層上的阻擋層以及形成於阻擋層上的硬罩幕層。上述方法亦包括移除硬罩幕層與阻擋層以及進行退火製程以將鑭從含鑭膜層驅入至高介電常數介電層。
本發明實施例亦包括一種半導體製程之方法。上述方法包括形成高介電常數介電層於基板上，形成含鑭膜層於高介電常數介電層上，形成阻擋層於高介電常數介電層上，形成硬罩幕層於高介電常數介電層上，將硬罩幕層、阻擋層與含鑭膜層圖案化，以及於將含鑭膜層圖案化的步驟之後移除硬罩幕層以及阻擋層。
本發明實施例亦包括一種半導體裝置。上述裝置包括第一電晶體以及第二電晶體。第一電晶體具有突出自基板的第一鰭片且包括第一閘極結構。第一閘極結構包括位於第一鰭片之一部分上且實質上不含鑭的第一高介電常數介電層。第二電晶體具有突出自基板的第二鰭片且包括第二閘極結構。第二閘極結構包括位於第二鰭片之一部分上且包括鑭的第二高介電常數介電層。第二高介電常數介電層中的鑭與鈦的比值大於約50。
100‧‧‧裝置
102‧‧‧P型鰭式場效電晶體結構
104‧‧‧N型鰭式場效電晶體結構
106a‧‧‧N型摻雜區
106b‧‧‧P型摻雜區
108‧‧‧隔離區
110a、110b、110c、110d‧‧‧鰭片
112a、112b‧‧‧源極/汲極區
114‧‧‧接觸蝕刻停止層
115‧‧‧閘極間隔物
116‧‧‧層間介電層
118‧‧‧界面層
120a、120b、120c、120d‧‧‧溝槽
122‧‧‧高介電常數介電層
122’‧‧‧摻雜鑭的高介電常數介電層
124‧‧‧含鑭膜層
126‧‧‧阻擋層
128‧‧‧硬罩幕層
130‧‧‧底部抗反射塗層
132‧‧‧光阻層
134‧‧‧功函數層
138‧‧‧導電材料
150a、150b、150c、150d‧‧‧閘極堆疊
152‧‧‧界面介電質
154‧‧‧虛設閘極
156a、156b、156c、156d、156e、156f‧‧‧源極/汲極區
158‧‧‧罩幕
以下將配合所附圖式詳述本發明實施例之各層面。應注意的是，依據在業界的標準做法，各種特徵部件(feature)並未按照比例繪製且僅用以說明例示。事實上，為了達到清楚說明之目的，可能任意地放大或縮小各特徵部件的尺寸。
第1圖為根據一些實施例之例示性之裝置立體圖。
第2至12圖為根據一些實施例之例示性之製程中的裝置剖面圖。
第13圖包括例示性的圖表，其根據一些實施例表示出在移 除硬罩幕之後於高介電常數介電層之上及/或之中之鋁的濃度。
第14圖包括例示性的圖表，其根據一些實施例表示出在移除硬罩幕之後於高介電常數介電層之上及/或之中之鈦的濃度。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵部件。以下描述具體的元件及其排列以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵部件形成於第二特徵部件之上，其包括第一特徵部件與第二特徵部件是直接接觸的實施例，另外也包括於第一特徵部件與第二特徵部件之間另外有其他特徵部件的實施例，亦即，第一特徵部件與第二特徵部件並非直接接觸。此外，本發明實施例可能重複各種示例中的附圖標記和/或字母。上述重複是為了達到簡明和清楚的目的，而非用來限定所討論的各種實施例和/或配置之間的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的 方位來解釋。
於此所述的實施例係關於將摻雜層(例如：含鑭膜層)圖案化的方法，上述摻雜層被用來調整鰭式場效電晶體裝置之閘極堆疊中之高介電常數介電層。可形成阻擋層於摻雜層以及用來圖案化摻雜層的硬罩幕層之間。在一些實施例中，阻擋層可包括或為氧化鋁(AlOx)。氧化鋁(AlOx)可包括任何鋁及氧的形式，例如但不限定為三氧化二鋁(aluminum(III)oxide，Al2O3)、一氧化鋁(aluminum(II)oxide，AlO)以及一氧化二鋁(aluminum(I)oxide，Al2O)。可於含有氧化鑭的摻雜層以及含有氮化鈦的硬罩幕層之間沉積阻擋層。阻擋層可避免來自硬罩幕層的元素擴散進入至摻雜層中，因此可改善所形成之裝置的可靠度。阻擋層亦可藉由減少圖案化所誘發的缺陷而改善圖案化製程。
第1圖例示性地繪示出裝置100的立體圖。未繪示於第1圖中或未以第1圖來描述的其他層面可經由之後的圖示及描述而被了解。裝置100可為積體電路(例如：微處理器、記憶體單元(例如：靜態隨機存取記憶體)及/或其他積體電路)的一部份。在一些實施例中，裝置100包括形成於N型摻雜區106a中的P型鰭式場效電晶體結構102以及形成於P型摻雜區106b中的N型鰭式場效電晶體結構104。N型摻雜區106a以及P型摻雜區106b之一者或兩者可為經由佈植摻質至半導體基板中而形成之摻雜井。半導體基板可為或包括塊狀半導體基板、絕緣層上半導體基板(semiconductor-on-insulator(SOI)substrate)或類似之基板，其可被摻雜(例如：使用P型或N型摻質)或未被摻雜。 在一些實施例中，半導體基板之半導體材料可包括矽(Si)、鍺(Ge)、化合物半導體、合金半導體或上述之組合。
鰭片110a以及110c形成於N型摻雜區106a中，鰭片110b以及110d形成於P型摻雜區106b中。可於半導體基板中蝕刻出溝槽以形成鰭片110a、110b、110c、110d。在形成鰭片110a、110b、110c、110d之後，可於鰭片110a、110b、110c、110d之間的溝槽中沉積絕緣材料以形成隔離區108。隔離區108可包括或為絕緣材料，例如：氧化物(例如：氧化矽)、氮化物、類似之材料或上述之組合。接著可凹蝕上述絕緣材料，使得鰭片110a、110b、110c、110d突出自鄰近的隔離區108之間，這可至少部分地將鰭片110a、110c以及鰭片110b、110d分別描繪為N型摻雜區106a以及P型摻雜區106b中的主動區。
在形成隔離區108之後，接著形成虛設閘極堆疊150a、150b、150c、150d於鰭片110a、110b、110c、110d上。虛設閘極堆疊150a、150b、150c、150d之每一者包括界面介電質152、虛設閘極154以及罩幕158。可依序沉積相應之膜層並圖案化(例如：經由適當之微影及蝕刻製程)此些膜層以形成界面介電質152、虛設閘極154以及罩幕158。舉例而言，界面介電質152可包括或為氧化矽、氮化矽、類似之材料或上述之多層膜(multilayers)。虛設閘極154可包括或為矽(例如：多晶矽)或其他材料。罩幕158可包括或為氮化矽、氮氧化矽、氮化碳矽(silicon carbon nitride)、類似之材料或上述之組合。可以任何適當的技術形成或沉積此些膜層。
第1圖更繪示出用於後續圖示的參考剖面A-A。剖 面A-A係在一平面中(舉例而言，此平面可為沿著相對之源極/汲極區156a-f之間之鰭片110a、110b中之通道的平面)。第2至12圖為裝置100之沿著A-A平面的例示性剖面圖。詳細而言，第2至12圖根據一些實施例例示性地繪示出處於形成鰭式場效電晶體裝置之各步驟的裝置100。
於第2圖中，閘極間隔物115係沿著虛設閘極堆疊150a-150d的側壁(例如：各個界面介電質152、虛設閘極154以及罩幕(未繪示)的側壁)形成。可共形地沉積用於閘極間隔物115的一或多個膜層，然後非等向性地(anisotropically)蝕刻上述之一或多個膜層以形成閘極間隔物115。上述用於閘極間隔物115之一或多個膜層可包括或為氮化矽、氮氧化矽、氮化碳矽、類似之材料、上述之多層膜或上述之組合。
在形成閘極間隔物115之後，可於鰭片110a、110b中形成凹陷，接著於上述凹陷中從鰭片110a、110b磊晶成長源極/汲極材料以形成源極/汲極區112a、112b。上述凹陷係形成於虛設閘極堆疊150a-d兩側之鰭片110a、110b中。可以蝕刻製程形成凹陷。根據所實施之蝕刻製程，上述凹陷可具有各種剖面輪廓。源極/汲極區112a、112b可包括或為矽鍺(silicon germanium)、碳化矽(silicon carbide)、矽磷(silicon phosphorus)、純的或實質上純的鍺、III-V族化合物半導體、II-VI化合物半導體或類似之材料。源極/汲極區112a與112b可使用相異的材料，這是因為源極/汲極區112a係用於P型裝置而源極/汲極區112b則用於N型裝置。可依序以數個製程形成此些相異的材料。在此些製程中，於不同的鰭片110a、110b中形成 凹陷以及磊晶成長之期間掩蔽適當的區域。在一些例子中，源極/汲極區112a、112b亦可被摻雜(例如：經由在磊晶成長期間之原位摻雜(in-situ doping)及/或在磊晶成長之後將摻質佈植至磊晶源極/汲極區112a、112b中)。舉例而言，上述摻質可包括或為用於磊晶源極/汲極區112a以形成P型裝置的硼以及用於磊晶源極/汲極區112b以形成N型裝置的磷或砷。
在形成源極/汲極區112a、112b之後，形成接觸蝕刻停止層(contact etch stop layer，CESL)114。在形成如接觸(contacts)時，接觸蝕刻停止層114可提供停止蝕刻製程的機制。接觸蝕刻停止層114可由蝕刻選擇比與相鄰膜層(舉例而言，後續之層間介電質)相異之介電材料所形成。可於磊晶源極/汲極區112a、112b、虛設閘極堆疊150a-d、閘極間隔物115以及隔離區108之上共形地沉積接觸蝕刻停止層114。接觸蝕刻停止層114可包括或為氮化矽、氮化碳矽、氧化碳矽(silicon carbon oxide)、氮化碳、類似之材料或上述之組合。
層間介電層116形成於接觸蝕刻停止層114之上。層間介電層116可包括或為二氧化矽、低介電常數(low-k)介電材料(例如：介電常數低於二氧化矽之介電常數的材料)、氮氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、未摻雜矽玻璃(undoped silicate glass，USG)、氟化矽玻璃(fluorinated silicate glass，FSG)、有機矽玻璃(organosilicate glasses，OSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗高分子(Spin-On-Polymers)、矽碳材料 (silicon carbon material)、上述之化合物、上述之複合物、類似之材料或上述之組合。
可進行平坦化製程(例如：化學機械研磨製程)以使層間介電層116與接觸蝕刻停止層114之頂表面以及虛設閘極154之頂表面對齊。在一些實施例中，可實施化學機械研磨製程作為平坦化製程，其亦可移除罩幕158以及閘極間隔物115的上部。因此，虛設閘極154的頂表面經由層間介電層116與接觸蝕刻停止層114露出(如第2圖所示)。
在第3圖中，移除虛設閘極154以及界面介電質152以形成溝槽120a、120b、120c、120d，於後續將形成替代閘極堆疊於此些溝槽中。可以蝕刻製程移除虛設閘極154，其中界面介電質152可充當蝕刻停止層。接下來，可以另一蝕刻製程移除界面介電質152。
於第4圖中，共形地形成高介電常數介電層122於溝槽120a、120b、120c、120d的底部及側壁上。在一些實施例中，可在形成高介電常數介電層122之前於溝槽120a-d的底部形成界面層118，且/或可殘留界面介電質152以作為界面層118。界面層118可包括或為以適當的技術(例如：原子層沉積、化學氣相沉積(CVD)、熱氧化、物理氣相沉積(PVD)或紫外光臭氧氧化(UV-ozone oxidation))形成的氧化矽、HfSiO或氮氧化物。
高介電常數介電層122包括一或多種高介電常數介電材料。在一些實施例中，高介電常數介電層122包括HfO2、HfZrO、HfSiO、SiO、HfTaO、HfTiO、TiO、Ta2O5之一者，其 於後續可被摻雜鑭。可以原子層沉積、化學氣相沉積、有機金屬化學氣相沉積(MOCVD)、其他適當的技術或上述之組合形成高介電常數介電層122。在一些實施例中，可以毯覆(blanket)及共形的沉積方式形成高介電常數介電層122。高介電常數介電層122的厚度可為約15埃(angstroms)至30埃。
在一些實施例中，高介電常數介電層122包括以原子層沉積製程形成的一或多個氧化鉿層。舉例而言，高介電常數介電層122可包括氧化鉿、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)或上述之組合。在一些實施例中，可以使用HfCl4以及H2O作為前驅物的原子層沉積製程形成氧化鉿層。
共形地形成含鑭膜層124於高介電常數介電層122上。以毯覆及共形之方式沉積含鑭膜層124以覆蓋高介電常數介電層122(如第4圖所示)。可以原子層沉積、化學氣相沉積、有機化學氣相沉積或其他適當的方法形成含鑭膜層124。在一些實施例中，含鑭膜層124可為氧化鑭(La2O3)層。可以原子層沉積製程形成氧化鑭層，原子層沉積製程可使用或不使用電漿，原子層沉積製程可使用鑭源前驅物(lanthanum source precursor)以及氧源前驅物(oxygen source precursor)，鑭源前驅物的例子如矽烷基醯胺鑭(lanthanum silylamide，La[N(SiMe3)2]3)、鑭脒鹽(lanthanum amidinates，例如：Tris(N,N'-di-i-propylformamidinato)lanthanum(III))，氧源前 驅物的例子如氧氣氣體(O2 gas)以及臭氧氣體(O3 gas)。在一些實施例中，含鑭膜層124的厚度可為約3埃至6埃。在一些實施例中，可進行原子層沉積製程約4至8次循環以沉積形成含鑭膜層124。含鑭膜層124於所選擇的區域中被用來作為摻雜高介電常數介電層122的摻質源以調整特定裝置(例如：P型鰭式場效電晶體結構之閘極堆疊中)的電容及/或功函數。
共形地形成阻擋層126於含鑭膜層124之上。阻擋層126被配置來避免含鑭膜層124與後續膜層(例如：硬罩幕層)之間在後續製程中發生擴散。阻擋層126亦可改善圖案化製程及整個基板的製程均勻性(processing uniformity)。
在一些實施例中，阻擋層126包括以原子層沉積製程形成的氧化鋁層。舉例而言，阻擋層126可包括經由使用三甲鋁(trimethylaluminum，TMA)以及水氣作為前驅物的原子層沉積製程所形成之氧化鋁(AlOx)。在一些實施例中，用以形成阻擋層126的原子層沉積製程可使用三甲鋁(TMA)以及水氣作為前驅物，且其循環次數約為10次至30次。在一些實施例中，阻擋層126的厚度可等於或大於約10埃。舉例而言，阻擋層126的厚度可為約10埃至30埃(舉例而言，為約15埃)。
共形地形成硬罩幕層128於阻擋層126之上。硬罩幕層128可被用來圖案化含鑭膜層124，使得含鑭膜層124在所選擇的區域中摻雜高介電常數介電層122。硬罩幕層128可為含鈦膜層(例如：TiN層)。可以原子層沉積製程形成硬罩幕層128。在一些實施例中，用以形成硬罩幕層128的原子層沉積製程可使用鈦源前驅物(titanium source precursor)以及氮源前驅物 (nitrogen source precursor)，鈦源前驅物的例子如四氯化鈦(titanium tetrachloride，TiCl4)，氮源前驅物的例子如氨(ammonia，NH3)及/或聯氨(hydrazine，N2H4)。在一些實施例中，硬罩幕層128的厚度為約10埃至30埃(舉例而言，為約20埃)。
如前文所述，阻擋層126可提供一些優點，例如：改善製程均勻性。在測試中，發明人發現經由使用如阻擋層126的阻擋層可改善整個基板(例如：晶圓)之鈦及鑭的濃度均勻性。在沒有阻擋層的情況下，鈦的濃度可從基板的中心朝向基板的邊緣減少，而鑭的濃度可從基板的中心朝向基板的邊緣增加。在有阻擋層(例如：阻擋層126)的情況下，鈦及鑭各自的濃度從基板的中心到基板的邊緣可實質上為均勻的。由於鈦及鑭具有實質上均勻的濃度，後續之各種製程(例如：蝕刻製程)對於整個基板可具有更均勻的效果。如此一來可提高所形成之裝置的良率。
再參照第4圖，在形成硬罩幕層128之後，進行微影製程以圖案化硬罩幕層128。在一些實施例中，可形成底部抗反射塗層(bottom anti-reflective coating(BARC)layer)130以及光阻層132於硬罩幕層128之上。底部抗反射塗層130可為有機材料，其可被塗布至基板上以填充溝槽120a、120b、120c、120d。進行微影製程以圖案化光阻層132。
於第5圖中，使用經圖案化之光阻層132圖案化底部抗反射塗層130。可使用乾式蝕刻製程圖案化底部抗反射塗層130，而硬罩幕層128則作為蝕刻停止層。在一些實施例中，經圖案化的底部抗反射塗層130可露出某些區域(例如：露出對 應於N型鰭式場效電晶體結構104的區域而可於N型鰭式場效電晶體結構104之區域上進行處理)但保留剩下區域之完整性。應理解的是，可於基板之其他部分(例如：於N型鰭式場效電晶體結構104之上)形成圖案化之膜層。
阻擋層126亦改善了將底部抗反射塗層130圖案化的步驟。舉例而言，在以乾式蝕刻製程蝕刻底部抗反射塗層之後，在經由穿透式電子顯微鏡(transmission electron microscopy，TEM)觀察的影像中發現較少之底部抗反射塗層殘留物(BARC residual)。
於第6圖中，將含鑭膜層124圖案化。可自被圖案化層暴露的區域(舉例而言，N型鰭式場效電晶體結構104上的區域)移除含鑭膜層124、阻擋層126以及硬罩幕層128。舉例而言，可以灰化製程移除光阻層132。接著，可以適當的蝕刻製程移除未在圖案化底部抗反射塗層130下方的硬罩幕層128、阻擋層126以及含鑭膜層124之部分或者是經由圖案化底部抗反射塗層130露出的硬罩幕層128、阻擋層126以及含鑭膜層124之部分。
在一些實施例中，蝕刻製程可為濕式蝕刻製程。舉例而言，所進行的蝕刻製程可將基板浸漬(dipping)、浸入(immersing)或浸泡(soaking)至濕式蝕刻槽中的蝕刻液中或者使用濕式蝕刻槽中的蝕刻液浸漬、浸入或浸泡基板。蝕刻液可為pH值在預定範圍中的鹼性、中性或酸性溶液。可根據含鑭膜層124、阻擋層126以及硬罩幕層128中的材料選擇蝕刻液。在一些實施例中，可使用兩種以上蝕刻液依序蝕刻硬罩幕層 128、阻擋層126以及含鑭膜層124。在一些實施例中，可使用一種蝕刻液蝕刻此三膜層。
在一些實施例中，蝕刻液(一種或多種)可包括磷酸(phosphoric acid或者orthophosphoric acid)或磷酸與其他組成(例如：過氧化氫(H2O2))的混合物。亦可使用其他蝕刻劑，例如：氫氟酸(hydrofluoric acid，HF)、氫氯酸(hydrochloric acid，HCl)及/或硫酸(sulfuric acid，H2SO4)。在一例子中，蝕刻液之去離子水中的磷酸比例為約1：5至1：50。此些蝕刻劑可被用來將pH值維持在所欲的水平且/或分解溶解於蝕刻液中的化合物。在一例子中，蝕刻製程之溫度可維持在約攝氏20度至攝氏80度。替代地或額外地，可以其他蝕刻製程(例如：乾式蝕刻製程(例如：氣相或電漿製程))移除上述膜層。
於第7圖中，以灰化製程(舉例而言，使用氧電漿的灰化製程)移除底部抗反射塗層130。
於第8圖中，將阻擋層126以及硬罩幕層128自對應於P型鰭式場效電晶體結構102的區域移除，以露出含鑭膜層124。可以蝕刻製程移除阻擋層126以及硬罩幕層128。在一些實施例中，蝕刻製程可為濕式蝕刻製程。舉例而言，所進行的蝕刻製程可將基板浸漬、浸入或浸泡至濕式蝕刻槽中的蝕刻液中或者使用濕式蝕刻槽中的蝕刻液浸漬、浸入或浸泡基板。所選擇的蝕刻液對於阻擋層126以及硬罩幕層128的蝕刻速率高於(例如：較高的蝕刻選擇比)對於含鑭膜層124的蝕刻速率。
在一些實施例中，蝕刻上述兩膜層的蝕刻液可包括NH4、H2O2以及H2O，其比例可為1：1：5。在一例子中，可在 約20℃至80℃(例如：60℃)的溫度下進行蝕刻製程。在一些實施例中，進行蝕刻製程的時間可大於100秒，例如：約150秒至300秒。在一些實施例中，進行蝕刻製程的時間可為約250秒。
由於氧化鋁可輕易地被酸及鹼之蝕刻化學品移除，阻擋層126中的氧化鋁可放大含鑭膜層124與硬罩幕層128之間蝕刻選擇比的容許度(window)。因此，阻擋層126可使硬罩幕層128中的鈦被完全地移除，因而可改善裝置中臨界電壓之調整。
第13圖包括示意圖，其表示出在移除硬罩幕後於高介電常數介電層122上及/或中之鋁的濃度。上述濃度係以每秒鐘計數(counts per second，CPS)表示為結合能(eV)的函數。曲線206A係為在沉積阻擋層126於含鑭膜層124上後量測之鋁的濃度。阻擋層126包括以15次原子層沉積循環所形成之氧化鋁。曲線206B-206F係為在進行前述之移除硬罩幕層128與阻擋層126之蝕刻製程後量測之鋁的濃度。曲線206B係為在40℃進行蝕刻製程(蝕刻液包括NH4、H2O2以及H2O)約150秒後量測之鋁的濃度。曲線206C係為在40℃進行蝕刻製程(蝕刻液包括NH4、H2O2以及H2O)約255秒後量測之鋁的濃度。曲線206D係為在40℃進行蝕刻製程(蝕刻液包括NH4、H2O2以及H2O)約330秒後量測之鋁的濃度。曲線206E係為在60℃進行蝕刻製程(蝕刻液包括NH4、H2O2以及H2O)約150秒後量測之鋁的濃度。曲線206F係為在60℃進行蝕刻製程(蝕刻液包括NH4、H2O2以及H2O)約255秒後量測之鋁的濃度。由曲線206A-206F可看出可使用移除阻擋層126的蝕刻液輕易地移除氧化鋁。
第14圖包括示意圖，其表示出在移除硬罩幕後於高介電常數介電層122上及/或中之鈦的濃度。上述濃度係以每秒鐘計數表示為結合能(eV)的函數。曲線208A係為在硬罩幕層128與含鑭膜層124之間沒有形成阻擋層的情況下，在硬罩幕移除製程後量測之鈦的濃度。曲線208B係為在硬罩幕層128與含鑭膜層124之間形成有氧化鋁層(以10次之原子層沉積製程循環)的情況下，在硬罩幕移除製程後量測之鈦的濃度。曲線208C係為在硬罩幕層128與含鑭膜層124之間形成有氧化鋁層(以15次之原子層沉積製程循環)的情況下，在硬罩幕移除製程後量測之鈦的濃度。曲線208D係為在硬罩幕層128與含鑭膜層124之間形成有氧化鋁層(以20次之原子層沉積製程循環)的情況下，在硬罩幕移除製程後量測之鈦的濃度。由曲線208A-208D可以看出氧化鋁阻擋層可改善鈦之移除。相較於較薄的氧化鋁層，較厚的氧化鋁層可提供較多的改善。
再來參照第8圖，在移除阻擋層126以及硬罩幕層128之後，進行退火製程。退火製程將含鑭膜層124中的鑭驅入至高介電常數介電層122中，以形成摻雜鑭的(lanthanum doped)高介電常數介電層122’。可於約600℃至900℃的溫度下進行退火製程。在一些實施例中，可於約800℃進行退火製程。在一些實施例中，摻雜鑭的高介電常數介電層122’包括摻雜鑭的氧化鉿(lanthanum doped hafnium oxide，LaHfO)。
如第8圖所示，P型鰭式場效電晶體結構102上的高介電常數介電層122係被含鑭膜層124覆蓋。退火製程於P型鰭式場效電晶體結構102上形成了摻雜鑭的高介電常數介電層 122’，但在N型鰭式場效電晶體結構104上則保留了高介電常數介電層122(例如：未摻雜有鑭)。摻雜鑭的高介電常數介電層122’可被設計用來達到所欲之電容及/或功函數，而可使P型鰭式場效電晶體結構102達到所欲之臨界電壓以達到所欲之效能。在一些實施例中，摻雜鑭的高介電常數介電層122’的介電常數可高於約7.0。
在一些實施例中，摻雜鑭的高介電常數介電層122’包括摻雜有鑭之HfO2、HfZrO、HfSiO、SiO、HfTaO、HfTiO、TiO以及Ta2O5之一者。在一些實施例中，高介電常數介電層122可包括氧化鉿，摻雜鑭的高介電常數介電層122’包括摻雜鑭的氧化鉿。在一些實施例中，高介電常數介電層122可包括氧化鉿，摻雜鑭的高介電常數介電層122’包括摻雜氧化鑭的氧化鉿。
在退火製程之後，可處理基板以移除未被消耗的含鑭膜層124(如第9圖所示)。可以蝕刻製程移除含鑭材料。在一些實施例中，可以濕式蝕刻製程移除含鑭膜層124，濕式蝕刻製程可使用酸性溶液(例如：二氧化碳的水溶液(aqueous solution of carbon dioxide(CO2))、氫氯酸(HCl)、磷酸(H3PO4)、乙酸(CH3COOH)或其他適當的酸性溶液)。可在約20℃至80℃(例如：在40℃)的溫度下進行濕式蝕刻製程。進行濕式蝕刻製程的時間可為約20秒至100秒(例如：約60秒)。
於第10圖中，形成功函數層134。功函數層134可包括Ti、Ag、Al、TiSiN、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、任何適當的材料或上 述之組合。功函數值與功函數層134的材料組成相關。選擇功函數層134的材料以調整功函數值，使得於各區域將形成之裝置達到所欲之臨界電壓(Vt)。可以化學氣相沉積、原子層沉積及/或其他適當的製程沉積功函數層134。在一些實施例中，功函數層134為以原子層沉積製程形成的TiSiN層。在一些實施例中，於原子層沉積製程後可接續退火製程(例如：在溫度為約850℃下進行的退火製程)。在一些實施例中，功函數層134的厚度為約10埃至20埃(例如：約15埃)。可經由在原子層沉積製程期間改變製程參數(例如：循環次數)改變並調整功函數層134的厚度。
在一些實施例中，在形成功函數層134以及退火製程之後，可形成蓋層於功函數層134之上。蓋層可為被配置來於後續製程中保護功函數層134的犧牲層。在一些實施例中，蓋層可為以化學氣相沉積形成的矽層。在一些實施例中，蓋層的厚度可為約30埃。可進行退火製程以達到所欲之功函數值。在一些實施例中，可於約900℃至950℃(舉例而言，約925℃)的溫度下進行退火製程。
在退火製程之後，為了後續之製程(舉例而言，閘極填充材料之沉積)，可移除蓋層。在一些實施例中，可以乾式蝕刻製程移除蓋層。舉例而言，可使用蝕刻氣體之電漿移除蓋層。在一些實施例中，蝕刻氣體可包括三氟化氮(nitrogen tri-fluoride，NF3)以及氫氣(H2)。
於第11圖中，可以導電材料138填充溝槽120a-d以於其中形成閘極電極(如第12圖所示)。可以化學氣相沉積、原 子層沉積、物理氣相沉積、有機化學氣相沉積、鍍覆(plating)及/或其他適當的製程形成導電材料138。導電材料可包括鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)或上述之組合。
於第12圖中，於形成導電材料138後進行平坦化製程(例如：化學機械研磨製程)以使導電材料138的頂表面與層間介電層116的頂表面共平面，藉此而形成了閘極堆疊。
第12圖中的P型鰭式場效電晶體結構102中的閘極堆疊中的摻雜鑭的高介電常數介電層122’可摻雜有鑭，而N型鰭式場效電晶體結構104中的閘極堆疊中的高介電常數介電層122則未摻雜有鑭。P型鰭式場效電晶體結構102中之摻雜鑭的高介電常數介電層122’中之鑭的濃度可為約5原子百分比至10原子百分比，而N型鰭式場效電晶體結構104中之閘極堆疊之高介電常數介電層122將實質上不含有鑭(例如：作為如於此所述之製程處理的結果，其含量可能為可被忽略)。此外，P型鰭式場效電晶體結構102中的摻雜鑭的高介電常數介電層122’中之鈦(例如：來自硬罩幕層128)的濃度以及N型鰭式場效電晶體結構104中的閘極堆疊中的高介電常數介電層122中之鈦(例如：來自硬罩幕層128)的濃度可小於或等於約0.1原子百分比。P型鰭式場效電晶體結構102中之摻雜鑭的高介電常數介電層122’中之鑭的濃度與鈦的濃度之比值可大於或等於約50(例如：為約50至100)。因此，於此所述的製程可實現高含量的鑭同時實現低含量的鈦。
發明人發現，相較於未使用阻擋層的方法，經由在形成裝置的步驟中使用阻擋層，裝置的平能帶電壓(flat band voltage)可隨著電容有效厚度損失(CET penalty)之降低而提高。使用較厚之含鑭膜層(例如：經由實施較多之原子層沉積循環)可提高平能帶電壓，雖然這可能使電容有效厚度之增加較大(但仍少於在沒有阻擋層之情況下電容有效厚度之增加)。
發明人亦發現，基於來自短環路(short-loop)可靠度研究之針對相應平能帶電壓Vfb在125℃下使用期限為10年(10 year lifetime)之最大操作電壓(Vmax)的量測結果，使用氧化鋁阻擋層處理的含鑭膜層對於裝置可靠度(例如：時依性介電崩潰(time dependent dielectric breakdown，TDDB)，其可被定義為在125℃下使用期限為10年(10 year lifetime)之最大操作電壓)具有正面的改善。
本發明實施例之一些優點包括改善裝置可靠度(例如：時依性介電崩潰)、降低電容有效厚度損失但不減少調整電壓之能力以及改善底部抗反射塗層之圖案化步驟。
本發明一實施例提供半導體製程之方法。上述方法包括形成膜堆疊(film stack)於高介電常數介電層之上。上述膜堆疊包括形成於上述高介電常數介電層之上的含鑭膜層、形成於上述含鑭膜層之上的阻擋層以及形成於上述阻擋層之上的硬罩幕層。上述方法亦包括移除上述硬罩幕層與上述阻擋層以及進行退火製程以將鑭從上述含鑭膜層驅入至上述高介電常數介電層。
在一些實施例中，移除上述硬罩幕層與上述阻擋層的步驟包括使用包括NH4、H2O2以及H2O的蝕刻液進行濕式蝕刻製程。
在一些實施例中，上述蝕刻液包括的NH4、H2O2以及H2O的比例為1：1：5。
在一些實施例中，上述濕式蝕刻製程於約20℃至80℃的溫度下進行約150秒至300秒。
在一些實施例中，上述阻擋層包括氧化鋁，上述阻擋層的厚度約為10埃至30埃。
在一些實施例中，形成上述膜堆疊的步驟包括形成上述阻擋層，形成上述阻擋層的步驟包括使用三甲鋁以及水氣作為前驅物進行原子層沉積製程。
在一些實施例中，形成上述膜堆疊的步驟包括形成上述含鑭膜層，形成上述含鑭膜層的步驟包括進行原子層沉積製程，上述原子層沉積製程實施4至8次的原子層沉積循環，上述含鑭膜層包括氧化鑭層。
本發明另一實施例提供半導體製程之方法。上述方法包括形成高介電常數介電層於基板上、形成含鑭膜層於上述高介電常數介電層上、形成阻擋層於上述高介電常數介電層上、形成硬罩幕層於上述高介電常數介電層上、以及圖案化上述硬罩幕層、上述阻擋層以及上述含鑭膜層。上述方法亦包括於圖案化上述含鑭膜層的步驟之後移除上述硬罩幕層與上述阻擋層。
在一些實施例中，上述阻擋層包括氧化鋁。
在一些實施例中，形成上述阻擋層的步驟包括以使用三甲鋁以及水氣作為前驅物的原子層沉積製程形成氧化鋁層。
在一些實施例中，上述原子層沉積製程實施10至20次的原子層沉積循環。
在一些實施例中，上述阻擋層的厚度為10埃至30埃。
在一些實施例中，移除上述硬罩幕層以及上述阻擋層的步驟包括使用濕式蝕刻製程。
在一些實施例中，使用包括NH4、H2O2以及H2O的蝕刻液進行上述濕式蝕刻製程。
在一些實施例中，於移除上述硬罩幕層以及上述阻擋層的步驟之後進行退火製程以將鑭從上述含鑭膜層驅入至上述高介電常數介電層。
在一些實施例中，上述含鑭膜層的厚度為3埃至6埃。
本發明又一實施例提供半導體製程之方法。上述方法包括形成含鑭膜層於高介電常數介電層上、形成氧化鋁層於上述含鑭膜層上、形成氮化鈦層於上述氧化鋁層上、以及圖案化上述氮化鈦層、上述氧化鋁層以及上述含鑭膜層。上述方法亦包括於圖案化上述含鑭膜層的步驟之後進行蝕刻製程以移除上述氮化鈦層與上述氧化鋁層。
本發明再一實施例提供半導體裝置。上述裝置包括第一電晶體與第二電晶體。上述第一電晶體具有突出自基板的第一鰭片。上述第一電晶體包括第一閘極結構，上述第一閘極結構包括第一高介電常數介電層，上述第一高介電常數介電層位於上述第一鰭片之一部分之上且實質上不含鑭。上述第二 電晶體具有突出自上述基板的第二鰭片。上述第二電晶體包括第二閘極結構，上述第二閘極結構包括第二高介電常數介電層，上述第二高介電常數介電層位於上述第二鰭片之一部分之上且包括鑭。上述第二高介電常數介電層中之鑭與鈦的比例大於約50。
在一些實施例中，上述第二高介電常數介電層包括約為5原子百分比(at.%)至10原子百分比的鑭濃度。
在一些實施例中，上述第一高介電常數介電層以及上述第二高介電常數介電層之每一者中的鈦濃度小於或等於約0.1原子百分比。
在一些實施例中，上述第一閘極結構更包括位於上述第一高介電常數介電層上的第一功函數調整層以及位於上述第一功函數調整層上的第一導電填充材料，上述第二閘極結構更包括位於上述第二高介電常數介電層上的第二功函數調整層以及位於上述第二功函數調整層上的第二導電填充材料。
前述內文概述了許多實施例之特徵部件，使本技術領域中具有通常知識者可以更加了解相應之詳細說明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到與在此介紹的實施例相同之目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種 改變、置換或修改。
100‧‧‧裝置
102‧‧‧P型鰭式場效電晶體結構
104‧‧‧N型鰭式場效電晶體結構
110a、110b‧‧‧鰭片
112a、112b‧‧‧源極/汲極區
114‧‧‧接觸蝕刻停止層
115‧‧‧閘極間隔物
116‧‧‧層間介電層
118‧‧‧界面層
122‧‧‧高介電常數介電層
124‧‧‧含鑭膜層
126‧‧‧阻擋層
128‧‧‧硬罩幕層
130‧‧‧底部抗反射塗層
132‧‧‧光阻層

Claims (14)

  1. 一種半導體製程之方法，該方法包括：形成一膜堆疊於一高介電常數介電層上，其中該膜堆疊包括形成於該高介電常數介電層上的一含鑭膜層、形成於該含鑭膜層上的一阻擋層以及形成於該阻擋層上的一硬罩幕層，其中該阻擋層包括氧化鋁；移除該硬罩幕層與該阻擋層；以及進行一退火製程以將鑭從該含鑭膜層驅入至該高介電常數介電層。
  2. 如申請專利範圍第1項所述之方法，其中移除該硬罩幕層與該阻擋層的步驟包括：使用包括NH4、H2O2以及H2O的一蝕刻液進行一濕式蝕刻製程。
  3. 如申請專利範圍第2項所述之方法，其中該蝕刻液包括的NH4、H2O2以及H2O的比例為1：1：5。
  4. 如申請專利範圍第2項所述之方法，其中該濕式蝕刻製程於約20℃至80℃的溫度下進行，且其時間約為150秒至300秒。
  5. 如申請專利範圍第1至4項中任一項所述之方法，其中該阻擋層的一厚度約為10埃至30埃。
  6. 如申請專利範圍第5項所述之方法，其中形成該膜堆疊的步驟包括形成該阻擋層，形成該阻擋層的步驟包括使用三甲鋁(trimethylaluminum，TMA)以及水氣作為前驅物進行一原子層沉積製程。
  7. 如申請專利範圍第5項所述之方法，其中形成該膜堆疊的步 驟包括形成該含鑭膜層，形成該含鑭膜層的步驟包括進行一原子層沉積製程，該原子層沉積製程實施4至8次的原子層沉積循環，該含鑭膜層包括氧化鑭層。
  8. 一種半導體製程之方法，包括：形成一高介電常數介電層於一基板上；形成一含鑭膜層於該高介電常數介電層上；形成一阻擋層於該含鑭膜層上；形成一硬罩幕層於該阻擋層上；圖案化該硬罩幕層、該阻擋層以及該含鑭膜層；以及於圖案化該含鑭膜層的步驟之後移除該硬罩幕層以及該阻擋層。
  9. 如申請專利範圍第8項所述之方法，其中形成該阻擋層的步驟包括以使用三甲鋁以及水氣作為前驅物的一原子層沉積製程形成氧化鋁層，其中該原子層沉積製程實施10至20次的原子層沉積循環。
  10. 如申請專利範圍第8或9項所述之方法，其中移除該硬罩幕層以及該阻擋層的步驟包括使用一濕式蝕刻製程。
  11. 如申請專利範圍第8或9項所述之方法，更包括：於移除該硬罩幕層以及該阻擋層的步驟之後進行一退火製程以將鑭從該含鑭膜層驅入至該高介電常數介電層。
  12. 一種半導體裝置，包括：一第一電晶體，具有突出自一基板的一第一鰭片，其中該第一電晶體包括：一第一閘極結構，包括位於該第一鰭片之一部分上且實質 上不含鑭的一第一高介電常數介電層；以及一第二電晶體，具有突出自該基板的一第二鰭片，其中該第二電晶體包括：一第二閘極結構，包括位於該第二鰭片之一部分上且包括鑭的一第二高介電常數介電層，其中該第二高介電常數介電層中的鑭與鈦的比值大於約50。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該第二高介電常數介電層包括約為5原子百分比(at.%)至10原子百分比的一鑭濃度。
  14. 如申請專利範圍第12或13項所述之半導體裝置，其中該第一高介電常數介電層以及該第二高介電常數介電層之每一者中的一鈦濃度小於或等於約0.1原子百分比。
TW107132260A 2018-03-27 2018-09-13 半導體裝置及半導體製程之方法 TWI704599B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/937,472 US10504795B2 (en) 2018-03-27 2018-03-27 Method for patterning a lanthanum containing layer
US15/937,472 2018-03-27

Publications (2)

Publication Number Publication Date
TW201942955A TW201942955A (zh) 2019-11-01
TWI704599B true TWI704599B (zh) 2020-09-11

Family

ID=68057456

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107132260A TWI704599B (zh) 2018-03-27 2018-09-13 半導體裝置及半導體製程之方法

Country Status (3)

Country Link
US (4) US10504795B2 (zh)
CN (2) CN117038442A (zh)
TW (1) TWI704599B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629749B2 (en) 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium
US11342188B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping high-k metal gates for tuning threshold voltages
US11522085B2 (en) 2019-10-18 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric semiconductor device and method
US11664279B2 (en) * 2020-02-19 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple threshold voltage implementation through lanthanum incorporation
US12022643B2 (en) * 2020-03-31 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer high-k gate dielectric structure
US11107736B1 (en) 2020-03-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
CN113629136B (zh) * 2020-05-06 2024-02-27 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US11948981B2 (en) 2021-07-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Seam-filling of metal gates with Si-containing layers
KR102877648B1 (ko) 2021-12-07 2025-10-28 삼성전자주식회사 반도체 소자

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
TW201021114A (en) * 2008-09-12 2010-06-01 Taiwan Semiconductor Mfg Method of forming a sacrificial layer
US20100203704A1 (en) * 2009-02-12 2010-08-12 Seiji Inumiya Semiconductor device manufacturing method
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
TW201214532A (en) * 2010-06-04 2012-04-01 Applied Materials Inc Metal gate structures and methods for forming thereof
US8309419B2 (en) * 2009-02-04 2012-11-13 Freescale Semiconductor, Inc. CMOS integration with metal gate and doped high-K oxides
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
TW201604929A (zh) * 2014-06-24 2016-02-01 應用材料股份有限公司 形成ｉｉｉ－ｖ族通道的方法
US9748145B1 (en) * 2016-02-29 2017-08-29 Globalfoundries Inc. Semiconductor devices with varying threshold voltage and fabrication methods thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US9590119B2 (en) * 2012-01-13 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor and method of making same
US9006094B2 (en) * 2012-04-18 2015-04-14 International Business Machines Corporation Stratified gate dielectric stack for gate dielectric leakage reduction
US9269804B2 (en) * 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
CN103839810B (zh) * 2012-11-21 2017-02-22 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管芯片及其制造方法
US9196718B2 (en) 2013-02-20 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ nitridation of gate dielectric for semiconductor devices
US9490255B1 (en) * 2015-12-01 2016-11-08 International Business Machines Corporation Complementary metal oxide semiconductor replacement gate high-k metal gate devices with work function adjustments
US10431583B2 (en) * 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
TW201021114A (en) * 2008-09-12 2010-06-01 Taiwan Semiconductor Mfg Method of forming a sacrificial layer
US8309419B2 (en) * 2009-02-04 2012-11-13 Freescale Semiconductor, Inc. CMOS integration with metal gate and doped high-K oxides
US20100203704A1 (en) * 2009-02-12 2010-08-12 Seiji Inumiya Semiconductor device manufacturing method
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8901664B2 (en) * 2009-11-09 2014-12-02 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
TW201214532A (en) * 2010-06-04 2012-04-01 Applied Materials Inc Metal gate structures and methods for forming thereof
TW201604929A (zh) * 2014-06-24 2016-02-01 應用材料股份有限公司 形成ｉｉｉ－ｖ族通道的方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products
US9748145B1 (en) * 2016-02-29 2017-08-29 Globalfoundries Inc. Semiconductor devices with varying threshold voltage and fabrication methods thereof

Also Published As

Publication number Publication date
US10867869B2 (en) 2020-12-15
CN110310889A (zh) 2019-10-08
US11171061B2 (en) 2021-11-09
US11699621B2 (en) 2023-07-11
TW201942955A (zh) 2019-11-01
US20220059412A1 (en) 2022-02-24
US20200083115A1 (en) 2020-03-12
US20190304846A1 (en) 2019-10-03
US10504795B2 (en) 2019-12-10
US20200006157A1 (en) 2020-01-02
CN117038442A (zh) 2023-11-10
CN110310889B (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
TWI704599B (zh) 半導體裝置及半導體製程之方法
CN111987096B (zh) 半导体器件的栅极结构及其形成方法
TWI792456B (zh) 半導體裝置及其形成方法
CN112713118A (zh) 半导体装置的形成方法
US11114347B2 (en) Self-protective layer formed on high-k dielectric layers with different materials
TWI728208B (zh) 半導體裝置及其形成方法
TWI765573B (zh) 半導體元件及其形成方法
US20250366075A1 (en) Dipoles in semiconductor devices
TW202002301A (zh) 半導體結構形成方法
CN109216356B (zh) 半导体器件结构、半导体器件及其形成方法
US20240170536A1 (en) Semiconductor device and method
KR101627509B1 (ko) 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법
US11088262B2 (en) Radical etching in gate formation
CN108807271A (zh) 半导体装置的制造方法
TW202230523A (zh) 半導體裝置之形成方法
CN108231680B (zh) 半导体装置的制造方法
CN113345889A (zh) 半导体器件及其制造方法
US12336216B2 (en) Ferroelectric semiconductor device and method
TWI848705B (zh) 半導體裝置的製造方法
US20250287673A1 (en) Method of forming nanostructure device and related structure
TWI884616B (zh) 半導體裝置的製造方法
US20250234622A1 (en) Nanostructure device with reduced high-k dielectric area and related method
CN119855185A (zh) 半导体器件及其形成方法