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TW202002301A - 半導體結構形成方法 - Google Patents

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TW202002301A
TW202002301A TW107132316A TW107132316A TW202002301A TW 202002301 A TW202002301 A TW 202002301A TW 107132316 A TW107132316 A TW 107132316A TW 107132316 A TW107132316 A TW 107132316A TW 202002301 A TW202002301 A TW 202002301A
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semiconductor
high dielectric
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盧仁祥
蔡宗翰
張世勳
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構形成方法包含：提供一半導體層；於半導體層上方形成介面層；於介面層上方沉積高介電常數介電層；於高介電常數介電層上方形成虛設閘電極；圖案化虛設閘電極、高介電常數介電層以及介面層，使得虛設閘電極之寬度小於高介電常數介電層之寬度；沿著虛設閘電極、高介電常數介電層以及介面層之側壁形成間隔物；形成多個源極/汲極特徵；以及以金屬閘電極取代虛設閘電極以形成高介電常數金屬閘極結構。

Description

半導體結構形成方法
本揭示係關於一種半導體結構形成方法。
半導體積體電路(IC)產業經歷了相當迅速的成長。積體電路材料與設計技術上的進步產生了數代積體電路，其中每一代都具有比上一代更小且更複雜的電路。在積體電路演進的過程中，功能密度(即單位晶片面積中互連元件的數量)通常增加，而幾何尺寸(即製程可生產的最小部件(或線))縮小。此縮小過程通常提供提高生產效率與降低相關成本的好處，但也增加了處理與製造積體電路的複雜度。
舉例來說，藉由以高介電常數金屬閘極結構(HKMG)來代替多晶矽閘極可提升元件性能。儘管現有方法通常是足夠的，但實現此等方法仍存在挑戰，特別是關於隨著特徵尺寸(例如是閘極長度)持續減小下，在高介電常數金屬閘極結構中形成多個導電層。
依據本揭示的一些實施方式，一種半導體結構形成方法包含：提供一半導體層；於半導體層上方形成介面層；於介面層上方沉積高介電常數介電層；於高介電常數介電層上方形成虛設閘電極；圖案化虛設閘電極、高介電常數介電層以及介面層，使得虛設閘電極之寬度小於高介電常數介電層之寬度；於圖案化之後，沿著虛設閘電極、高介電常數介電層以及介面層之側壁形成間隔物；於半導體層上方形成多個源極/汲極特徵；以及以金屬閘電極取代虛設閘電極以形成高介電常數金屬閘極結構。
100‧‧‧半導體元件
102‧‧‧基板
104‧‧‧半導體層
106‧‧‧隔離結構
108‧‧‧摻雜區域
110‧‧‧源極/汲極特徵
112‧‧‧矽化物層
114‧‧‧層間介電層
120‧‧‧高介電常數金屬閘極
122‧‧‧介面層
124‧‧‧高介電常數介電層
126‧‧‧覆蓋層
128‧‧‧多晶矽層
130‧‧‧虛設閘電極
132‧‧‧閘電極
134‧‧‧銳角
136、138‧‧‧寬度
140‧‧‧部分
142、144‧‧‧功函數金屬層
146‧‧‧塊體導電層
148‧‧‧閘極溝槽
150‧‧‧閘極間隔物
152、154、156‧‧‧層體
160‧‧‧接觸插塞
162、164‧‧‧寬度
200‧‧‧方法
202~224‧‧‧操作
232‧‧‧硬遮罩層
234‧‧‧圖案化抗蝕層
236‧‧‧遮罩元件
302‧‧‧蝕刻過程
334、336‧‧‧距離
結合附圖閱讀以下實施方式時，可以最好地理解本揭示。需要強調的是，依據產業中的標準實務，許多特徵未按比例繪製，且僅用於說明目的。事實上，為了描述的清晰，可任意增減各特徵的尺寸。
第1A圖以及第1B圖依據本揭示一或多個實施方式繪示一半導體結構於X-Z平面的剖視圖。
第1C圖依據本揭示一或多個實施方式繪示第1A圖所示之半導體結構於X-Y平面的上視圖。
第1D圖依據本揭示一或多個實施方式繪示第1C圖所示之半導體結構的立體圖。
第1E圖依據本揭示一或多個實施方式繪示第1A圖所示之半導體結構於Y-Z平面的剖視圖。
第2A圖以及第2B圖依據本揭示一或多個實施方式繪示一半導體結構形成方法的流程圖。
第3圖至第16圖依據本揭示一或多個實施方式繪示半導體結構於第2A圖以及第2B圖所示之半導體結構形成方法的中間步驟的剖視圖。
以下提供用以實現本揭示之不同特徵的許多不同實施方式或實施例。下文描述部件與排列的特定實施例以簡化本揭示，該些實施例當然僅為範例，而非意圖做限定。舉例來說，於下文中關於在第二特徵之上或上方形成第一特徵的描述，可包含第一特徵與第二特徵直接接觸形成的實施方式，亦可包含其他特徵形成於的第一特徵與第二特徵之間使得第一特徵與第二特徵不直接接觸的實施方式。另外，本揭示可在不同的實施例中重複使用相同的元件符號，此舉係出於簡明與清晰的目的，其本身並不表示所討論的各實施方式及/或配置之間的關係。
此外，於下文中關於一特徵上形成於另一特徵上、一特徵以連接及/或耦接至另一特徵的方式形成的描述，可包含上述兩特徵直接接觸形成的實施方式，亦可包含其他特徵形成於的上述兩特徵之間使得上述兩特徵不直接接觸的實施方式。另外，本揭示中使用諸如「下部」、「上部」、「水平」、「鉛直」、「於...之上」、「於...上方」、「於...之下」、「於...下方」、「上」、「下」、「頂部」、「底部」等空間 相對術語及其衍生詞(例如，「水平地」、「向下」、「向上」等)以方便表達一特徵與另一特徵的關係。空間相對術語意圖涵蓋元件與特徵的不同方向。更進一步地，以「約」、「近似」以及相近的術語描述數字或數字範圍時，意圖涵蓋落在包含所述數字的合理範圍內的數字，例如在所述數字+/-10%內，或是為熟習本領域者所理解的其他數值。舉例來說，術語「約5nm」涵蓋4.5nm至5.5nm的尺寸範圍。
本揭示係關於半導體元件以及製造方法，特別是關於在半導體元件中製造高介電常數金屬閘極。
隨著特徵尺寸持續減小，以高介電常數金屬閘極(high-k metal gate，HKMG，其中「高介電常數」係指介電常數高於二氧化矽的介電材料)取代多晶矽閘極(或虛設閘極)促成了元件性能的提升。儘管實施HKMG過程的方法通常足夠，其並非所有方面都完全令人滿意。舉例來說，在閘極長度由於特徵尺寸減小而縮短的情況下，於HKMG中形成多個導電層仍存在挑戰。於「後形成高介電常數介電層」製程中，首先形成虛設閘極來為HKMG預留位置，隨後於製造元件的其他部件之後移除，使得HKMG的高介電常數材料部分沿著閘極溝槽的側壁形成，減小了可用於形成導電層的空間。此外，由於在元件的源極/汲極特徵上形成矽化物層通常被推遲至層間介電層的沉積以及源極/汲極接觸孔的形成之後，矽化物層的尺寸可能受到限制。本揭示提供HKMG結構及其形成方法，旨在增大用於在HKMG中形成多個導電層的處理窗口，並藉由擴大元件的 矽化物層與源極/汲極特徵之間的接觸面積來提升元件性能。
第1A圖為繪示半導體元件100(或稱為元件)於X-Z平面的局部剖視圖。第1B圖為繪示第1A圖所示之半導體元件100的局部放大圖。第1C圖為繪示半導體元件100於X-Y平面的局部上視圖，其中半導體元件100包含用以形成鰭式場效電晶體(fin field effect transistor，FinFET)的鰭。第1D圖為繪示第1C圖所示之半導體元件100的立體圖。第1E圖為繪示半導體元件100於Y-Z平面的局部剖視圖。第2A圖以及第2B圖為繪示用以製造半導體元件100之一示例性方法200的流程圖。第3圖至第16圖為繪示第1A圖所示之半導體元件100於方法200之一實施方式的不同製造步驟中於X-Z平面的剖視圖。半導體元件100可為在處理積體電路的過程中製造出的中間元件或其一部分，半導體元件100可能包含：靜態隨機存取記憶體(SRAM)及/或其他邏輯電路；諸如電阻、電容以及電感的被動元件；以及諸如p型場效電晶體(PFET)、n型場效電晶體(NFET)、鰭式場效電晶體(FinFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性電晶體、高電壓電晶體、高頻電晶體及/或其他記憶單元的主動元件。本揭示不限於任何特定數量的元件或元件區域，或者任何特定的元件配置。舉例來說，半導體元件100可為具有從基板突出之半導體鰭的FinFET元件(如本文所示)，或取而代之地，半導體元件100可為平面場效電晶體元件。
請參照第1A圖。半導體元件100包含基板102、突伸出基板102的半導體層104(例如是半導體鰭)、設置於半導體層104內的摻雜區域108、於基板102上方並且鄰近半導體層104的隔離結構106、於通道區域接觸半導體層104的高介電常數金屬閘極120、設置於半導體層104上方並且位於高介電常數金屬閘極120相對兩側之源極/汲極特徵110、設置於源極/汲極特徵110表面的矽化物層112、沿著高介電常數金屬閘極120之側壁設置的閘極間隔物150、設置於隔離結構106與半導體元件100多個其他部件上方的層間介電層114以及設置於層間介電層114中並且接觸源極/汲極特徵110的源極/汲極接觸插塞160(或稱為接觸插塞)。於至少一實施方式中，高介電常數金屬閘極120沿著Y方向延伸，並且包含設置於半導體層104上方的介面層122、設置於介面層122上方的高介電常數介電層124以及包含一或多個功函數金屬層(例如是第1A圖所示的兩個功函數金屬層142、144)與塊體導電層146的閘電極132。於許多實施方式中，半導體元件100包含第1A圖中未示出的額外特徵。以下詳細討論半導體元件100的每個部件。
基板102可能包含任何合適的半導體材料，例如：矽；鍺；諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的半導體化合物；諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP合金半導體；其他合適的材料或上述材料之組合。
基板102可為均勻的單層材料，例如是塊體矽基板。或者，基板102可能包含多個材料層，材料層具有適於積體電路元件製造的相似或不同組成。舉例來說，基板102可為絕緣體上矽晶(silicon-on-insulator，SOI)基板，其具有形成於氧化矽層上的半導體矽層。
取決於半導體元件100的特定設計要求，半導體層104可配置以提供n型場效電晶體元件或p型場效電晶體元件。於一些實施方式中，半導體層104配置以提供n井結構、p井結構或者如本文所示之突起結構(例如是由基板102突出的主動鰭)。半導體層104可能包含一或多種半導體材料，例如：矽、鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsPIn及/或其他合適的材料。於一些實施方式中，半導體層104包含與基板102相同的材料。於一些實施方式中，半導體層104包含交替堆疊的兩種不同半導體材料層，例如是交替堆疊的矽層與SiGe層。於至少一實施方式中，半導體層104包含摻雜區域108(例如是輕度摻雜汲極(lightly doped drain，LDD)區域或源極/汲極延伸區域)，用以改善半導體元件100的某些性能。取決於半導體元件100的設計要求，摻雜區域108可能摻雜有n型摻雜劑(如磷或砷)或是p型摻雜劑(如硼或BF2)。
隔離結構106配置以將半導體層104與其他主動區域電性隔離，且隔離結構106可能包含：氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介質材料、其他合適的介電材料或上述材料之組合。隔離結構106可為淺溝槽隔離(shallow trench isolation，STI)特徵。隔離結構106可能進一步地或替代地包含：場氧化物、矽局部氧化(local oxidation of silicon，LOCOS)、其他合適的結構或其組合。隔離結構106可為多層結構，例如是具有與半導體層104相鄰的熱氧化物襯墊層以及襯墊層上的其他絕緣材料。
請參照第1A圖以及第1B圖。高介電常數金屬閘極120於位在源極/汲極特徵110之間的通道區域(圖未示)處接觸半導體層104。於一實施方式中，高介電常數金屬閘極120包含設置於半導體層104上方的高介電常數介電層124以及設置於高介電常數介電層124上方的閘電極132，其中閘電極132包含多個導電層，例如是功函數金屬層142、144以及塊體導電層146。於一實施方式中，高介電常數金屬閘極120進一步包含形成於半導體層104與高介電常數介電層124之間的介面層122。高介電常數金屬閘極120可能進一步包含其他層體，例如：覆蓋層、擴散層、阻擋層、硬遮罩層、其他合適的材料層或其組合。
請參照第1B圖。於一實施方式中，介面層122與高介電常數介電層124設置於半導體層104上方，但並未沿著閘極間隔物150之側壁設置。另一方面，功函數金屬層142包含設置於高介電常數介電層124上方的底部，以及沿著閘極間隔物150設置並直接接觸閘極間隔物150的側壁部分。於一實施方式中，閘電極132配置以具有傾斜的側壁， 其與高介電常數介電層124之頂面形成銳角134(即小於90度的角)。
請繼續參照第1B圖，並一併參照第1C圖以及第1D圖。高介電常數介電層124與介面層122的外緣延伸超出閘電極132的外緣(即功函數金屬層142的外緣)，使得閘電極132與高介電常數介電層124形成如第1B圖所示的台階外型。換言之，高介電常數介電層124配置以相對於閘電極132的底部形成基底外型。於一實施方式中，於X方向上，閘電極132的寬度136小於高介電常數介電層124的寬度138。此外，於一些實施方式中，介面層122的寬度大於寬度138，然而，本揭示同樣適用於介面層的寬度等於寬度138的實施方式。
高介電常數介電層124所形成的基底外型提供許多益處。舉例來說，高介電常數介電層124延伸超出閘電極132之外緣的部分增加高介電常數金屬閘極120(或是其下方的通道區域)於X方向上的寬度，從而形成或擴大摻雜區域108與高介電常數金屬閘極120重疊的區域。再者，高介電常數介電層124延伸超出閘電極132之外緣的部分可能會於高介電常數金屬閘極120下方產生邊緣電場，亦可提升元件性能。相反地，若高介電常數介電層124未延伸超出閘電極132之外緣，隨後形成的閘極間隔物150會部分殘留於高介電常數金屬閘極120下方，以致元件性能由於介電崩潰而下降。於許多實施方式中，高介電常數介電層124延伸超出閘電極132之外緣的部分約為寬度136的5%至15%。若上 述延伸部分小於5%，上述重疊區域的擴大無法顯著提升元件性能。若上述延伸部分大於15%，隨後形成的閘極間隔物150寬度將不足以覆蓋高介電常數介電層124之延伸部分，導致於隨後的濕蝕刻過程中可能損失高介電常數介電層124。
於一實施方式中，介面層122包含：氧化矽、氮氧化矽、其他合適的介電材料或上述材料之組合。高介電常數介電層124可能包含一或多種高介電常數介電材料(或者是一或多層高介電常數介電材料)，例如：氧化鉿矽(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他合適的高介電常數介電材料或上述材料之組合。
取決於半導體元件100配置為PFET(p型場效電晶體)或是NFET(n型場效電晶體)，功函數金屬層142、144可能皆為p型或n型功函數層。p型功函數材料的例子包含：氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、其他合適的p型功函數材料或上述材料之組合。n型功函數材料的例子包含：鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳化鉭(TaCN)、氮化鉭(TaSiN)、氮化矽鈦(TiSiN)、其他合適的n型功函數材料或上述材料之組合。於一些實施方式中，高介電常數金屬閘極120包含額外的功函數金屬層。於一實施方式中，高介電常數金屬閘極120的閥值電壓藉由包含多個相同類型或相反類型的功函數金屬層來調整。塊體導 電層146(或稱為填充導電層)可能包含：銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、鋁(Al)、其他合適的導電材料或上述材料之組合。
半導體元件100進一步包含閘極間隔物150，其沿著閘電極132之側壁設置，並且設置於部分高介電常數介電層124、部分介面層122以及部分半導體層104上方。閘極間隔物150可能包含一或多層介電材料，例如：碳氮氧化矽、氮化矽、氧氮化矽、氧化矽、碳化矽、其他合適的介電材料或上述材料之組合。請參照第1B圖，於一實施方式中，閘極間隔物150包含至少三層介電材料(層體152、154、156)。層體152可能包含二氧化矽(SiO2)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或其他合適的材料，並且層體152沿著閘電極132的側壁、部分高介電常數介電層124、部分介面層122以及部分半導體層104設置。層體154可能包含氮氧化矽、氧碳氮化矽或其他合適的材料，並且層體154設置於層體152上方。層體154、152可能具有不同的材料或不同的成分。層體156可能包含氮化矽，並且設置於層體154上。於許多實施方式中，層體152、154配置以增進層體156與高介電常數金屬閘極120的部件之間的黏合。於許多實施方式中，閘極間隔物150包含不同於隔離結構106與層間介電層114的介電材料。於一些實施方式中，包含於閘極隔離物150中的層體152、154、156其中至少一者的底部具有類似於閘電極132、高介電常數介電層124及/或介面層122的台階外型。請參照第1B圖，舉例來說，層體 152的一部分接觸功函數金屬層142、高介電常數介電層124頂面的一部分以及介面層122頂面的一部分。層體154配置以具有類似於層體152的台階外型。
請參照第1A圖以及第1E圖。源極/汲極特徵110(或稱為磊晶源極/汲極特徵)設置於半導體層104之源極/汲極區域，即設置於高介電常數金屬閘極120相對之兩側，而通道區域係界定於半導體層104內，且位於源極/汲極區域之間以及摻雜區域108之間。源極/汲極特徵110包含於半導體層104的源極/汲極區域中磊晶成長的半導體材料。於許多實施方式中，源極/汲極特徵110摻雜有n型摻雜劑或p型摻雜劑。於一些半導體元件100配置為n型元件(例如是具有n型通道)的實施方式中，源極/汲極特徵110包含磊晶成長且摻雜磷及/或其他n型摻雜劑的矽及/或矽碳(例如是形成矽：磷層或是矽：碳：磷層)。於一些半導體元件100配置為p型元件(例如是具有p型通道)的實施方式中，源極/汲極特徵110包含磊晶成長且摻雜硼及/或其他p型摻雜劑的矽鍺(例如是形成矽：鍺：硼層)。於一些實施方式中，源極/汲極特徵110包含於通道區域中達成期望的拉應力及/或壓應力的材料及/或摻雜劑。
請參照第1E圖，矽化物層112設置於源極/汲極特徵110與層間介電層114的表面之間。對於半導體元件100為FinFET元件的實施方式，矽化物層112環繞源極/汲極特徵110的表面，而源極/汲極特徵110位於基板102的平面上方。於許多實施方式中，由於矽化物層112環繞源極/ 汲極特徵110，矽化物層112的底部位於介面層122下方。於許多實施方式中，矽化物層112包含：矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、其他合適的矽化物或上述材料之組合。
層間介電層114可能包含一或多種介電材料，例如：氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃、諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)的摻雜的氧化矽、熔融石英玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)、低介電常數介電材料及/或其他合適的介電材料。於一實施方式中，層間介電層114包含低介電常數電介質材料。層間介電層114可能包含具有多種介電材料的多層結構。於許多實施方式中，隔離結構106、閘極間隔物150以及層間介電層114包含不同的介質材料。
請參照第1A圖以及第1E圖，接觸插塞160設置於層間介電層114中，並且位於源極/汲極特徵110上方，使得接觸插塞160的底面電性地及/或實體地接觸設置於源極/汲極特徵110上方的矽化物層112。接觸插塞160配置以將源極/汲極特徵110耦接至額外的導電特徵，例如是隨後於半導體元件100中形成的導通孔及/或金屬線。接觸插塞160包含導電材料，例如：銅(Cu)、鎢(W)、鈷(Co)、釕(Ru)、鋁(Al)、其他合適的導電材料或上述材料之組合。請參照第 1E圖，接觸插塞160接觸矽化物層112的部分具有寬度162，而矽化物層112最寬的部分具有寬度164。於至少一實施方式中，寬度164大於寬度162。
第2A圖以及第2B圖依據本揭示一些實施方式繪示用以形成半導體元件100之方法200的流程圖。方法200僅為範例，非意圖對本揭示作申請專利範圍記載的內容以外的限定。可於方法200之前、期間以及之後執行額外的操作，並且可於方法200的其他實施方式中取代、刪除或移動所描述的一些操作。以下參照第3圖至第16圖，其展示半導體元件100於方法200之中間步驟的剖視圖(像是第1A圖至第1C圖所繪示的)。
請參照第2A圖以及第3圖。方法200於操作202中提供(或被提供)半導體元件100，其具有第1A圖以及第1B圖所示的基板102、形成於基板102中或是突伸出基板102的半導體層104以及形成於基板102上方的隔離結構106。適於形成基板102、半導體層104以及隔離結構106的材料已於前文中討論。
於一實施方式中，半導體層104包含半導體鰭(如第1C圖與第1D圖所示)，並且方法200藉由於基板102的整個區域上方磊晶成長一或多個半導體層並隨後圖案化上述半導體層以形成鰭。半導體層104可以任何合適的方法來圖案化，舉例來說，半導體層104可使用一或多個光刻過程來圖案化，包含雙圖案化或多圖案化過程。一般而言，雙圖案化或多圖案化過程結合光刻與自動對準工藝，使產生的 圖案得具有例如是比使用單一直接光刻過程可獲得的間距更小的間距。舉例來說，於一實施方式中，於基底上方形成犧牲層並使用光刻過程將其圖案化。使用自動對準過程於經圖案化的犧牲層旁形成間隔物，接著去除犧牲層，剩餘的間隔物或心軸隨後可被用以藉由蝕刻初始磊晶半導體層來圖案化半導體層104。蝕刻過程可包含：乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching，RIE)及/或其他合適的過程。乾蝕刻過程可以含氟氣體(例如是CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如是Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如HBr及/或CHBR3)、含碘氣體、含氧氣體(例如O2)、含氮氣體(例如N2)、氦氣、氬氣及/或其他合適的氣體及/或電漿來實施。濕蝕刻過程可實施於鹽酸(HCl)、氫氧化鉀(KOH)、氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、硝酸(HNO3)、氫氟酸(HF)、磷酸(H3PO4)、磷酸銨((NH4)3PO4)、四甲基氫氧化銨(TMAH)及/或其他合適的蝕刻劑。替代地或進一步地，濕蝕刻過程可能使用溶液的混合物，例如：包含NH4OH、H2O2與蒸餾水(distilled water，DIW)的標準清潔1(standard clean 1，SC1；亦稱為氨-過氧化物混合物(ammonia-peroxide mixture，APM))混合物；包含HCl、H2O2與DIW的標準清潔2(standard clean 2，SC2)混物或者H2SO4、H2O2與DIW的混合物。
隔離結構106可能以一或多個沉積以及蝕刻方法形成。沉積方法可能包含熱氧化、化學氧化以及化學氣相 沉積(chemical vapor deposition，CVD，例如是可流動CVD(FCVD))。蝕刻方法可能包含乾蝕刻及/或濕蝕刻，以及接續的平坦化方法，例如是化學機械拋光/平坦化(chemical-mechanical polishing/planarizing，CMP)。
請參照第2A圖以及第4圖。方法200於操作204中於半導體層104上方形成介面層122。適於形成介面層122的各種材料已於前文中參照第1A圖以及第1B圖討論。於一實施方式中，介面層122藉由對半導體層104的一部分執行化學清洗過程而形成，從而形成包含氧化矽、氮氧化矽、其他合適的化學氧化物或是上述材料之組合的介面層122。於一示例性實施方式中，化學清洗過程以包含硫酸的混合物實施。於許多實施方式中，介面層122係提供以增進半導體層104與隨後形成的材料層(例如高介電常數介電層124)之間的黏合。取而代之地，介面層122可藉由氧化過程形成，例如：化學氧化、熱氧化、其他合適的氧化過程或上述過程之組合。
請參照第5圖。方法200接著於操作206中於介面層122上方形成高介電常數介電層124。適於形成高介電常數介電層124的各種材料已於前文中參照第1A圖以及第1B圖討論，其舉例來說可能為：氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、其他合適的高介電常數電介質材料或上述材料之組合。高介電常數介電層124可以任何合適的沉積過程來沉積，例如：CVD、原子層沉積(atomic layer deposition， ALD)、物理氣相沉積(physical vapor deposition，PVD)、其他沉積過程或其組合。高介電常數介電層124可沉積為任何合適的厚度，例如是約1奈米至約2奈米。落在上述範圍外的厚度可能導致元件的可靠度及/或性能下滑。舉例來說，若高介電常數介電層124的厚度太薄(例如是小於約1奈米)，由於諸如時依性介電崩潰(time-dependent dielectric breakdown，TDDB)之現象，元件可靠度可能會有顧慮。於另一範例中，若高介電常數介電層124的厚度太厚(例如是大於約2奈米)，由於高於期望的等效氧化物厚度(equivalent oxide thickness，EOT)，元件性能可能會下降。於一示例性實施方式中，高介電常數介電層124之沉積在約攝氏300度的溫度下實施約5分鐘，本揭示當然不受限於此組處理條件。
於一些實施方式中，於沉積高介電常數介電層124之後，方法200於操作206中選擇性地執行一退火過程(以下稱為「沉積後退火」或PDA過程(post-deposition annealing))。於一實施方式中，PDA過程實施尖波退火，於尖波退火的過程中，高介電常數介電層124於惰性環境(例如是氮氣環境)中，在約攝氏800度至約攝氏900度的最高溫度下退火約1秒。可調整PDA過程以使高介電常數介電層124中的材料得於執行接下來的製造步驟前結晶。於一些實施方式中，PDA過程為選擇性的，且高介電常數介電層124形成後不經PDA過程。
請參照第2A圖以及第6圖。於一些實施方式中，於沉積高介電常數介電層124之後(例如包含隨後執行的PDA過程)，方法200於操作206中於高介電常數介電層124上方形成覆蓋層126。於許多實施方式中，藉由提供覆蓋層126來限制會導致更厚之EOT的介面層122過度再成長。覆蓋層126可能包含一或多種導電材料，例如：氮化鈦(TiN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、氮化鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、其他合適的金屬材料或上述材料之組合。於一實施方式中，覆蓋層126包含氮化鈦。覆蓋層126可以任何合適的沉積過程形成，例如是CVD、ALD、PVD、其他合適的過程或上述過程之組合，在溫度約攝氏375度下形成。於一些實施例中，覆蓋層126之厚度可能落在1奈米至2奈米的範圍內。若覆蓋層126的厚度太薄(例如是小於約1奈米)，覆蓋層126可能無法有效地阻止介面層122的再成長，而若覆蓋層126的厚度太厚(例如是大於約2奈米)，由於閘極溝槽中的空間減少，可於接下來的閘極取代過程中形成的金屬閘極導電層的數目可能會受限。於一實施方式中，於沉積覆蓋層126之後，方法200選擇性地執行一退火過程(以下稱為「金屬化後退火」或PMA過程(post-metallization annealing))。於一實施方式中，PMA過程實施尖波退火，於尖波退火的過程中，覆蓋層126於惰性環境(例如是氮氣環境)中，在約攝氏800度至約攝氏900度的最高溫度下退火約1秒。縱使類似施於高介電常數介電層124的PDA過程，PMA過程可依據不同的設計要求 以不同的退火條件實施。可調整PMA過程以限制介面層122再成長，以提高元件可靠度。於許多實施方式中，可省略覆蓋層126之形成與退火。
於一實施方式中，方法200於操作206中進一步於覆蓋層126上方形成第二覆蓋層(圖未示)。第二覆蓋層與覆蓋層126之差異在於第二覆蓋層為含矽覆蓋層，其可於約攝氏390度下藉由一沉積過程(例如是CVD、ALD、PVD、其他合適的過程或其組合)沉積為約2奈米至約6奈米的厚度來形成。方法200隨後執行一退火過程(以下稱為「覆蓋層後退火」或PCA過程(post capping layer annealing))。PCA過程可實施為在約攝氏850度至約攝氏910度的最高溫度下退火約1秒的尖波退火。在PCA過程之後，藉由任何合適的方法將第二覆蓋層從半導體元件100中移除，例如乾蝕刻或濕蝕刻方法(舉例來說，使用例如是HF的濕蝕刻劑)。於許多實施方式中，藉由提供第二覆蓋層來防止覆蓋層126吸收氧並形成過量的氧化物以致半導體元件100性能下降。於一些實施方式中，第二覆蓋層之形成、退火與移除可於方法200的實施中被省略。
請參照第2A圖以及第7圖。方法200於操作208中於覆蓋層126上方形成多晶矽層128(或者，若省略覆蓋層126，直接形成於高介電常數介電層124上方)。多晶矽層128可藉由任何沉積過程形成，例如：CVD、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、其他合適的沉積過程或上述過程之組合。
請參照第2A圖、第8A圖以及第8B圖。方法200於操作210中圖案化多晶矽層128(以及一或多個硬遮罩層，例如是硬遮罩層232)以形成虛設閘電極130。具體來說，方法200的流程與條件經調整，使得於X方向上虛設閘電極130之長度形成以小於高介電常數介電層124之長度。如第8A圖所示，方法200於多晶矽層128上方形成遮罩元件236，以使多晶矽層128欲移除的部分外露。遮罩元件236可能包含圖案化抗蝕層234，並且可能進一步包含其他材料層，例如是硬遮罩層232。方法200隨後執行蝕刻過程302以移除部分的硬遮罩層232、多晶矽層128、覆蓋層126、高介電常數介電層124以及介面層122，使得虛設閘電極130具有傾斜的側壁(即虛設閘電極130之底部比虛設閘電極130之頂部寬)。蝕刻過程302完成後，以任何合適的方法將圖案化抗蝕層234從虛設閘電極130移除，例如是電漿灰化(plasma ashing)或光阻剝離(resist stripping)。於此製造步驟中，硬遮罩層232保留於虛設閘電極130上方。
於本實施方式中，虛設閘電極130將被一閘電極取代(請見第15圖、第16圖以及以下相關內文)，然而，高介電常數介電層124會保留於最終的元件，作為閘極介電質或者其部分使用。由於高介電常數介電層124於虛設閘電極130沉積之前沉積，此製程亦稱為「先形成高介電常數介電層」製程，其不同於其他高介電常數介電層124直到虛設 閘電極130被取代後才形成的製程(稱為「後形成高介電常數介電層」製程)。「先形成高介電常數介電層」製程使高介電常數介電層124的高溫退火得於製造的較早階段執行，且隨後使源極/汲極特徵110的矽化過程得於閘極取代過程之前執行。如此一來，矽化物層(例如是矽化物層112)可完全包覆源極/汲極特徵110，如下文中所詳細描述。此外，由於高介電常數介電層124於取代虛設閘電極130之前形成，有更多空間可分配以形成額外的功函數金屬層(例如是功函數金屬層142、144)，其用於調整HKMG的閥值電壓。同樣地，「先形成高介電常數介電層」製程亦使有更多空間可用於形成塊體導電層(例如是塊體導電層146)，從而降低HKMG與隨後形成於HKMG上方的接觸插塞(圖未示)之間的接觸電阻。
於許多實施方式中，蝕刻過程302包含兩步驟蝕刻過程。蝕刻過程302之第一步驟可使用乾蝕刻劑來實施，而所述乾蝕刻劑包含：含氯氣體(例如是Cl2)、含氟氣體(例如是CF4，CHF3，CH3F或NF3)、含溴氣體(例如是HBr)、含氧氣體(例如是O2)、其他合適的氣體或上述氣體之組合。第一步驟可以約300瓦至約1000瓦的蝕刻功率實施約10秒至約100秒。蝕刻過程302之第二步驟可使用乾蝕刻劑來實施，所述乾蝕刻劑包含：含氯氣體(例如是Cl2)、含溴氣體(例如是HBr)、含氧氣體(例如是O2)、其他合適的氣體或上述氣體之組合。
第8B圖為第8A圖所示之半導體元件100之部分140的放大圖。舉例來說，如第8B圖所示，可調整蝕刻過程302以選擇性地相對於介面層122移除部分高介電常數介電層124以及覆蓋層126。如此一來，於至少一實施方式中，介面層122之外緣以距離334延伸出虛設閘電極130之外緣，而覆蓋層126及/或高介電常數介電層124之外緣以距離336延伸出虛設閘電極130之外緣，其中距離334大於距離336。於另一範例中，介面層122之外緣對齊高介電常數介電層124之外緣，即距離334實質上等於距離336。
具體來說，於蝕刻過程302之兩步驟或其中一步驟期間，可於半導體元件100上沉積聚合氣體物質以控制多晶矽層128相對於介面層122、高介電常數介電層124及/或覆蓋層126的蝕刻，導致如第1A圖與第1B圖所示之基底外型。舉例來說，為形成基底外型，於第二蝕刻步驟中沿著多晶矽層128之側壁沉積的聚合氣體物質少於第一蝕刻步驟(即多晶矽層128的非等向性蝕刻)，則多晶矽層128可相對於介面層122及/或高介電常數介電層124受到更多橫向(即X方向上)蝕刻。替代地或進一步地，可於第二蝕刻步驟中沉積更多的聚合氣體物質以限制介面層122及/或高介電常數介電層124相對於多晶矽層128的橫向蝕刻之程度，使得部分剩餘的介面層122及/或高介電常數介電層124可於X方向上橫向延伸超出虛設閘電極130的外緣(例如像是第8A圖與第8B圖所示)。於一些實施方式中，由於多晶矽層128靠近介面層122與高介電常數介電層124的底部被蝕刻 的程度小於頂部，虛設閘電極130可配置以具有傾斜的側壁，如第1A圖與第1B圖所示。聚合氣體物質的例子包含：含氧物質、含二氧化碳的物質、含氮物質、產生聚合物蝕刻副產物的物質或上述物質之組合。此外，可額外使用不同的蝕刻劑或蝕刻劑的組合(或者是替代沉積聚合物氣態物質)來達成多晶矽層128、高介電常數介電層124、介面層122及/或覆蓋層126的選擇性蝕刻，以形成所述之基底外型。
請參照第2A圖以及第9圖。方法200於操作212中於虛設閘電極130的兩側上且於半導體層104的源極/汲極區域之間形成摻雜區域108(例如是LDD區域或源極/汲極延伸區域)。舉例來說，藉由使用傾斜與旋轉離子注入並使用虛設閘電極130作為遮罩來將離子注入到半導體層104中，接著執行退火過程以活化摻雜劑，可形成摻雜區域108。摻雜區域108可能包含在半導體層104之頂面下方不同深度的一或多個層體。取決於期望的FET元件類型，摻雜區108可為n型摻雜區或p型摻雜區。舉例來說，摻雜區域108包含用以形成NFET元件的n型摻雜劑，相反地，摻雜區域108包含用以形成PFET元件的p型摻雜劑。摻雜區域108可形成為橫向延伸至虛設閘電極130下方(如第9圖所示)，或者於一替代實施方式中不延伸至虛設閘電極130下方。於許多實施方式中，摻雜區域108包含半導體元件100之源極/汲極區域的延伸。於一些實施方式中，可於形成閘極間隔物150之後且於在半導體元件100中形成源極/汲極特徵110之前形成摻雜區域108。
請參照第2B圖、第10A圖以及第10B圖。方法200於操作214中沿著虛設閘電極130、高介電常數介電層124、介面層122及/或覆蓋層126之側壁，以及高介電常數介電層124、介面層122及/或覆蓋層126之頂面外露部分形成閘極間隔物150。如第1A圖以及第1B圖所示，閘極間隔物150可能為多層結構，包含如前文所討論之層體152、154、156。層體152、154、156每一者可能藉由沉積覆蓋於隔離結構106、半導體層104以及虛設閘電極130的間隔物材料來形成，隨後以非等向性蝕刻過程來蝕刻間隔物材料，以使隔離結構106、虛設閘電極130之頂面以及半導體層104之頂面外露。間隔物材料沿著虛設閘電極130、高介電常數介電層124、介面層122及/或覆蓋層126之側壁且位於高介電常數介電層124、介面層122及/或覆蓋層126頂面外露部分上方的部分成為閘極間隔物150之層體152、154、156。
請參照第2B圖以及第11圖。方法200於操作218中於半導體元件100中形成源極/汲極特徵110。適於形成源極/汲極特徵110的各種材料已於前文中參照第1A圖以及第1B圖討論。於一實施方式中，方法200藉由一蝕刻過程於部分半導體層104內形成凹槽(圖未示)，並於凹槽內磊晶成長半導體材料作為源極/汲極特徵110。於磊晶成長半導體材料之前，可選擇性地執行清洗過程，以氫氟酸(HF)溶液或其他合適的溶液來清洗凹槽。半導體材料可能向上延伸超過半導體層104之頂面(如第11圖所示)，或者形成於半導 體層104之頂面以下。方法200可分別為NFET與PFET元件形成源極/汲極特徵110。舉例來說，方法200可為NFET元件形成具有n型摻雜矽的源極/汲極特徵110，或為PFET元件形成具有p型摻雜矽鍺的源極/汲極特徵110。方法200可能實施CVD沉積技術(例如：氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、LPCVD、PECVD、其他合適的CVD技術或上述技術之組合)、分子束磊晶(molecular beam epitaxy)、選擇性磊晶成長(selective epitaxial growth，SEG)、其他合適的過程或其組合來形成源極/汲極特徵110。於許多實施方式中，源極/汲極特徵110與摻雜區域108包含半導體類型類似但濃度不同的摻雜劑。舉例來說，源極/汲極特徵110與摻雜區域108可能同樣包含諸如磷的n型摻雜劑，但源極/汲極特徵110相較於摻雜區域108可能具有明顯較高的摻雜劑濃度。於許多實施方式中，源極/汲極特徵110部分重疊摻雜區域108。
請參照第2B圖以及第12圖。方法200於操作218中於源極/汲極特徵110的表面形成矽化物層112。適於形成矽化物層112的各種材料已於前文中參照第1A圖以及第1C圖討論。矽化物層112可能藉由沉積過程形成，而所述沉積過程例如是CVD、ALD、PVD、其他合適的過程或其組合。舉例來說，可於源極/汲極特徵110上沉積金屬層(例如是鎳)，隨後對半導體元件100進行退火使金屬層得與源極/汲極特徵110的半導體材料反應。此後，去除未反應的 金屬層，於源極/汲極特徵110上留下矽化物層112。具體來說，於本實施方式中，矽化物層112環繞於源極/汲極特徵110的上部，並且配合源極/汲極特徵110上部的形狀(例如是六邊形或菱形等)。
一般而言，矽化物層(例如是矽化物層112)可承受最高達約攝氏500度的處理溫度，於是在「後形成高介電常數介電層」製程中，高介電常數介電層(例如是高介電常數介電層124)之形成與熱處理存在毀損矽化物層從而增加元件接觸電阻的風險。因此，在「後形成高介電常數介電層」製程中，矽化物層之形成通常被推遲至以HKMG取代虛設閘電極之後、層間介電層於源極/汲極特徵上方處蝕刻接觸孔之後以及沉積接觸插塞之前。上述過程會將矽化物層與源極/汲極特徵之間的接觸面積限制至透過接觸孔外露的區域，從而限制矽化物層所提供的接觸電阻減小程度。然而，於本揭示中，由於已於較早的製造步驟(例如是操作206)中形成並熱處理高介電常數介電層124，矽化物層112於是可在形成層間介電層114之前形成於源極/汲極特徵110的每一外露表面上，增加矽化物層112與源極/汲極特徵110之間的接觸面積(即降低接觸電阻)。請回頭參照第1E圖，於一示例性實施方式中，矽化物層112形成以包覆源極/汲極特徵110的上部。
請參照第13圖。此後，方法200於源極/汲極特徵110(包含矽化物層112)、虛設閘電極130、閘極間隔物150以及隔離結構106上方形成層間介電層114。於一些實 施方式中，方法200於形成層間介電層114之前形成接觸蝕刻停止層(contact etch-stop layer，CESL，圖未示)。CESL可能包含：氮化矽、氮氧化矽、碳氮氧化矽、其他合適的材料或上述材料之組合，且CESL可能藉由CVD、PVD、ALD形成、其他合適的方法或上述方法之組合來形成。適於形成層間介電層114的各種材料已於前文中參照第1A圖以及第1B圖討論。層間介電層114可能藉由PECVD、FCVD、其他合適的方法或上述方法之組合來形成。方法200接著執行一或多個CMP過程以平坦化半導體元件100之頂面，並使虛設閘電極130之頂面外露(如第10圖所示)。
請參照第2B圖第14圖以及第15圖。方法200於操作220中以如第1A圖以及第1B圖所示之閘電極132來取代虛設閘電極130。請參照第14圖，方法200首先去除虛設閘電極130以形成閘極溝槽148，並使底下之材料層部分外露。虛設閘電極130之去除包含執行一或多個蝕刻過程，其選擇性針對包含於虛設閘電極130中的材料(例如是多晶矽)而非閘極間隔物150、覆蓋層126及/或高介電常數介電層124。所述蝕刻過程可能包含乾蝕刻、濕蝕刻、RIE及/或其他合適的蝕刻方法。於一實施方式中，用以去除虛設閘電極130的蝕刻過程以乾蝕刻劑實施，而所述乾蝕刻劑包含含氟氣體(例如是NF3)、含氫氣體(例如是H2)、氦氣、其他合適氣體或上述氣體之組合。所述蝕刻劑對虛設閘電極130有相當高的蝕刻選擇性，並且不會蝕刻高介電常數介電層124。於許多實施方式中，如第14圖所示，覆蓋層126與硬 遮罩層232於去除虛設閘電極130後被去除，從而於閘極溝槽148內外露高介電常數介電層124。
請參照第15圖。此後，方法200於閘極溝槽148內在高介電常數介電層124上方形成閘電極132，以形成高介電常數金屬閘極120。如第1A圖以及第1B圖所示，閘電極132包含多個導電層，例如功函數金屬層142、144以及塊體導電層146。適於形成功函數金屬層142、144以及塊體導電層146的材料已於前文中討論。功函數金屬層142、144可能為相同的導電性類型(即皆為n型或皆為p型)，或者為相反的導電性類型(即一者為n型，另一者皆為p型)。欲包含的功函數金屬層的數目以及類型取決於最終的高介電常數金屬閘極120期望的閥值電壓。雖然未示於圖中，但閘電極132可能進一步包含其他材料層，例如：額外的功函數金屬層、覆蓋層、阻擋層、擴散層、其他合適的層體或其組合。包含於閘電極132中的各種材料層可藉由任何合適的過程沉積，例如：CVD、PVD、ALD、電鍍、化學鍍、其他合適的沉積過程或上述過程之組合。此後，方法200執行一或多個CMP過程以平坦化半導體元件100之頂部，從而使閘電極132之頂面、閘極間隔物150及/或層間介電層114之頂面外露。
於許多實施方式中，由於高介電常數介電層124於形成與去除虛設閘極電極130之前形成，閘極溝槽148中未形成高介電常數材料，因此，用於形成多個導電層的處理窗口增大，如此一來，相較於在閘極溝槽148中形成 高介電常數介電層124作為部分閘極取代過程的實施例，可將於閘極溝槽148中容納更多的導電層。允許包含額外的功函數金屬層提供微調高介電常數金屬閘極120之閥值電壓的機會，從而提升半導體元件100的性能。此外，增大處理窗口使塊體導電層146得形成以具有更大的厚度，從而降低塊體導電層146與隨後形成於高介電常數金屬閘極120上的接觸插塞(圖未示)之間的接觸電阻。
請參照第16圖。方法200於操作222中於層間介電層114內形成源極/汲極接觸插塞160，使得接觸插塞160接觸形成於源極/汲極特徵110上的矽化物層112。適於形成接觸插塞160的材料已於前文中參照第1A圖以及第1C圖討論。接觸插塞160可能包含：銅(Cu)、鈷(Co)、釕(Ru)、鎢(W)、鋁(Al)、其他合適的導電材料或上述材料之組合。接觸插塞160可能藉由圖案化並蝕刻層間介電層114以於層間介電層114中源極/汲極特徵110上方處形成接觸孔，隨後於接觸孔中沉積一或多種導電材料來形成，而所述導電材料沉積方法例如是CVD、ALD、PVD、電鍍、化學鍍、其他合適的方法或上述方法之組合。接著實施一或多個CMP過程以從半導體元件100的頂面去除多餘的材料，使得高介電常數金屬閘極120、接觸插塞160以及層間介電層114的頂面共平面。
請回頭參照第2B圖。接下來，方法200於操作224中對半導體元件100執行額外的處理步驟。舉例來說，方法200可能形成額外的垂直互連特徵，例如是連接接觸插 塞160(亦稱為元件級接觸)之導通孔，或者形成多層互連特徵，例如是包含導電線以及形成於半導體元件100上方的層間介電材料的金屬層。
儘管前文所敘述之實施方式展示FinFET，但本揭示的發明概念可應用於包含平面FET的其他類型電晶體。舉例來說，在平面FET中，半導體層104為基板102的一部分，且基板102可能為塊體矽基板或SOI基板。所揭示之製造方法可被類似地應用於此等平面FET，以於形成虛設閘電極之前形成高介電常數介電層，並且在最終的電晶體中保留此高介電常數介電層，如前文中關於FinFET所敘述的。
儘管非意圖做限定，本揭示的一或多個實施方式提供予半導體元件及其形成方法許多益處。舉例來說，相反於「後形成高介電常數介電層」製程，於虛設閘極電極之形成與去除之前形成高介電常數介電層增大於閘極取代過程中可用於形成多個導電層(例如是功函數金屬層142、144)的處理窗口，提供調整最終的高介電常數金屬閘極之閥值電壓的機會以提升元件性能。此外，由於矽化物層可於形成與退火高介電常數介電層之後形成，可以將處理高介電常數介電層所引起對矽化物層的熱損傷減少(或降至最低)，且相較於以隨後的圖案化過程形成矽化物層的方式，矽化物層可形成以具有較大之表面積，促使接觸插塞與源極/汲極特徵之間的接觸電阻減小。
依據本揭示的一些實施方式，一種半導體結構形成方法包含：提供半導體層；於半導體層上方形成介面層； 於介面層上方沉積高介電常數介電層；於高介電常數介電層上方形成虛設閘電極；圖案化虛設閘電極、高介電常數介電層以及介面層，使得虛設閘電極之寬度小於高介電常數介電層之寬度；於圖案化之後，沿著虛設閘電極、高介電常數介電層以及介面層之側壁形成間隔物；於半導體層上方形成多個源極/汲極特徵；以及以金屬閘電極取代虛設閘電極以形成高介電常數金屬閘極結構。
於本揭示的一或多個實施方式中，半導體結構形成方法進一步包含於沉積高介電常數介電層之後以及形成虛設閘電極之前，執行尖波退火過程。
於本揭示的一或多個實施方式中，半導體結構形成方法進一步包含於沉積高介電常數介電層之後以及形成虛設閘電極之前，於高介電常數介電層上方沉積覆蓋層。
於本揭示的一或多個實施方式中，於沉積高介電常數介電層之後以及形成虛設閘電極之前，半導體結構形成方法進一步包含：於氮氣環境中對覆蓋層執行尖波退火過程；以及於取代虛設閘電極之前移除覆蓋層。
於本揭示的一或多個實施方式中，於形成虛設閘電極之前，半導體結構形成方法進一步包含：於覆蓋層上方沉積含矽覆蓋層；對含矽覆蓋層執行尖波退火過程；以及移除含矽覆蓋層。
於本揭示的一或多個實施方式中，圖案化之步驟移除部分介面層，使得介面層之寬度大於高介電常數介電層之寬度。
於本揭示的一或多個實施方式中，半導體結構形成方法進一步包含於取代虛設閘電極之前，於源極/汲極特徵之表面形成矽化物層。
依據本揭示的一些實施方式，一種半導體結構形成方法包含：於鰭上方形成介面層，鰭沿著第一方向延伸；於介面層上方沉積高介電常數介電層；於高介電常數介電層上方沉積多晶矽層，多晶矽層沿著第二方向延伸，第二方向實質上垂直於第一方向；圖案化多晶矽層、高介電常數介電層以及介面層，使得高介電常數介電層於第一方向上部份延伸超出多晶矽層之外緣；於圖案化之後，沿著多晶矽層之側壁形成多個閘極間隔物，其中閘極間隔物部分形成於高介電常數介電層延伸超出多晶矽層之外緣的部分上方；於鰭中形成多個源極/汲極特徵；於源極/汲極特徵之表面形成矽化物層；於多晶矽層、閘極間隔物以及矽化物層上方形成層間介電層；移除多晶矽層以使高介電常數介電層外露；於高介電常數介電層上方形成金屬閘極；以及於層間介電層中形成源極/汲極接觸插塞，源極/汲極接觸插塞接觸矽化物層。
於本揭示的一或多個實施方式中，圖案化多晶矽層、高介電常數介電層以及介面層之步驟包含：於多晶矽層之一部分上方形成蝕刻遮罩；以及執行蝕刻過程以移除多晶矽層外露出蝕刻遮罩的部分，使得經圖案化之多晶矽層具有傾斜之側壁。
於本揭示的一或多個實施方式中，蝕刻過程選擇性地部分移除介面層以及高介電常數介電層至少其一。
於本揭示的一或多個實施方式中，於沉積高介電常數介電層之後以及形成多晶矽層之前，半導體結構形成方法進一步包含：對高介電常數介電層實施退火；於高介電常數介電層上方沉積含鈦覆蓋層；以及對含鈦覆蓋層實施退火。
於本揭示的一或多個實施方式中，移除多晶矽層之步驟選擇性地不移除高介電常數介電層。
於本揭示的一或多個實施方式中，移除多晶矽層之步驟包含執行乾蝕刻過程，乾蝕刻過程以三氟化氮、氫氣、氦氣或其組合實施。
依據本揭示的一些實施方式，一種半導體結構包含高介電常數金屬閘極、多個源極/汲極特徵以及接觸插塞。高介電常數金屬閘極設置於半導體層之通道區域上方，而半導體層設置於基板上方。高介電常數金屬包含介面層、高介電常數介電層、電極以及多個閘極間隔物。介面層設置於半導體層上方，且具有沿第一方向之第一長度。高介電常數介電層設置於介面層上方，且具有沿第一方向之第二長度。電極設置於高介電常數介電層上方，且具有沿第一方向之第三長度。第一長度以及第二長度皆大於第三長度。閘極間隔物沿著電極之側壁設置，且閘極間隔物之底部接觸高介電常數介電層之頂面。源極/汲極特徵設置於半導體層中，並且位於高介電常數金屬閘極的相對兩側。接觸插塞設置於源極/汲極特徵上方。
於本揭示的一或多個實施方式中，閘極間隔物包含第一碳氧氮化矽層、第二碳氧氮化矽層以及氮化矽層。第一碳氧氮化矽層沿著電極之側壁設置，並且設置於高介電常數介電層之頂面以及介面層之頂面外露部分的上方。第二碳氧氮化矽層設置於第一碳氧氮化矽層上方，且第二碳氧氮化矽層不同於第一碳氧氮化矽層。氮化矽層設置於第二碳氧氮化矽層上方。
於本揭示的一或多個實施方式中，電極之側壁直接接觸閘極間隔物。
於本揭示的一或多個實施方式中，半導體結構進一步包含矽化物層，設置於源極/汲極特徵上方。矽化物層包覆源極/汲極特徵。
於本揭示的一或多個實施方式中，矽化物層之底部低於介面層。
於本揭示的一或多個實施方式中，電極之外緣至高介電常數介電層之外緣的距離大於電極之外緣至介面層之外緣的距離。
於本揭示的一或多個實施方式中，電極之外緣至高介電常數介電層之外緣的距離小於電極之外緣至介面層之外緣的距離。
前面概述若干實施方式之特徵，使本領域具普通技術者可對本揭示的態樣有更佳地理解。本領域具普通技術者應當理解，可容易地將本揭示作為設計或修改其他用以實現與本文中所介紹的實施方式相同之目的及/或達成與本 文中所介紹的實施方式相同之優點的製程與結構。本領域具普通技術者還應理解，此等對等構造不脫離本揭示之精神與範圍，且在不脫離本揭示的精神與範圍的情況下，可於本文中進行各種改變、替換與變更。
100‧‧‧半導體元件
102‧‧‧基板
104‧‧‧半導體層
106‧‧‧隔離結構
108‧‧‧摻雜區域
110‧‧‧源極/汲極特徵
112‧‧‧矽化物層
114‧‧‧層間介電層
120‧‧‧高介電常數金屬閘極
122‧‧‧介面層
124‧‧‧高介電常數介電層
132‧‧‧閘電極
142、144‧‧‧功函數金屬層
146‧‧‧塊體導電層
150‧‧‧閘極間隔物
160‧‧‧接觸插塞

Claims (1)

  1. 一種半導體結構形成方法，包含：提供一半導體層；於該半導體層上方形成一介面層；於該介面層上方沉積一高介電常數介電層；於該高介電常數介電層上方形成一虛設閘電極；圖案化該虛設閘電極、該高介電常數介電層以及該介面層，使得該虛設閘電極之一寬度小於該高介電常數介電層之一寬度；於該圖案化之後，沿著該虛設閘電極、該高介電常數介電層以及該介面層之側壁形成一間隔物；於該半導體層上方形成多個源極/汲極特徵；以及以一金屬閘電極取代該虛設閘電極以形成一高介電常數金屬閘極結構。
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