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TWI703711B - 半導體元件及其製造方法 - Google Patents

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TWI703711B
TWI703711B TW108129062A TW108129062A TWI703711B TW I703711 B TWI703711 B TW I703711B TW 108129062 A TW108129062 A TW 108129062A TW 108129062 A TW108129062 A TW 108129062A TW I703711 B TWI703711 B TW I703711B
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吳振勇
金允哲
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大陸商長江存儲科技有限責任公司
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Abstract

一種半導體元件，包括第一基底，第一基底具有用於形成記憶體單元的第一側和與第一側相對的第二側。半導體元件還包括摻雜區域和第一連接結構。摻雜區域形成在第一基底的第一側中，並且電耦合到電晶體的至少一源極端子。第一連接結構被形成在第一基底的第二側之上，並且通過第一通孔電耦合到摻雜區域。第一通孔從第一基底的第二側延伸到摻雜區域。

Description

半導體元件及其製造方法
本發明係關於一種半導體元件，特別是關於一種包括3D-NAND記憶體的半導體元件。
隨著積體電路中元件的臨界尺寸縮小到常規記憶體單元技術的極限，設計人員一直在尋求堆疊複數個記憶體單元平面的技術，以實現更大的儲存容量，並實現更低的每位元成本。
3D-NAND記憶體元件是堆疊複數個記憶體單元平面以實現更大儲存容量並且實現更低的每位元成本的示例性元件。在相關的3D-NAND架構中，週邊電路佔據晶片面積的約20-30%，這降低了NAND位元密度。隨著3D-NAND技術持續發展到128層及以上，週邊電路可能佔據總晶片面積的50%以上。
在交叉堆疊結構中，處理資料I/O以及記憶體單元操作的週邊電路使用使得能夠實現所需的I/O速度和功能的邏輯技術節點(即14nm，7nm)在單獨的晶片(CMOS晶片)上處理。一旦完成單元陣列晶片的處理，兩個晶片就通過數百萬個金屬垂直互連(通孔)電連接，這些互連可透過製程步驟中在整個晶片上同時形成。通過使用創新的交叉堆疊結構，週邊電路現在位於單元陣列晶片中形成的單元陣列晶片之上，這使得NAND位元 密度比相關的3D-NAND高得多，而總成本則有限地增加。
本發明涉及具有交叉堆疊結構的3D-NAND記憶體元件的形成以及形成頂部觸點和底部觸點以分別耦合到n井區域的方法，從而降低與n井區域的接觸電阻。
相關的3D-NAND記憶體元件可以包括形成在基底的頂部區域中的兩個或更多個n井區域，以及形成在兩個或更多個n井區域之上的兩個或更多個陣列共用源極(ACS)結構。所述兩個或更多個ACS結構中的每個都與相應的n井區域接觸。相關的3D-NAND記憶體元件還可以具有多條M1佈線。所述M1佈線通過複數個M1通孔(VIA)電耦合到所述ACS結構。多條源極線被定位在所述多條M2佈線之上。所述源極線通過複數個M2通孔電耦合到所述M1佈線。
在相關的3D-NAND記憶體元件中，輸入電壓通過由所述源極線、所述M2通孔、所述M1佈線、所述M1通孔和所述ACS結構形成的導電通道而被施加到所述n井區域。所述ACS結構通常是沿3D-NAND記憶體元件的字元線(WL)方向的壁形線接觸。這樣壁形接觸需要足夠的導電性以防止在感測操作中產生接地雜訊。所述ACS結構可以利用鎢、多晶矽或鎢加多晶矽來形成，因為鎢、多晶矽或鎢加多晶矽是以最小的空隙適形地填充深和寬的接觸溝槽的適當的材料。儘管具有製程友好特性，但與其他接觸金屬(例如Cu或Al)相比，鎢和多晶矽具有相對高的電阻率。隨著3D-NAND堆疊體的高度隨著其儲存密度的增加而增加，ACS結構的高度相應地增加。ACS結構的電阻不可避免地在3D-NAND堆疊體的高度方向上激增。為了減小沿著高度升高的這種電阻增加，ACS區域的寬度應該成比例 地增大，這繼而影響由於高的鎢應力導致的晶片尺寸和晶片機械穩定性。
在本公開中，應用交叉堆疊結構以形成3D-NAND記憶體元件。在所述交叉堆疊結構中，在CMOS基底(或週邊電路基底)的頂表面上形成複數個電晶體，並且在單元陣列基底的頂表面上形成記憶體單元堆疊體。通過將通孔與單元陣列基底鍵合來鍵合CMOS基底。這裡，CMOS基底的頂表面和單元陣列基底的頂表面以彼此面對的方式對準。
在所公開的3D-NAND記憶體元件中，兩個或更多個n井區域在單元陣列基底中從單元陣列基底的頂表面延伸。在單元陣列晶片的底表面上形成複數個底部源極線。底部源極線通過複數個通孔觸點而被耦合到n井區域。通孔觸點被形成為從單元陣列晶片的底表面延伸以到達n井區域。此外，n井區域通過導電通道而被耦合到複數個頂部源極線，導電通道由以下項形成：在n井區域之上形成並且電耦合到n井區域的兩個或更多個ACS結構，在ACS結構之上形成並且電耦合到ACS結構的多條M1佈線，以及在M1佈線之上形成並且電耦合到M1佈線的複數個頂部源極線。
通過引入以上描述的這樣的交叉點結構，底部源極線(或底部源極線網)可以從單元陣列基底的拋光背面(即，底表面)電耦合到n井區域。因此，可以減小源極線對n井區域的電阻。與相關的3D-NAND記憶體元件相比，其中，n井區域通過由源極線、M2通孔、M1佈線、M1通孔和ACS結構形成的導電通道耦合到源極線網格(或源極線)，本公開可以具有通過由導電金屬(例如Cu)製成的通孔觸點從源極線到n井區域直接連接。與相關示例不同，本公開可以提供若干優點。例如，源極線對n井區域的電阻減小降低了接地雜訊，接地雜訊是n井區域中不希望的電壓增加。而且，ACS結構的電阻不會影響記憶體元件的源極側電阻和接地雜訊。此外，所公開的結構可以消除用於添加觸點以連接源極線網格的M1佈線與相關 示例中的ACS結構之間的間隙，這繼而有助於字元線方向上的晶片尺寸減小。
根據本公開的一個方面，提供一種如下的半導體元件架構。半導體元件可以包括第一基底，第一基底具有用於形成記憶體單元的第一側和與第一側相對的第二側。半導體元件還包括摻雜區域和第一連接結構(也稱為第一源極線網格)。摻雜區域形成在第一基底的第一側中並且電耦合到電晶體的至少一源極端子(例如，串聯連接的複數個電晶體的末端電晶體的源極端子)。第一連接結構被形成在第一基底的第二側之上並且通過第一通孔電耦合到摻雜區域。第一通孔從第一基底的第二側延伸到摻雜區域。
在一些實施例中，半導體元件還可以包括：形成在摻雜區域之上並且電耦合到摻雜區域的共用源極結構(也稱為陣列共用源極結構)，形成在共用源極結構之上並且通過第二通孔電耦合到共用源極結構的位元線，以及位於位元線之上並且通過第三通孔電耦合到位元線的第二連接結構(也稱為第二源線網格)。第一連接結構和第二連接結構彼此耦合。
在一些實施例中，電晶體被形成在第二基底的第一側中，並且鍵合通孔被形成在電晶體上並且被耦合到電晶體。另外，第一基底的第一側和第二基底的第一側以彼此面對的方式對準，使得電晶體通過鍵合通孔電耦合到第二連接結構。
半導體元件還可以包括第四通孔，第四通孔被形成在第二連接結構之上並且被連接到鍵合通孔。第一基底和第二基底通過第四通孔和鍵合通孔彼此鍵合。
在一些實施例中，第一通孔延伸穿過摻雜區域並與共用源極結構接觸。半導體元件可以包括設置在第一通孔與第一基底之間的間隔層， 從而從第一基底隔離第一通孔。
額外地，可以在第一通孔和摻雜區域之間佈置高度摻雜的n+區域，並且摻雜區域是n型的。第一通孔可以具有至少一個具有錐形橫截面或截頭圓錐形狀的延伸壁形狀。
在一些實施例中，半導體元件還包括從第一基底的第一側延伸的複數個通道結構，以及以階梯配置定位在第一基底的第一側之上的多條字元線。多條字元線通過複數個絕緣層彼此間隔開。通道結構延伸通過多條字元線和複數個絕緣層。複數個通道結構被設置在位元線下方，並且共用源極結構延伸穿過複數個字元線和複數個絕緣層並且分隔複數個通道結構。
根據本公開的另一方面，公開了一種用於製造3D記憶體元件方法。在所公開的方法中，形成從第一基底的第二側延伸的第一通孔。第一基底具有相對的第一側，在第一側上，記憶體堆疊體被形成。記憶體堆疊體包括位於第一基底的第一側中的摻雜區域。摻雜區域電耦合到電晶體的至少一源極端子(例如，串聯連接的複數個電晶體的末端電晶體的源極端子)，並且第一通孔與摻雜區域直接接觸。此外，在第一通孔上形成第一連接結構，使得第一連接結構通過第一通孔電耦合到摻雜區域。
在一些實施例中，在所公開的方法中，從第一基底的第二側移除第一基底的一部分。隨後形成了第一通孔。第一通孔從第一基底的第二側延伸到摻雜區域。進一步，第一連接結構被形成在第一通孔上。
額外地，共用源極結構可以被形成在摻雜區域之上並且電耦合到摻雜區域。在共用源極結構上形成位元線，並且位元線通過第二通孔電耦合到共用源極結構。此外，在位元線上形成第二連接結構。第二連接結構通過第三通孔電耦合到位元線。第一連接結構和第二連接結構彼此耦合。
在所公開的方法中，一種電晶體被形成在第二基底的第一側上。在電晶體上形成鍵合通孔。鍵合通孔電耦合到電晶體。此外，第一基底和第二基底通過鍵合通孔鍵合，其中，第二連接結構與電晶體對齊，並且通過鍵合通孔電耦合到電晶體。
在一些實施例中，形成穿矽通孔(TSV)，其從第一基底的第二側延伸到第一基底的第一側。第一連接結構和第二連接結構通過TSV電連接。在一些實施例中，在第一通孔與摻雜區域之間形成n+區域，並且摻雜區域是n型的。
根據本公開的又一方面，可以提供一種3D-NAND記憶體。3D-NAND記憶體包括形成在週邊電路基底的第一側中的電晶體，形成在單元陣列基底的第一側之上的記憶體單元堆疊體，以及形成在單元陣列基底的相對的第二側之上的第一連接結構。記憶體單元堆疊體還包括形成在單元陣列基底的第一側中的摻雜區域。摻雜區域通過第一通孔電耦合到第一連接結構，第一通孔從單元陣列基底的第二側延伸到摻雜區域。記憶體單元堆疊體還包括共用源極結構，共用源極結構從摻雜區域朝向週邊電路基底的第一側延伸並且電耦合到摻雜區域。在記憶體單元中，位元線位於共用源極結構與第二連接結構之間。位元線通過第二通孔電耦合到共用源極結構。第二連接結構通過第三通孔電耦合到位元線，並且單元陣列基底的第一側和週邊電路基底的第一側以彼此面對的方式對準，使得電晶體耦合到第二連接結構。
10:第一基底
10a:頂表面
12:NMOS電晶體
14:PMOS電晶體
16:鍵合通孔
18:第二基底
18a:頂表面
18b:底表面
20:頂部源極線
22:第三通孔
24:M1佈線
26:第二通孔
28”:底部
28a、28b:ACS結構
30a、30b:n井區域
32:第一通孔
34:底部源極線
36:p井區域
38:通道結構
40:虛設通道結構
42:字元線
44:絕緣層
46:介電層
48:通道接觸
50:間隔層
70:CMOS基底
70a:頂表面
72:NMOS電晶體
74:PMOS電晶體
76:鍵合通孔
78:n井區域
80:單元陣列基底
80a:頂表面
82:ACS結構
84:通道結構
86:M1佈線
88:M1通孔
90:M2通孔
92:源極線
94:p井區域
100:記憶體元件
200:記憶體元件
800:方法流程
S801、S810、S820、S830、S840、S899:步驟
當結合圖式閱讀時，從以下詳細描述中可以最好地理解本公開的各方 面。應注意，根據工業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚討論，可以任意增加或減小各種特徵的尺寸。
第1A圖是根據本公開的示例性實施例的3D-NAND記憶體元件在三維中的示意性透視圖。
第1B圖是根據本公開的示例性實施例的3D-NAND記憶體元件的截面圖。
第2圖是根據本公開的示例性實施例的相關3D-NAND記憶體元件在三維中的示意性透視圖。
第3A圖至第7圖是根據本公開的示例性實施例的製造3D-NAND記憶體元件的各種中間步驟的透視圖和截面圖。
第8圖是根據本公開的實施例的用於製造3D-NAND記憶體元件的示例性過程的流程圖。
以下公開內容提供了用於實現所提供的主題的不同特徵的許多不同實施例或示例。以下描述部件和佈置的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在隨後的描述中在第二特徵之上或上形成第一特徵可以包括第一特徵和第二特徵彼此直接接觸的實施例，並且還可以包括形成有設置在所述第一特徵與所述第二特徵之間的額外特徵的實施例，使得所述第一特徵與所述第二特徵可以不直接接觸。另外，本公開可以在各種示例中重複圖式編號和/或圖式標記。該重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文中可以為方便說明而使用空間上的相對術語，例如 「下方」，「之下」，「下面」，「之上」，「上方」等，以描述如圖式中所示的一個元件或特徵與另外(一個或複數個)元件或(一個或複數個)特徵的關係。除了圖式中所示的取向之外，空間上相對的術語旨在包括設備在使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且相應地，本文中使用的空間上的相對描述符可以類似地解釋。
第1A圖是3D-NAND記憶體元件100的透視圖並且第1B圖是3D-NAND記憶體元件100的截面圖。第1B圖中的3D-NAND記憶體元件100的截面圖是從第1A圖中的記憶體元件100線從剖線A-A'沿著Y方向(即，位元線方向)獲得的。
如第1A圖中所示，記憶體元件100可以具有適合於互補金屬氧化物半導體(CMOS)技術的第一基底10，並且被稱為CMOS基底10或週邊電路基底10。使用p型MOS(PMOS)電晶體和n型MOS(NMOS)電晶體形成CMOS技術中的電路。在一些示例中，PMOS電晶體和NMOS電晶體統稱為CMOS電晶體。在CMOS基底10的頂表面10a上形成複數個CMOS電晶體。CMOS電晶體可以形成電路以處理資料I/O以及記憶體元件100的記憶體單元操作。例如，如第1A圖中所示，複數個NMOS電晶體12和複數個PMOS電晶體14被形成在CMOS基底10的頂部上。
此外，在CMOS電晶體上形成複數個鍵合通孔16，並且將其電耦合到CMOS電晶體。例如，鍵合通孔16可以電連接到CMOS電晶體的閘極、源極區域或汲極區域。
記憶體元件100還包括適合於記憶體單元的第二基底18，並且被稱為單元陣列基底18。可以在單元陣列基底18的頂表面18a上形成記憶體單元堆疊體，並且可以在單元陣列基底18的相對的底表面18b上形成多條底部 源極線34。在一些示例中，底部源極線34被連接以形成底部源極線網格，並且底部源極線網格也可以被稱為底部連接結構。記憶體單元堆疊體包括從頂表面18a延伸到單元陣列基底18中的兩個或更多個n井區域30(在第1A圖和第1B圖中示為30a和30b)。n井區域30通過複數個第一通孔32耦合到底部源極線34，第一通孔32從單元陣列基底18的底表面18b延伸到n井區域30。兩個或更多個陣列共用源極(ACS)結構28從n井區域30朝向CMOS基底10的頂表面10a延伸並且被耦合到n井區域30。兩個或更多個n井區域30中的每個可以與相應的ACS結構直接接觸。
多條M1佈線24位於ACS結構28與多條頂部源極線20之間。在一些示例中，頂部源極線20被連接以形成頂部源極線網格，並且所述頂部源極線網格也可以稱為頂部連接結構。M1佈線24通過複數個第二通孔26耦合到ACS區域28。例如，如第1B圖中所示，ACS結構28a可以通過第二通孔26連接到M1佈線24。應該提到的是，M1佈線24包括耦合到複數個通道結構38的多條位元線。通道結構38在第1B圖中示出。
頂部源極線20被形成在M1佈線24之上，並且通過複數個第三通孔22耦合到M1佈線24。例如，如第1B圖中所示，頂部源極線20通過第三通孔22電連接到M1佈線24。在所公開的記憶體元件100中，單元陣列基底18的頂表面18a和CMOS基底10的頂表面10a以彼此面對的方式對準，使得電晶體通過鍵合通孔16耦合到頂部源極線20。如第1B圖中所示，源極線20通過鍵合通孔16電連接到PMOS電晶體14。
單元陣列基底18可以包括形成在單元陣列基底18的頂部區域中的p井區域36，其中n井區域30可以被定位於p井區域36中。根據設計要求，p井區域36可以從頂表面18a延伸到單元陣列基底18中，深度為0.5μm至5μm。p井也被稱為「主動區」，因為在對記憶體元件100抹除或編寫設計 期間將電壓施加到此區域。p井還可以被配置為將記憶體單元堆疊體與相鄰部件隔離。
如第1B圖中所示，頂部源極線20通過一個或複數個鍵合通孔16電耦合到一個或複數個CMOS電晶體，例如PMOS電晶體14中的一個。M1佈線24通過第三通孔22電耦合到頂部源極線20。ACS結構28a通過第二通孔26電耦合到M1佈線24。n井區域30a與ACS結構28a接觸。n井區域30還從頂表面18a延伸到單元陣列基底18中。第一通孔32從底表面18b延伸到單元陣列基底18中到n井區域30。底部源極線34形成在第一通孔32之上並與第一通孔32直接接觸。
如第1B圖中所示，記憶體元件100還包括複數個通道結構38。通道結構38沿著垂直於單元陣列基底18的高度方向(Z方向)從單元陣列基底18的頂表面18a突出。在記憶體元件100中，複數個字元線42以階梯配置定位在單元陣列基底18的頂表面18a之上，並且通過複數個絕緣層44彼此間隔開。通道結構38延伸穿過多個字元線42和複數個絕緣層44。通道結構38通過頂部通道觸點(未示出)電耦合到M1佈線24。在第1B圖的示例中，連接到通道結構38的M1佈線24被配置為用於記憶體單元陣列的位元線，並且可以被稱為位元線24。M1佈線24沿單元陣列基底18的長度方向(Y方向)延伸。ACS結構28沿高度方向延伸穿過多個字元線42和複數個絕緣層44，並且還沿單元陣列基底18的寬度方向(X方向)延伸。複數個通道結構38由ACS區域28a、28b分隔。
在一些實施例中，記憶體元件100還包括複數個虛設通道結構40。虛設通道結構40沿著單元陣列基底18的高度方向從單元陣列基底18的頂表面18a突出。一些虛設通道結構40可以進一步延伸穿過字元線42和絕緣層44。
在一些實施例中，ACS結構28可具有由鎢製成的頂部28'和由多晶矽製成的底部28”。通道結構38可具有圓柱形狀，其具有側壁和底部區域。當然，其他形狀也是可能的。通道結構38沿著單元陣列基底18的高度方向形成，並且與單元陣列基底18通過通道結構38的底部通道接觸48電耦合。每個通道結構38還包括相應的通道層、相應的穿隧層、相應的電荷捕獲層和相應的阻障層。為簡單和清楚起見，第1A圖、第1B圖中未示出通道層、穿隧層、電荷捕捉層和阻障層。
在一些實施例中，頂部源極線20和底部源極線34通過一個或複數個矽通孔(TSV)電連接，所述一個或複數個矽通孔(TSV)未在第1A圖和第1B圖中示出。
在一些實施例中，在第一通孔32與單元陣列基底18之間形成複數個間隔層50，以便將第一通孔32與單元陣列基底18隔離。間隔層50可以是介電層，例如四乙氧基矽烷(TEOS)層。第一通孔32可具有延伸的壁形狀，所述壁形狀具有錐形橫截面、截頭圓錐形狀或其他合適的形狀。
在一些實施例中，可以在頂部源極線20上形成複數個第四通孔(未示出)。隨後可以用鍵合通孔16鍵合第四通孔，使得頂部源極線20通過鍵合的第四和鍵合通孔電耦合到電晶體。
在一些實施例中，複數個n+區域(未示出)可以佈置在第一通孔32與n井區域30之間，以改善第一通孔32與n井區域30之間的導電性。n+區域中的每個可以設置在相應的第一通孔和相應的n井區域30之間。可以通過離子佈植製程來利用磷摻雜n井區域30，摻質濃度為10e11cm-3至10e14cm-3。n+區域可摻雜磷，摻雜濃度為10e14cm-3至10e18cm-3。
在一些實施例中，可以在單元陣列晶片18的底表面18b上形成介電層46，並且在介電層46中形成底部源極線34。此外，絕緣層(未示出) 可以設置在單元陣列晶片18的底表面18b與底部源極線34之間，使得底部源極線34與單元陣列18間隔開。因此，第二通孔32可以延伸穿過絕緣層，並且還從底表面18b延伸到單元陣列晶片18中。
第一通孔32可以由Cu，W，Ru或其他合適的材料製成。在一些實施例中，阻障層可以設置在第一通孔32與間隔層50之間。阻障層可以由Ta、TaN、Ti、TiN或其他合適的材料製成。頂部源極線20和底部源極線34可以由Cu、Al、W或其他合適的材料製成。
應該提到的是，第1A圖和第1B圖僅是所公開的3D-NAND記憶體元件100的示例性實施例。3D-NAND記憶體元件可以根據不同的設計要求包括其他部件、結構和尺寸。
第2圖是根據本公開的示例性實施例的相關3D-NAND記憶體元件在三維中的示意性透視圖。記憶體元件200具有CMOS基底70。在CMOS基底70的頂表面70a上形成複數個CMOS電晶體。CMOS電晶體可以包括NMOS電晶體72和PMOS電晶體74。在CMOS電晶體上形成複數個鍵合通孔76，並且將其電耦合到CMOS電晶體。鍵合通孔76可以電連接到CMOS電晶體的源極區域、汲極區域或閘極。
單元陣列基底80位於鍵合通孔76之上。在單元陣列基底80中形成兩個或更多個n井區域78。n井區域78從頂表面80a延伸到單元陣列基底80中。在單元陣列基底80中，形成p井區域94。p井區域94位於單元陣列基底80的頂部位置。在n井區域78之上，形成兩個或更多個ACS結構82。每個n井區域78與相應的ACS結構82直接接觸。在ACS結構82上，形成複數個M1通孔88。多條M1佈線86被佈置在ACS結構82之上。M1佈線86通過M1通孔88耦合到ACS結構82。
在記憶體元件200中，在M1佈線86上形成複數個M2通孔90。在 M2通孔90上，形成多條源極線(或源極線網格)92。源極線92通過M2通孔90電耦合到M1佈線86。記憶體元件200還包括複數個通道區84。通道區84從頂表面80a突出並沿著單元陣列基底80的高度方向(Z方向)延伸。通道結構84位於M1佈線86下方，並且通過頂部通道觸點(未示出)電耦合到M1佈線86。連接到通道結構的M1佈線86可以命名為位元線。類似於記憶體元件100，記憶體元件200還包括形成在單元陣列基底80的頂表面80a上的多條字元線(第2圖中未示出)。字元線通過複數個絕緣層彼此間隔開(第2圖中未示出)。通道結構84延伸穿過字元線和絕緣層。ACS結構82也延伸通過字元線和絕緣層。
在一些實施例中，通道結構84和n井區域78可以通過鍵合通孔76電耦合到在CMOS基底70中形成的CMOS電晶體。
在相關的3D-NAND記憶體元件200中，輸入電壓可以通過由源極線92、M2通孔90、M1佈線86、M1通孔88和ACS結構82形成的導電通道而被施加到n井區域78。ACS結構82通常是沿著單元陣列基底80的字元線方向(X方向)的壁狀線接觸。這種壁狀接觸需要足夠的導電性以防止在感測操作期間產生的接地雜訊。隨著3D-NAND堆疊體的高度隨密度增加，ACS結構的高度也增加。ACS結構的高度增加導致ACS結構的電阻增加。為了減少這種電阻的量，可以增加ACS結構的寬度，這又由於高鎢應力而影響晶片尺寸和晶片機械穩定性。
第3A圖至第7圖是根據本公開的示例性實施例的製造3D-NAND記憶體元件100的各種中間步驟的透視圖和截面圖。
第3A圖是在單元陣列基底18上形成的記憶體單元堆疊體的示意性透視圖。可以通過各種半導體製程來形成記憶體單元堆疊體。半導體製程可包括微影製程、乾蝕刻製程、濕蝕刻製程、濕清潔製程、佈植製程、 膜沉積製程(即，CVD、PVD、擴散、電鍍)、表面平坦化製程(即，CMP)和其他合適的半導體製程。如第3A圖中所示，記憶體堆疊體可以具有第1A圖中所示的類似配置。例如，記憶體堆疊體可以包括從頂表面18a延伸到單元陣列基底18中的n井區域30。ACS結構28形成在n井區域30之上並與n井區域接觸。ACS區域28和M1佈線24通過第二通孔26電連接。頂部源極線(源極線網格)20通過第三通孔22電連接到M1佈線24。
第3B圖是具有第1B圖中所示的類似配置的記憶體單元堆疊體的截面圖。記憶體單元堆疊體還包括通道結構38和虛設通道結構40。通道結構38和虛設通道結構40從頂表面18a突出並沿著單元陣列基底18的高度方向延伸。通道結構38位於M1佈線24下方，並且通過頂部通道觸點(未示出)電耦合到M1佈線24。連接到通道結構的M1佈線24可以命名為位元線。記憶體單元堆疊體還包括形成在單元陣列基底18的頂表面18a之上的字元線42。字元線42通過絕緣層44彼此間隔開。通道結構38延伸穿過字元線42和絕緣層44。ACS結構28也延伸穿過字元線42和絕緣層44。
在第4A圖和第4B圖中，記憶體單元堆疊體可以顛倒翻轉，並且單元陣列基底18的底表面18b被暴露。可以應用隨後的表面去除製程，例如CMP製程、蝕刻製程或其組合，以從底表面18b移除單元陣列基底18的一部分。在表面去除製程之後，單元陣列基底18的厚度減小。
在第5A圖和第5B圖中，複數個第一通孔33可以通過各種半導體製程形成，包括微影製程、蝕刻製程、膜沉積製程(即，CVD、電鍍)和表面平坦化製程。例如，可以通過微影製程在單元陣列基底18的底表面18b上形成圖案化的遮罩層。乾蝕刻製程可以將遮罩層中的圖案轉移到單元陣列基底中以形成複數個通孔開口。基於膜沉積製程，可以在通孔開口中沉積間隔層50，並且可以在間隔層50上形成導電層(即，Cu)以通過電鍍製 程填充通孔開口。可以應用隨後的表面平坦化製程，例如CMP，以在單元陣列基底的底表面上去除過量的Cu。
保留在通孔開口中的導電層變為第一通孔32。第一通孔32從底表面18b延伸到單元陣列基底18中並落在n井區域30上，從而形成電連接。第二通孔32可以由Cu、W、Ru等製成。在一些實施例中，可以在間隔層50與第一通孔32之間形成阻障層(未示出)。阻障層可以由Ti、TiN、TaN、Ta或其他合適的材料製成。
在一些實施例中，當n井區域被複數個通孔開口暴露時，可以在n井區域的暴露區域處形成複數個n+區域。n+區域可以通過離子佈植製程製成。當形成n+區域時，間隔層50和導電層可以隨後沉積在通孔開口中。
在第6A圖和第6B圖中，底部源極線34可以形成在單元陣列基底18的底表面18a上。在一些實施例中，在形成源極線34之前，可以在底表面18a上形成介電層46，例如SiO。可以應用隨後的微影製程以在介電層46中形成溝槽開口。然後可以應用膜沉積製程以用導電材料填充溝槽開口，例如Cu、Al、W等。可以應用隨後的CMP製程以去除介電層46的頂表面上的過量導電材料。保留在溝槽開口中的導電材料形成底部源極線34。
在第7圖中，可以在CMOS基底10的頂表面10a上形成複數個CMOS電晶體，例如PMOS電晶體14和NMOS電晶體12。可以在CMOS電晶體上形成複數個鍵合通孔16。隨後，單元陣列基底18和CMOS基底10可以通過鍵合通孔16鍵合在一起。CMOS基底10的頂表面10a和單元陣列18的頂表面18a以彼此面對的方式對準，使得電晶體通過鍵合通孔16耦合到頂部源極線20。在第7圖中所示的製造步驟之後，形成3D-NAND記憶體元件100，其具有與第1A圖和第1B圖中所示的記憶體元件相同的配置。
在一些實施例中，第四通孔(未示出)形成在頂部源極線20之 上，並且第四通孔連接到鍵合通孔16，使得單元陣列基底18和CMOS基底10鍵合在一起。
還可以形成複數個TSV(未示出)。TSV可以從單元陣列基底18的底表面18b延伸到單元陣列基底18中，並且連接頂部源極線20和底部源極線34。
第8圖是根據本公開的實施例的用於製造3D-NAND記憶體元件100的示例性過程的流程圖。方法流程800開始於步驟810，其中，可以在第一基底的頂表面上形成記憶體單元堆疊體。第一基底還具有相對的底表面。記憶體單元堆疊體包括形成在第一基底中的兩個或更多個n井區域。兩個或更多個n井區域從頂表面延伸到第一基底中。記憶體堆疊體還可以包括在兩個或更多個n井區域上形成的兩個或更多個ACS結構。每個ACS結構與相應的n井區域直接接觸。在記憶體單元堆疊體中，在ACS結構上形成多條M1佈線。所述M1佈線通過複數個M1通孔電耦合到所述ACS結構。此外，在多條M1佈線上形成多條頂部源極線。M1佈線通過複數個M2通孔電耦合到頂部源極線。在一些實施例中，可以如參考第3A圖-第3B圖所示地執行步驟S810。
然後，方法流程800進行到步驟S820，其中，可以從第一基底的底表面去除第一基底的一部分。可以通過蝕刻製程、CMP製程等或其組合來去除第一基底的底部部分。在一些實施例中，可以如參考第4A圖-第4B圖所示地執行步驟S820。
在步驟S830中，可以形成複數個通孔觸點，其從底表面延伸到第一基底中以接觸n井區域。複數個底部源極線可形成在通孔觸點之上。所述複數個底部源極線通過通孔觸點電連接到n井區域。在一些實施例中，可以如參考第5A圖-第6B圖所示地執行步驟S830。
方法流程800前進到步驟S840，其中，在第二基底的頂表面上形成複數個電晶體，在電晶體上形成複數個鍵合通孔。此外，第一基底和第二基底通過鍵合通孔結合在一起。所述第一基底和所述第二基底的頂表面的頂表面對齊相互面對，使得電晶體耦合到通過接合通孔中的頂部的源極線。在一些實施例中，可以如參考第7圖所示地執行步驟830。
應當注意，可以在方法流程800之前、期間和之後提供額外的步驟，並且對於方法流程800的另外的實施例，可以以不同的順序替換、消除或執行所描述的一些步驟。在隨後的製程步驟中，可以在半導體元件100上形成各種額外的互連結構(例如，具有導電線和/或通孔的金屬化層)。這種互連結構將半導體元件100與其他接觸結構和/或有源元件電連接以形成功能電路。還可以形成諸如鈍化層、輸入/輸出結構等的附加元件特徵。
本文描述的各種實施例提供優於相關記憶體元件的若干優點。在相關的記憶體元件中，輸入電壓通過由源極線、M1佈線、ACS結構和n井區域形成的導電通道而被施加到n井區域。導電通道的電阻不可避免地受到ACS結構的電阻的影響。隨著3D-NAND堆疊體的高度隨密度增加，ACS區域的高度相應地增加。ACS區域的電阻在3D-NAND堆疊體的高度方向上不可避免地增加。ACS區域的電阻增加導致導電通道的電阻升高。因此，導電通道的升高的電阻可能導致在相關記憶體元件的感測操作中產生的接地雜訊。
在所公開的記憶體元件中，通過引入交叉點結構、源極線(或源極線網格)可以從單元陣列基底的拋光背面(即，底表面)電耦合到n井區域。因此，可以減小源極線對n井區域的電阻。源極線對n井區域的電阻降低可以降低接地雜訊。另外，ACS結構的電阻不會影響記憶體元件的源極側電阻和接地雜訊。此外，所公開的結構可以消除用於添加觸點以連 接源線網格和ACS結構的M1佈線之間的間隙，這又有助於減小字元線方向上的晶片尺寸。
以上概述了幾個實施例的特徵，使得本領域通常知識者可以更好地理解本公開的各方面。本領域通常知識者應當理解，他們可以容易地使用本公開作為設計或修改其他過程和結構的基礎，以實現相同的目的和/或實現本文介紹的實施例的相同優點。本領域通常知識者還應該認識到，這樣的等價構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:第一基底
10a:頂表面
12:NMOS電晶體
14:PMOS電晶體
16:鍵合通孔
18:第二基底
18a:頂表面
18b:底表面
20:頂部源極線
22:第三通孔
24:M1佈線
26:第二通孔
28a、28b:ACS結構
30a、30b:n井區域
32:第一通孔
34:底部源極線
36:p井區域
38:通道結構
100:記憶體元件

Claims (20)

  1. 一種半導體元件，包括：第一基底，具有用於形成記憶體單元的第一側和與該第一側相對的第二側；摻雜區域，被形成在該第一基底的該第一側中並且電耦合到電晶體的至少一源極端子；共用源極結構，被形成在該摻雜區域之上，並且電耦合到該摻雜區域；以及第一連接結構，被形成在該第一基底的該第二側之上，並通過第一通孔電耦合到該摻雜區域，該第一通孔從該第一基底的該第二側延伸到該摻雜區域。
  2. 如請求項1所述的半導體元件，還包括：位元線，被形成在該共用源極結構之上，並且通過第二通孔電耦合到該共用源極結構；以及位於該位元線之上的第二連接結構，該第二連接結構通過第三通孔電耦合到該位元線，該第一連接結構與該第二連接結構彼此電耦合。
  3. 如請求項2所述的半導體元件，還包括：形成在第二基底的第一側中的電晶體；以及鍵合通孔，被形成在該電晶體之上，並且電耦合到該電晶體，其中，該第一基底的該第一側和該第二基底的該第一側以彼此面對的方式對準，使得該電晶體通過該鍵合通孔電耦合到該第二連接結構。
  4. 如請求項3所述的半導體元件，還包括：第四通孔，被佈置在該第二連接結構與該鍵合通孔之間。
  5. 如請求項2所述的半導體元件，其中，該第一通孔延伸穿過該摻雜區域並且與該共用源極結構接觸。
  6. 如請求項1所述的半導體元件，還包括：設置在該第一通孔與該第一基底之間的間隔層，從而將該第一通孔與該第一基底隔離。
  7. 如請求項1所述的半導體元件，還包括：設置在該第一通孔與該摻雜區域之間的n+區域，該摻雜區域是n型。
  8. 如請求項1所述的半導體元件，其中，該第一通孔具有延伸的壁形狀，該延伸的壁形狀具有錐形橫截面或截頭圓錐形狀中的至少一種。
  9. 如請求項2所述的半導體元件，還包括：複數個通道結構，從該第一基底的該第一側延伸；以及複數條字元線，以階梯配置定位在該第一基底的該第一側之上，其中，該複數條字元線通過複數個絕緣層彼此間隔開，該些通道結構延伸通過該複數條字元線和該些絕緣層，該些通道結構被設置在該位元線下方，以及該共用源極結構延伸通過該複數條字元線和該些絕緣層，並且分隔該些通道結構。
  10. 一種用於製造半導體元件的方法，包括： 形成從第一基底的第二側延伸的第一通孔，其中，該第一基底具有相對的第一側，在該第一側上形成記憶體堆疊體，該記憶體堆疊體包括位於該第一基底的該第一側中並且電耦合到電晶體的至少一個源極端子的摻雜區域，並且該第一通孔與該摻雜區域電連接，其中，形成該記憶體堆疊體之步驟還包括在該摻雜區域之上形成共用源極結構，並將該共用源極結構耦合到該摻雜區域；以及在該第一通孔之上形成第一連接結構，使得該第一連接結構通過該第一通孔電耦合到該摻雜區域。
  11. 如請求項10所述的用於製造半導體元件的方法，其中，在該第一通孔之上形成該第一連接結構之步驟還包括：從該第一基底的該第二側去除該第一基底的部分；形成從該第一基底的該第二側延伸到該摻雜區域的該第一通孔；以及在該第一通孔上形成該第一連接結構。
  12. 如請求項10所述的用於製造半導體元件的方法，其中，該第一通孔具有延伸的壁形狀，該延伸的壁形狀具有錐形橫截面或截頭圓錐形狀中的至少一種。
  13. 如請求項10所述的用於製造半導體元件的方法，其中，形成該記憶體堆疊體之步驟還包括：在該共用源極結構上形成位元線，該位元線通過第二通孔電耦合到該共用源極結構；以及在該位元線之上形成第二連接結構，該第二連接結構通過第三通孔電耦合 到該位元線，該第一連接結構與該第二連接結構彼此耦合。
  14. 如請求項13所述的用於製造半導體元件的方法，還包括：在第二基底的第一側之上形成電晶體；在該電晶體之上形成鍵合通孔，該鍵合通孔電耦合到該電晶體；以及通過該鍵合通孔鍵合該第一基底和該第二基底，該第二連接結構與該電晶體對準，並且通過該鍵合通孔電耦合到該電晶體。
  15. 如請求項13所述的用於製造半導體元件的方法，還包括：形成從該第一基底的該第二側延伸到該第一基底的該第一側的矽通孔(TSV)，該第一連接結構和該第二連接結構通過該TSV電連接。
  16. 如請求項10所述的用於製造半導體元件的方法，還包括：在該第一通孔與該摻雜區域之間形成n+區域，該摻雜區域是n型。
  17. 一種3D-NAND記憶體，包括：電晶體，被形成在週邊電路基底的第一側中；記憶體單元堆疊體，其被形成在單元陣列基底的第一側之上；以及第一連接結構，其被形成在該單元陣列基底的相對的第二側之上，其中，該記憶體單元堆疊體包括：摻雜區域，被形成在該單元陣列基底的該第一側中並且至記憶體單元的至少一源極端子，該摻雜區域通過從該單元陣列基底的該第二側延伸到該摻雜區域的第一通孔來電耦合到該第一連接結構，共用源極結構，其從該摻雜區朝向該週邊電路基底的該第一側延伸並 且被電耦合到該摻雜區域，以及位於該共用源極結構與第二連接結構之間的位元線，其中，該位元線通過第二通孔電耦合到該共用源極結構，該第二連接結構通過第三通孔電耦合到該位元線，並且該單元陣列基底的該第一側和該週邊電路基底的該第一側以彼此面對的方式對準，使得該電晶體電耦合到該第二連接結構。
  18. 如請求項17所述的3D-NAND記憶體，其中，該第二連接結構通過鍵合通孔電耦合到該電晶體。
  19. 如請求項17所述的3D-NAND記憶體，還包括：形成在該第一通孔與該摻雜區域之間的n+區域，該摻雜區域是n型。
  20. 如請求項17所述的3D-NAND記憶體，其中，該第一通孔具有延伸的壁形狀，該延伸的壁形狀具有錐形橫截面或截頭圓錐形狀中的至少一種。
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