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CN106876401B - 存储器件的形成方法 - Google Patents

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CN106876401B
CN106876401B CN201710131749.3A CN201710131749A CN106876401B CN 106876401 B CN106876401 B CN 106876401B CN 201710131749 A CN201710131749 A CN 201710131749A CN 106876401 B CN106876401 B CN 106876401B
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Abstract

一种存储器件的形成方法，包括：提供底层基底，所述底层基底上具有控制电路；在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度；在所述顶层基底上形成存储单元电路，所述存储单元电路和所述控制电路电学连接。所述方法使存储器件的性能提高。

Description

存储器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种存储器件的形成方法。
背景技术
快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。
随着平面型闪存的发展，半导体的生产工艺取得了巨大的进步。但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D NAND闪存。
然而，现有技术中，3D NAND闪存单元构成的存储器件的性能较差。
发明内容
本发明解决的问题是提供一种存储器件的形成方法，以提高存储器件的性能。
为解决上述问题，本发明提供一种存储器件的形成方法，包括：提供底层基底，所述底层基底上具有控制电路；在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度；在所述顶层基底上形成存储单元电路，所述存储单元电路和所述控制电路电学连接。
可选的，所述预设优化厚度为200nm～1000nm。
可选的，所述第一衬底中导电离子的浓度为所述第二衬底中导电离子的浓度的50倍～200倍。
可选的，所述第一衬底中导电离子的浓度为1E18atom/cm3～2E18atom/cm3；所述第二衬底中导电离子的浓度为1E16atom/cm3～3E16atom/cm3。
可选的，当所述存储单元电路的类型为N型时，所述导电离子的导电类型为P型；当所述存储单元电路的类型为P型时，所述导电离子的导电类型为N型。
可选的，形成所述顶层基底的方法包括：在所述控制电路上形成所述第一衬底，在形成第一衬底的过程中采用原位掺杂工艺在第一衬底中掺杂导电离子；在所述第一衬底上形成所述第二衬底，在形成第二衬底的过程中采用原位掺杂工艺在第二衬底中掺杂导电离子。
可选的，形成所述第一衬底的工艺为第一沉积工艺；形成所述第二衬底的工艺为第二沉积工艺。
可选的，所述第一沉积工艺包括低压化学气相沉积工艺；所述第二沉积工艺包括低压化学气相沉积工艺。
可选的，所述第一沉积工艺的参数包括：采用的气体包括第一反应气体和第一掺杂源气体，第一掺杂源气体包括第一稀释气体和第一初始掺杂源气体，第一初始掺杂源气体包括第一本证掺杂源和第一本证稀释源，第一反应气体的流量为30sccm～100sccm，第一掺杂源气体的流量为300sccm～500sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
可选的，所述第一反应气体为硅烷；所述第一稀释气体包括N2，所述第一本证掺杂源气体为乙硼烷，第一本证稀释源包括N2；第一本证掺杂源占据第一初始掺杂源气体的摩尔数比例为0.8％～1.5％。
可选的，获取所述第一掺杂源气体的步骤包括：提供第一初始掺杂源气体；采用第一稀释气体将第一初始掺杂源气体稀释，第一稀释气体和第一初始掺杂源气体的体积之比为20：1～50：1。
可选的，所述第二沉积工艺的参数包括：采用的气体包括第二反应气体和第二掺杂源气体，第二掺杂源气体包括第二稀释气体和第二初始掺杂源气体，第二初始掺杂源气体包括第二本证掺杂源和第二本证稀释源，第二反应气体的流量为10sccm～30sccm，第二掺杂源气体的流量为2000sccm～3000sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
可选的，所述第二反应气体为硅烷；所述第二稀释气体包括N2，所述第二本证掺杂源为乙硼烷，第二本证稀释源包括N2；第二本证掺杂源占据第二初始掺杂源气体的摩尔数比例为0.8％～1.5％。
可选的，获取所述第二掺杂源气体的步骤包括：提供第二初始掺杂源气体；采用第二稀释气体将第二初始掺杂源气体稀释，第二稀释气体和第二初始掺杂源气体的体积之比为500：1～1000:1。
可选的，所述存储单元电路包括3D NAND存储单元电路。
可选的，形成所述存储单元电路的方法包括：在所述顶层基底上形成复合层；在复合层中形成贯穿所述复合层的若干通孔；在所述通孔的底部形成外延衬底层；形成外延衬底层后，在所述通孔中形成沟道层；在所述复合层和沟道层上形成覆盖层；形成贯穿所述覆盖层和复合层的沟槽，所述沟槽位于所述通孔的侧部；在所述沟槽底部的第二衬底中形成源线掺杂区。
可选的，所述复合层包括交错层叠的若干层绝缘层和若干层牺牲层，且所述复合层的顶层和底层均为绝缘层；所述存储器件的形成方法还包括：形成所述源线掺杂区后，去除所述牺牲层，形成开口；在所述开口中形成控制栅；形成所述控制栅后，在所述沟槽中形成源线结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的存储器件的形成方法中，在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，顶层基底包括第一衬底和位于第一衬底上的第二衬底。虽然第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度，但是由于导电离子通过原位掺杂的方式掺杂在顶层基底中，因此第一衬底中导电离子扩散的程度较小。进而使第二衬底中的导电离子的分布受到第一衬底中导电离子扩散的影响较小，第二衬底中导电离子分布的均匀性得到提高。其次，第二衬底中的导电离子通过原位掺杂的方式掺杂在第二衬底中，使第二衬底中导电离子分布均匀。因此顶层基底上各个区域的存储单元电路的电学性能的一致性较高。
另外，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，第一衬底中较高浓度的导电离子向顶层基底下方的控制电路中扩散的程度较小，因提高了控制电路电学性能的稳定性。
附图说明
图1是一种存储器件的结构示意图；
图2至图5是本发明一实施例中存储器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的存储器件的性能较差。
一种存储器件的形成方法，请参考图1，包括：提供底层基底100，所述底层基底100上具有控制电路110；在所述控制电路110上形成顶层基底120，顶层基底120中具有导电离子；在所述顶层基底120上形成存储单元电路130，所述存储单元电路130和所述控制电路110电学连接。
其中，顶层基底120包括位于控制电路110上的第一衬底、以及位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度。形成顶层基底120的方法包括：提供初始顶层基底，所述初始顶层基底包括第一区和位于第一区上的第二区；采用第一离子注入工艺在初始顶层基底第一区中注入导电离子，采用第二离子注入工艺在初始顶层基底第二区中注入导电离子，使初始顶层基底第一区形成第一衬底，使初始顶层基底第二区形成第二衬底。
然而，上述方法形成的存储器件的性能较差，经研究发现，原因在于：
所述第一衬底上用于施加擦除电压，对存储单元电路130中的数据进行擦除。第一衬底中导电离子的导电类型和后续在第二衬底中形成的源线掺杂区中源线离子的导电类型相反。由于第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度，使第一衬底中导电离子的浓度较大，因此能够避免源线掺杂区中源线离子改变部分第一衬底的导电类型，使得第一衬底中各处的导电类型相同，进而使得第一衬底在各处能够电学连通。这样，当第一衬底上的一处施加擦除电压时，第一衬底上施加的擦除电压能够作用在擦除区域的各处的源线掺杂区，对擦除区域对应存储单元电路中的数据同时进行擦除。
所述第二衬底用于为形成存储单元电路提供工艺平台。
初始顶层基底采用低压化学气相沉积工艺在炉管中形成，以使初始顶层基底的质量较高。而随着初始顶层基底的厚度的增大，初始顶层基底的厚度的均匀性会变差。为了保证初始顶层基底的厚度的均匀性较高，初始顶层基底的厚度较小。
在此基础上，采用第一离子注入工艺形成第一衬底，采用第二离子注入工艺形成第二衬底。在平行于第一衬底至第二衬底的方向上，导电离子在第一衬底中的浓度分布呈高斯分布，导电离子在第二衬底中的浓度分布呈高斯分布。第一衬底中的部分导电离子会扩散至第二衬底中的顶部区域有较多的扩散。由于初始顶层基底的厚度较小，因此第一衬底中导电离子的浓度峰值处距离第二衬底的顶部区域的距离较小。因而，第一衬底中导电离子向第二衬底中顶部区域扩散的程度较大。而受到导电离子扩散的随机性的影响，第二衬底中顶部区域的导电离子的浓度分布均匀性较差。进而导致第二衬底各处的存储单元电路的电学性能的一致性较差。
为了解决上述问题，本发明提供一种存储器件的形成方法，包括：提供底层基底，所述底层基底上具有控制电路；在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度；在所述顶层基底上形成存储单元电路，所述存储单元电路和所述控制电路电学连接。
所述方法中，在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，顶层基底包括第一衬底和位于第一衬底上的第二衬底。虽然第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度，但是由于导电离子通过原位掺杂的方式掺杂在顶层基底中，因此第一衬底中导电离子扩散的程度较小。进而使第二衬底中的导电离子的分布受到第一衬底中导电离子扩散的影响较小，第二衬底中导电离子分布的均匀性得到提高。其次，第二衬底中的导电离子通过原位掺杂的方式掺杂在第二衬底中，使第二衬底中导电离子分布均匀。因此顶层基底上各个区域的存储单元电路的电学性能的一致性较高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图5是本发明一实施例中存储器件形成过程的结构示意图。
参考图2，提供底层基底200，所述底层基底200上具有控制电路210。
所述底层基底200的材料为单晶硅、多晶硅或非晶硅；所述底层基底200也可以是硅、锗、锗化硅、砷化镓等半导体材料，不再一一举例。本实施例中，所述底层基底200的材料为单晶硅。
所述控制电路210包括若干MOS晶体管，所述控制电路210用于和后续形成的存储单元电路电学连接。
所述控制电路210还可以包括电阻、电容等无源器件。
所述控制电路210用于给存储单元电路提供操作信号。
接着，在控制电路210上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度。
下面参考图3至图4具体介绍形成顶层基底的方法。
参考图3，在所述控制电路210上形成第一衬底220，在形成第一衬底220的过程中采用原位掺杂工艺在第一衬底220中掺杂导电离子。
本实施例中，所述控制电路210顶部具有层间介质层。形成第一衬底220后，所述第一衬底220位于层间介质层的顶部表面。
所述控制电路210和第一衬底220之间的层间介质层具有最小厚度，所述最小厚度为控制电路210的边缘至第一衬底220的边缘的距离的最小值。
后续需要形成连接控制电路210和存储单元电路的连线，所述连线贯穿控制电路210和第一衬底220之间的层间介质层、顶层基底以及顶层基底上的介质层。形成所述连线的过程包括：形成开孔，所述开孔贯穿控制电路210和第一衬底220之间的层间介质层、顶层基底以及顶层基底上的介质层；在所述开孔中形成连线。
所述最小厚度为100nm～1000nm。选择此范围的意义在于：若所述最小厚度大于1000nm，导致后续在控制电路210和第一衬底220之间的层间介质层、顶层基底以及顶层基底上的介质层中形成开孔的深宽比增加，形成所述开孔的难度较大；若所述最小厚度小于100nm，导致控制电路210和后续的存储单元电路之间的寄生电容过大，且所述控制电路210和第一衬底220之间的层间介质层的隔离作用减弱，容易造成漏电。
当后续存储单元电路的类型为N型时，所述导电离子的导电类型为P型；当后续存储单元电路的类型为P型时，所述导电离子的导电类型为N型。
本实施例中，以后续存储单元电路的类型为N型，所述导电离子的导电类型为P型为示例进行说明。具体的，第一衬底220的材料以掺杂有硼离子的硅为示例进行说明，相应的，所述导电离子为硼离子。
第一衬底220上用于施加擦除电压，对后续存储单元电路中的数据进行擦除。第一衬底220中导电离子的导电类型和后续在第二衬底中形成的源线掺杂区中源线离子的导电类型相反。
所述第一衬底220中导电离子的浓度大于后续第二衬底中导电离子的浓度。
后续形成第二衬底后，第一衬底220位于第二衬底的底部，第一衬底220中导电离子的导电类型和后续在第二衬底中形成的源线掺杂区中源线离子的导电类型相反。若源线掺杂区中源线离子扩散至第一衬底220中，会中和第一衬底220中的部分导电离子。由于第一衬底220中导电离子的浓度大于后续第二衬底中导电离子的浓度，因此降低源线掺杂区中源线离子改变部分第一衬底220的导电类型的几率，使得第一衬底220中各处的导电类型相同。进而使得第一衬底220在各处能够电学连通。这样，当第一衬底220上的一处施加擦除电压时，第一衬底220上施加的擦除电压能够作用在擦除区域的各处的源线掺杂区，对擦除区域对应存储单元电路中的数据同时进行擦除。
本实施例中，所述第一衬底220中导电离子的浓度为后续第二衬底中导电离子的浓度的50倍～200倍。选择此范围的意义在于：若所述第一衬底220中导电离子的浓度大于后续第二衬底中导电离子的浓度的200倍，导致工艺浪费，且第一衬底220向第二衬底和控制电路210扩散的程度增大；若所述第一衬底220中导电离子的浓度小于后续第二衬底中导电离子的浓度的50倍，后续源线掺杂区中源线离子改变部分第一衬底220的导电类型的几率较大。
在一个实施例中，所述第一衬底220中导电离子的浓度为1E18atom/cm3～2E18atom/cm3，后续第二衬底中导电离子的浓度为1E16atom/cm3～3E16atom/cm3。
形成所述第一衬底220的工艺为第一沉积工艺。
所述第一沉积工艺包括低压化学气相沉积工艺，所述低压化学气相沉积工艺在炉管中进行。
采用低压化学气相沉积工艺形成的第一衬底220的晶格较大，缺陷较少，因此第一衬底220的质量较好，导电率较高。
本实施例中，所述第一沉积工艺的参数包括：采用的气体包括第一反应气体和第一掺杂源气体，第一掺杂源气体包括第一稀释气体和第一初始掺杂源气体，第一初始掺杂源气体包括第一本证掺杂源和第一本证稀释源，第一反应气体的流量为30sccm～100sccm，第一掺杂源气体的流量为300sccm～500sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
所述第一反应气体为硅烷；所述第一稀释气体包括N2，所述第一本证掺杂源为乙硼烷，第一本证稀释源包括N2；第一本证掺杂源占据第一初始掺杂源气体的摩尔数比例为0.8％～1.5％，如1％。
获取所述第一掺杂源气体的步骤包括：提供第一初始掺杂源气体；采用第一稀释气体将第一初始掺杂源气体稀释，第一稀释气体和第一初始掺杂源气体的体积之比为20：1～50：1。
参考图4，在所述第一衬底220上形成第二衬底230，在形成第二衬底230的过程中采用原位掺杂工艺在第二衬底230中掺杂导电离子。
第二衬底230中导电离子的浓度小于第一衬底220中导电离子的浓度。
第二衬底230为后续形成存储单元电路提供工艺平台。
形成所述第二衬底230的工艺为第二沉积工艺。
所述第二沉积工艺包括低压化学气相沉积工艺。
采用低压化学气相沉积工艺形成的第二衬底230的晶格较大，缺陷较少，因此第二衬底230的质量较好，导电率较高。
本实施例中，第二沉积工艺的参数包括：采用的气体包括第二反应气体和第二掺杂源气体，第二掺杂源气体包括第二稀释气体和第二初始掺杂源气体，第二初始掺杂源气体包括第二本证掺杂源和第二本证稀释源，第二反应气体的流量为10sccm～30sccm，第二掺杂源气体的流量为2000sccm～3000sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
所述第二反应气体为硅烷；所述第二稀释气体包括N2，所述第二本证掺杂源为乙硼烷，第二本证稀释源包括N2；第二本证掺杂源占据第二初始掺杂源气体的摩尔数比例为0.8％～1.5％，如1％。
获取所述第二掺杂源气体的步骤包括：提供第二初始掺杂源气体；采用第二稀释气体将第二初始掺杂源气体稀释，第二稀释气体和第二初始掺杂源气体的体积之比为500：1～1000:1。
本实施例中，先将第二初始掺杂源气体稀释以形成第二掺杂源气体，然后将第二掺杂源气体通入第二沉积工艺采用的腔室中，使得第二掺杂源气体在腔室中能够在较短的时间内分布均匀。其次，由于需要第二衬底230中导电离子的浓度较低，因此在将第二掺杂源气体通过腔室中后，需要第二初始掺杂气体源占据第二反应气体和第二掺杂源气体的比例较小。若直接将第二初始掺杂源气体通入腔室中，那么监测通入腔室中气体流量的监测装置难以准确的监测第二初始掺杂源气体的流量，使第二沉积工艺的工艺稳定性较差。而第二掺杂源气体占据第二掺杂气体和第二反应气体总量的比例相对第二初始掺杂气体源占据第二反应气体和第二掺杂源气体的比例较大，因此监测装置能够较为准确的监测第二掺杂源气体的流量。通过对第二掺杂源气体的流量的调整来实现对第二衬底230导电性能的调整。这样，第二沉积工艺的工艺稳定性较高。
需要说明的是，在采用低压化学气相沉积工艺形成第一衬底220的过程中，随着第一衬底220的厚度的增大，第一衬底220的厚度的均匀性会变差。在采用低压化学气相沉积工艺形成第二衬底230的过程中，随着第二衬底230厚度的增大，第二衬底230的厚度均匀性变差。为了保证顶层基底的厚度均匀性较高，使得为后续形成存储单元电路提供较为平坦的工艺平台，需要使预设优化厚度在1000nm以下。
需要说明的是，若设计第一衬底220的厚度过小，那么会导致形成第一衬底220所采用的低压化学气相沉积工艺较难控制；若设计第二衬底230的厚度过小，那么会导致形成第二衬底230所采用的低压化学气相沉积工艺较难控制。因此，所述预设优化厚度设置在200以上。
综上，所述预设优化厚度为200nm～1000nm。
本实施例中，在控制电路210上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在顶层基底中掺杂导电离子，顶层基底包括第一衬底220和位于第一衬底220上的第二衬底230。虽然第一衬底220中导电离子的浓度大于第二衬底230中导电离子的浓度，但是由于导电离子通过原位掺杂的方式掺杂在顶层基底中，因此第一衬底220中导电离子扩散的程度较小。进而使第二衬底230中的导电离子的分布受到第一衬底220中导电离子扩散的影响较小，第二衬底230中导电离子分布的均匀性得到提高。
尤其是，第二衬底230中的顶部区域受到第一衬底220中导电离子扩散的影响较小，使得第二衬底230中顶部区域的导电离子的浓度均匀性得到提高。
其次，第二衬底230中的导电离子通过原位掺杂的方式掺杂在第二衬底230中，使第二衬底230中导电离子分布均匀。
另外，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，第一衬底220中较高浓度的导电离子向顶层基底下方的控制电路210中扩散的程度较小，因提高了控制电路210电学性能的稳定性。
参考图5，在所述顶层基底上形成存储单元电路240，所述存储单元电路240和所述控制电路210电学连接。
所述存储单元电路240用于接受所述控制电路提供的操作信号，并在所述操作信号的作用下进行相应的数据编程，如读、写或擦除。
所述存储单元电路240以3D NAND存储单元电路为示例进行说明。
本实施例中，形成所述存储单元电路240的方法包括：在所述顶层基底上形成复合层，所述复合层包括交错层叠的若干层绝缘层和若干层牺牲层，且所述复合层的顶层和底层均为绝缘层；在复合层中形成贯穿所述复合层的若干通孔，在所述通孔中形成沟道层；在所述复合层和沟道层上形成覆盖层；形成贯穿所述覆盖层和复合层的沟槽，所述沟槽位于所述通孔的侧部；在所述沟槽底部的第二衬底230中形成源线掺杂区。
所述源线掺杂区中具有源线离子，所述源线离子的导电离子和所述导电离子的导电类型相反。
本实施例中，在形成所述沟道层之前，还包括：在所述通孔的底部形成外延衬底层，所述外延衬底层中具有外延衬底离子，所述外延衬底离子的导电类型和所述导电离子的导电类型相同。
本实施例中，还在所述通孔侧壁表面形成栅介质层，然后在所述通孔内形成沟道层；形成覆盖层后，所述覆盖层还覆盖栅介质层。
本实施例中，还包括：在形成沟道层的过程中，在所述通孔中形成沟道介质层，所述沟道层位于栅介质层表面，所述沟道介质层被所述沟道层包裹。所述覆盖层还覆盖所述栅介质层和沟道介质层。
本实施例中，形成所述存储单元电路240的方法还包括：形成所述源线掺杂区后，去除所述牺牲层，形成开口；在所述开口中形成控制栅；形成所述控制栅后，在所述沟槽中形成源线结构。
本实施例中，在所述通孔的侧壁形成栅介质层；在其它实施例中，可以是：在形成控制栅之前，在所述开口内壁形成栅介质层，然后形成控制栅。
形成源线结构后，还包括：在各层控制栅表面形成若干字线插塞；在字线插塞顶部形成字线；形成与所述沟道层连接的位线插塞；形成若干分立的位线，所述位线位于若干位线插塞顶部表面且横跨所述源线结构。
本实施例中，还包括：形成连接控制电路210和存储单元电路240的连线，所述连线贯穿控制电路210和第一衬底220之间的层间介质层、顶层基底以及顶层基底上的介质层。形成所述连线的过程包括：形成贯穿控制电路210和第一衬底220之间的层间介质层、顶层基底以及顶层基底上的介质层的开孔；在所述开孔中形成连线。
所述连线的材料为金属，如铜。
由于第二衬底230中导电离子分布均匀，因此顶层基底上各个区域的存储单元电路240的电学性能的一致性较高。
需要说明的是，刻蚀复合层以形成贯穿所述复合层的通孔，为了保证通孔能够充分的贯穿所述复合层，刻蚀复合层的刻蚀工艺具有一定的过刻蚀量，因此刻蚀复合层的工艺还刻蚀了部分第二衬底230。
在形成所述通孔的过程中，受到刻蚀工艺精度的限制，在不同区域刻蚀第二衬底230的程度不同。在所述通孔底部中形成外延衬底层后，外延衬底层位于第二衬底230中的深度不同。外延衬底层和与外延衬底层接触的第二衬底230附近作用沟道的一部分。
由于第二衬底230中顶部区域的导电离子的浓度均匀性得到提高，因此使得：各个通孔暴露出的第二衬底230顶部表面的导电离子的均一性受到刻蚀复合层工艺精度影响的程度较小，各个通孔暴露出的第二衬底230顶部表面的导电离子的均一性较高。形成外延衬底层后，各个外延衬底层接触的第二衬底230的表面附近出的导电离子浓度较为一致。一方面，使得各个外延衬底层接触的第二衬底230扩散至外延衬底层后，外延衬底层中外延衬底离子和导电离子分布较为均匀，另一方面，各个通孔底部的第二衬底230作为沟道的区域中的导电离子的浓度分布较为一致。综上使得：各个通孔对应的存储单元的阈值电压较为一致。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种存储器件的形成方法，其特征在于，包括：
提供底层基底，所述底层基底上具有控制电路；
在控制电路上形成顶层基底，在形成顶层基底的过程中采用原位掺杂工艺在所述顶层基底中掺杂导电离子，所述顶层基底具有预设优化厚度，顶层基底包括第一衬底和位于第一衬底上的第二衬底，第一衬底中导电离子的浓度大于第二衬底中导电离子的浓度；
在所述顶层基底上形成存储单元电路，所述存储单元电路和所述控制电路电学连接。
2.根据权利要求1所述的存储器件的形成方法，其特征在于，所述预设优化厚度为200nm～1000nm。
3.根据权利要求1所述的存储器件的形成方法，其特征在于，所述第一衬底中导电离子的浓度为所述第二衬底中导电离子的浓度的50倍～200倍。
4.根据权利要求3所述的存储器件的形成方法，其特征在于，所述第一衬底中导电离子的浓度为1E18atom/cm3～2E18atom/cm3；所述第二衬底中导电离子的浓度为1E16atom/cm3～3E16atom/cm3。
5.根据权利要求1所述的存储器件的形成方法，其特征在于，当所述存储单元电路的类型为N型时，所述导电离子的导电类型为P型；当所述存储单元电路的类型为P型时，所述导电离子的导电类型为N型。
6.根据权利要求1所述的存储器件的形成方法，其特征在于，形成所述顶层基底的方法包括：在所述控制电路上形成所述第一衬底，在形成第一衬底的过程中采用原位掺杂工艺在第一衬底中掺杂导电离子；在所述第一衬底上形成所述第二衬底，在形成第二衬底的过程中采用原位掺杂工艺在第二衬底中掺杂导电离子。
7.根据权利要求6所述的存储器件的形成方法，其特征在于，形成所述第一衬底的工艺为第一沉积工艺；形成所述第二衬底的工艺为第二沉积工艺。
8.根据权利要求7所述的存储器件的形成方法，其特征在于，所述第一沉积工艺包括低压化学气相沉积工艺；所述第二沉积工艺包括低压化学气相沉积工艺。
9.根据权利要求8所述的存储器件的形成方法，其特征在于，所述第一沉积工艺的参数包括：采用的气体包括第一反应气体和第一掺杂源气体，第一掺杂源气体包括第一稀释气体和第一初始掺杂源气体，第一初始掺杂源气体包括第一本证掺杂源和第一本证稀释源，第一反应气体的流量为30sccm～100sccm，第一掺杂源气体的流量为300sccm～500sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
10.根据权利要求9所述的存储器件的形成方法，其特征在于，所述第一反应气体为硅烷；所述第一稀释气体包括N2，所述第一本证掺杂源为乙硼烷，第一本证稀释源包括N2；第一本证掺杂源占据第一初始掺杂源气体的摩尔数比例为0.8％～1.5％。
11.根据权利要求9所述的存储器件的形成方法，其特征在于，获取所述第一掺杂源气体的步骤包括：提供第一初始掺杂源气体；采用第一稀释气体将第一初始掺杂源气体稀释，第一稀释气体和第一初始掺杂源气体的体积之比为20：1～50：1。
12.根据权利要求8所述的存储器件的形成方法，其特征在于，所述第二沉积工艺的参数包括：采用的气体包括第二反应气体和第二掺杂源气体，第二掺杂源气体包括第二稀释气体和第二初始掺杂源气体，第二初始掺杂源气体包括第二本证掺杂源和第二本证稀释源，第二反应气体的流量为10sccm～30sccm，第二掺杂源气体的流量为2000sccm～3000sccm，腔室压强为300mtorr～500mtorr，温度为500摄氏度～550摄氏度。
13.根据权利要求12所述的存储器件的形成方法，其特征在于，所述第二反应气体为硅烷；所述第二稀释气体包括N2，所述第二本证掺杂源为乙硼烷，第二本证稀释源包括N2；第二本证掺杂源占据第二初始掺杂源气体的摩尔数比例为0.8％～1.5％。
14.根据权利要求12所述的存储器件的形成方法，其特征在于，获取所述第二掺杂源气体的步骤包括：提供第二初始掺杂源气体；采用第二稀释气体将第二初始掺杂源气体稀释，第二稀释气体和第二初始掺杂源气体的体积之比为500：1～1000:1。
15.根据权利要求1所述的存储器件的形成方法，其特征在于，所述存储单元电路包括3D NAND存储单元电路。
16.根据权利要求15所述的存储器件的形成方法，其特征在于，形成所述存储单元电路的方法包括：在所述顶层基底上形成复合层；在复合层中形成贯穿所述复合层的若干通孔；在所述通孔的底部形成外延衬底层；形成外延衬底层后，在所述通孔中形成沟道层；在所述复合层和沟道层上形成覆盖层；形成贯穿所述覆盖层和复合层的沟槽，所述沟槽位于所述通孔的侧部；在所述沟槽底部的第二衬底中形成源线掺杂区。
17.根据权利要求16所述的存储器件的形成方法，其特征在于，所述复合层包括交错层叠的若干层绝缘层和若干层牺牲层，且所述复合层的顶层和底层均为绝缘层；所述存储器件的形成方法还包括：形成所述源线掺杂区后，去除所述牺牲层，形成开口；在所述开口中形成控制栅；形成所述控制栅后，在所述沟槽中形成源线结构。
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