TWI701785B - 半導體封裝及製造半導體封裝的方法 - Google Patents

Abstract

本揭露提供一種半導體封裝，其包括一基板和與依序堆疊在基板上的一半導體晶片、一下部導電層及一上部導電層。基板包括在其上形成的第一和第二連接墊。半導體晶片包括形成在其上的第三和第四連接墊。上部導電層通過第一和第二引線連接到第一和第三連接墊，下部導電層通過第三和第四引線連接到第二和第四連接墊。

Description

半導體封裝及製造半導體封裝的方法

本揭露上係關於半導體裝置，更具體而言，本揭露係關於具有強化連結的半導體裝置。

半導體裝置對於許多現代應用是必不可少的。隨著電子技術的進步，半導體裝置的尺寸越來越小，同時具有更大的功能和更多的積體電路。由於半導體裝置的小型化，晶片堆疊封裝技術現在被廣泛用於製造半導體裝置。在這種封裝技術的生產過程中需執行許多製造步驟。

然而，以小型化規模製造的半導體裝置變得越來越複雜。例如，將大量的微型MOS電晶體集成到一個小的晶片中，所形成的電路要比由分散在多個電子組件所構成的電路小，具有體積小、快速及成本低廉的優點。然而，隨著對晶片中更小和更快的組件的需求，亦須使用較大的電流。當晶片的細小金屬線以傳輸大電流的訊號時，會導致未預期的訊號失真和電源電壓降(即IR降)，並在晶片的接地或電源連接處產生雜訊。

根據本揭露的部分實施例，一種半導體封裝包括：一基板，包括：一第一頂表面；以及複數個第一連接墊及複數個第二連接墊設置在第一頂表面；一半導體晶片，設置在第一頂表面，其中半導體晶片包括：一第二頂表面；以及複數個第三連接墊及複數個第四連接墊設置在第二頂表面；一第一下部導電層，設置於第二頂表面；一第一上部導電層，設置於在第一下部導電層之上；複數個第一引線，連結第一連接墊及第一上部導電層；複數個第二引線，連結第二連接墊及第一下部導電層；複數個第三引線，連結第三連接墊及第一上部導電層；以及複數個第四引線，連結第四連接墊及第一下部導電層。

在一實施例中，第一下部導電層在第二頂表面上的投影面積大於第一上部導電層在第二頂表面上的投影面積。

在一實施例中，第一上部導電層在第一下部導電層上的投影區域暴露第一下部導電層的兩個相對側，並且第二引線和第四引線連接到第一下部導電層的暴露側。

在一實施例中，所述的半導體封裝更包括：複數個第一重分布層，設置在第二頂表面上並位於第一下部導電層下方，其中第一重分布層各自連結第三連接墊並自第三連接墊朝半導體晶片的周邊延伸；以及複數個第一輔助引線，連結第一連接墊及第一重分布層。

在一實施例中，所述的半導體封裝更包括：複數個第二重分布層，設置在第二頂表面上並位於第一下部導電層下方，其中第二重分布層各自連結第四連接墊並自第四連接墊朝 半導體晶片的周邊延伸；以及複數個第二輔助引線，連結第二連接墊及第二重分布層。

在一實施例中，所述的半導體封裝更包括：一黏合層，設置在第一下部導電層和半導體晶片之間，其中黏合層將第一下部導電層與半導體晶片絕緣。

在一實施例中，所述的半導體封裝更包括：一黏合層，設置在第一下部導電層和第一上部導電層之間，其中黏合層將第一下部導電層與第一上部導電層絕緣。

在一實施例中，第一連接墊連結至電源，且第三連接墊是半導體晶片的電源接點。

在一實施例中，第二連接墊接地，而第四連接墊是半導體晶片的接地電壓接點。

在一實施例中，第三連接墊和第四連接墊沿第二頂表面的一中心線佈置。

在一實施例中，第二頂表面在一中心線的兩側界定出一第一區域和一第二區域，第一下部導電層和第一上部導電層位於第一區域上方；其中半導體封裝更包括：複數個第五連接墊和複數個第六連接墊設置在第二頂表面的第二區域上；一第二下部導電層，設置在第二頂表面上並位於第二區域上方；一第二上部導電層，設置在第二下部導電層上；複數個第五引線，連接在第五連接墊和第二上部導電層之間；複數個第六引線，連接在第六連接墊和第二下部導電層之間；複數個第七引線，連接在第三連接墊和第二上部導電層之間；以及複數個第八引線，連接在第四連接墊和第二下部導電層之間。

在一實施例中，第一連接墊和第二連接墊位於基板的一第一側，第五連接墊和第六連接墊位於基板的與第一側相反的一第二側。

在一實施例中，第五連接墊連接到電源。

在一實施例中，第六連接墊接地。

本揭露的另一實施例提供一種製造半導體封裝的方法，包括：在一基板的一第一頂表面上放置一半導體晶片，其中複數個第一連接墊和複數個第二連接墊設置在第一頂表面上；在半導體晶片的一第二頂表面上放置一第一下部導電層，其中複數個第三連接墊和複數個第四連接墊設置在第二頂表面；放置一第一上部導電層在第一下部導電層上方；從第一連接墊到第一上部導電層形成複數個第一引線；從第二連接墊到第一下部導電層形成複數個第二引線；從第三連接墊到第一上部導電層形成複數個第三引線；以及從第四連接墊到第一下部導電層形成複數個第四引線。

在一實施例中，半導體晶片還包括複數個第一重分佈層，第一重分佈層設置在第二頂表面之上，並位於第一下部導電層的下方，方法還包括：形成連接在第一連接墊和第一重分佈層之間的複數個第一輔助引線。

在一實施例中，半導體晶片還包括複數個第二重分佈層，第二重分佈層設置在第二頂表面上，並位於第一下部導電層的下方，方法還包括：形成連接在第二連接墊和第二重分佈層之間的複數個第二輔助引線。

在一實施例中，第一下部導電層通過一黏合層附著於第二頂表面，第一上部導電層通過另一黏合層附著於第一下部導電層。

在一實施例中，第一連接墊連接至電源，第三連接墊為半導體晶片的電源接點；其中，第二連接墊接地，第四連接墊為半導體晶片的接地電壓接點。

在一實施例中，半導體封裝還包括設置在第一頂表面上的複數個第五連接墊和複數個第六連接墊，且方法更包括：放置一第二下部導電層在半導體晶片的第二頂表面上；放置一第二上部導電層在第二下部導電層上；從第五連接墊到第二上部導電層形成複數個第五引線；從第六連接墊到第二下部導電層形成複數個第六引線；從第三連接墊到第二上部導電層形成複數個第七引線；以及從第四連接墊到第二下部導電層形成複數個第八引線。

1‧‧‧半導體封裝

10‧‧‧半導體晶片

11‧‧‧頂表面(第二頂表面)

111‧‧‧第一邊緣

112‧‧‧第一區域

113‧‧‧第二邊緣

114‧‧‧第二區域

12a‧‧‧連接墊(第三連接墊)

12b‧‧‧連接墊(第四連接墊)

15a‧‧‧重分佈層(第一重分佈層)

15b‧‧‧重分佈層(第二重分佈層)

20‧‧‧基板

21‧‧‧頂表面(第一頂表面)

221‧‧‧第一邊緣

223‧‧‧第二邊緣

22a‧‧‧連接墊(第一連接墊)

22b‧‧‧連接墊(第二連接墊)

24a‧‧‧連接墊(第五連接墊)

24b‧‧‧連接墊(第六連接墊)

30‧‧‧下部導電層(第一下部導電層)

40‧‧‧下部導電層(第二下部導電層)

50‧‧‧黏合層

60‧‧‧上部導電層(第一上部導電層)

70‧‧‧上部導電層(第二上部導電層)

80‧‧‧黏合層

101‧‧‧第一引線

102‧‧‧第二引線

103‧‧‧第三引線

104‧‧‧第四引線

105‧‧‧第五引線

106‧‧‧第六引線

107‧‧‧第七引線

108‧‧‧第八引線

201‧‧‧第一輔助引線

202‧‧‧第二輔助引線

CL‧‧‧中心線

當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。

第1圖為根據本揭露的部分實施例中製造半導體封裝中提供半導體晶片的步驟的示意圖。

第2圖為根據本揭露的部分實施例中製造半導體封裝中形成重分佈層的步驟的示意圖。

第3圖為根據本揭露的部分實施例中製造半導體封裝中安裝半導體晶片在基板上的步驟的示意圖。

第4圖顯示根據第3圖a-a截線所視的剖面圖。

第5圖為根據本揭露的部分實施例中製造半導體封裝中形成下部導電層的步驟的示意圖。

第6圖顯示根據第5圖b-b截線所示的剖面圖。

第7圖為根據本揭露的部分實施例中製造半導體封裝中形成上部導電層的步驟的示意圖。

第8圖顯示根據第7圖c-c截線所示的剖面圖。

第9圖為根據本揭露的部分實施例中製造半導體封裝中執行打線製程的示意圖。

第10圖顯示根據第9圖d-d截線所示的剖面圖。

第11圖顯示根據第9圖e-e截線所示的剖面圖。

以下揭示內容提供許多不同實施例或實例，以便實現各個實施例的不同特徵。下文描述部件及排列的特定實例以簡化本揭示內容。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施例及/或配置之間的關係。

此外，其與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，是為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關是。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。

應當理解的是，當一元件被稱為『連接』或『耦接』至另一元件時，它可以為直接連接或耦接至另一元件，又或是其中有一額外元件存在。相對的，當一元件被稱為『直接連接』或『直接耦接』至另一元件時，其中是沒有額外元件存在。

根據本揭露的部分實施例，一種製造半導體封裝的方法說明如下：

如第1圖所示，準備半導體封裝下方部分的步驟從提供半導體晶片10開始。半導體晶片10可以包括由半導體材料製成的半導體基板，該半導體材料包括但不限於塊狀矽、半導體晶片、絕緣體上矽(silicon-on-insulator，SOI)基板或矽鍺基板。也可以使用包括III族、IV族和V族元素的其他半導體材料。

另外，半導體晶片10還可包括電子層。電子層可以包括多個微電子元件。微電子元件的示例包括電晶體(例如，金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體電晶體(CMOS)、雙極型接面電晶體(BJT)、 高壓電晶體、高頻電晶體、p通道和/或n通道場效應電晶體(PFET/NFET)等)；電阻器二極管；電容器；電感器；保險絲；和其他合適的裝置。各種加工可用於形成上述微電子元件，包括沉積、蝕刻、注入、微影、退火和其他合適的加工。微電子元件互連以形成積體電路，例如邏輯裝置、儲存裝置(例如SRAM)、射頻裝置、輸入/輸出(I/O)裝置、系統整合晶片(system-on-chip，SOC)裝置、系統晶片(system-in-chip，SIC)裝置、動態存取記憶體(dynamic random-access memory，DRAM)，其組合以及其他合適類型的裝置。

在一些實施例中，半導體晶片10還包括形成在半導體晶片10的頂表面11(亦稱作第二頂表面)上的多個連接墊(例如：連接墊12a、連接墊12b)。在部分實施例中，連接墊12a、連接墊12b電連接至在半導體晶片10中的微電子元件並沿第二頂表面11的中心線CL對齊。在一些實施例中，第二頂表面11分為第一區域112和第二區域114。第一區域112和第二區域114位於中心線CL的兩相對側。第一區域112從中心線CL延伸到半導體晶片10的第一邊緣111，第二區域114從中心線CL延伸到半導體晶片10的第二邊緣113。

連接墊12a和12b代表形成在半導體晶片表面附近的各種端子中的任何一個，晶片中的積體電路通過該端子與外部電路之間進行電連接。例如，連接墊12a可以是電源接點(也稱為第三連接墊)，連接墊12b可以是接地電壓接點(也稱為第四連接墊)。在一些實施例中，半導體晶片10包括多個電源接點和多個接地電壓接點；並且，多個接地包括多個電源 墊。然而，為了清楚起見，其他連接墊未用附圖標記表示。在一些實施例中，半導體晶片10包括多個電源墊和多個接地電壓墊；然而，為了清楚起見，其他連接墊未加以標號。

如第2圖所示，半導體封裝的製備還包括在半導體晶片10的第二頂表面11上形成重分佈層，例如重分佈層15a和15b。重分佈層15a和15b是第二頂表面11上的額外金屬層，每一重分佈層15a和15b中使得半導體晶片10的連接墊12a和12b可在半導體晶片10的其他位置進行連結，以在必要時更易連結連接墊12a和12b。

在一些實施例中，重分佈層15a和15b連接到連接墊12a和12b，並且從連接墊12a和12b延伸到半導體晶片10的外圍。具體地，重分佈層15a連接到第三連接墊12a沿著垂直於第一邊緣111的延伸方向從第三連接墊12a延伸到半導體晶片10的第一邊緣111。另外，連接到第四連接墊12b的重分佈層15b沿著垂直於第二邊緣113的延伸方向從第四連接墊12b延伸到半導體晶片10的第二邊緣113。

為了簡潔起見，在下面的描述中，將連接到第三連接墊12a的重分佈層15a稱為“第一重分佈層”，並且將連接到第四連接墊12b的重分佈層15b稱為“第二重分佈層”。即，第一重分佈層15a連接至電源接點，第二重分佈層15b連接至接地電壓接點。然而，重分佈層15a和15b不限於連接到電源接點或接地電壓接點或任何特定的電性接點。另外，第一重分佈層15a可以朝著第二邊緣113延伸，並且第二重分佈層15b可以朝著第一邊緣111延伸。

如第3、4圖所示，半導體封裝的製備還包括將半導體晶片10耦合至基板20。在一些實施例中，基板20可以是印刷電路板、陶瓷、有機物、玻璃和/或半導體材料或結構，以提供電源、接地、控制、監視等功能的基礎。半導體晶片10放置在基板20的頂表面21(也稱為第一頂表面)上。

在一些實施例中，基板20包括連接墊，例如連接墊22a、連接墊22b、連接墊24a和連接墊24b，以將電子訊號導向半導體晶片10或從半導體晶片10導回電子訊號。在一個實施例中，連接墊22a和連接墊22b位於基板20的第一邊緣221與半導體晶片10的第一邊緣111之間，並且連接墊24a和連接墊24b位於基板20的第二邊緣223與半導體晶片10的第二邊緣113之間。

在一些實施例中，連接墊22a和連接墊22b或連接墊24a和連接墊24b與半導體晶片10的連接墊12a和12b在垂直於第一邊緣111的直線上對齊。舉例而言，連接墊22a、連接墊12a和24a沿著垂直於第一邊緣111的直線排列。另外，連接墊22b、連接墊12b和連接墊24b沿著垂直於第二邊緣113的另一直線佈置。

在一些實施例中，彼此對齊的連接墊具有相關功能。例如，如第3圖所示，與第三連接墊12a(電源接點)對齊的連接墊22a和連接墊24a連接到電源。此外，與連接墊(接地電壓接點)12b對準的連接墊22b和連接墊24b接地。然而，基板20上的連接墊22的電子功能不限於上述實施例。

為了簡潔起見，在下面的描述中，將連接到電源並且緊靠第一邊緣221的連接墊22a稱為“第一連接墊”，接地並靠近第一邊緣221的連接墊22b被稱為“第二連接墊”，與電源連接並且靠近第二邊緣223的連接墊24a被稱為“第五連接墊”，接地並靠近第二邊緣223的連接墊24b被稱為“第六連接墊”。

如第5、6圖所示，半導體封裝的製備還包括在半導體晶片10的第二頂表面11上方形成一個或多個下部導電層(例如第一下部導電層30和第二下部導電層40)。在一些實施例中，第一下部導電層30放置在第二頂表面11的第一區域112之上，並且第二下部導電層40放置在第二頂表面11的第二區域114之上。

在一些實施例中，第一下部導電層30在第二頂表面11上的投影面積小於第一區域112的面積，並且第二下部導電層40在第二頂表面11上的投影面積小於第二區域114的面積。亦即，並非第一區域112和第二區域114的整個面積被上述導電層覆蓋。在一些實施例中，第一下部導電層30和第二下部導電層40被配置為使得連接墊12a和12b以及重分佈層15a和15b與半導體晶片10的邊緣相鄰的一端得以露出，以利打線製程。

第一下部導電層30和第二下部導電層40的材料可以包括諸如銅或鋁的金屬或具有低電阻率的任何其他金屬，以及第一下部導電層30和第二下部導電層40的厚度介於60微米至100微米的範圍內。因此，本實施例的第一下部導電 層30和第二下部導電層40可以增強基板20和半導體晶片10之間的連接。

第一下部導電層30和第二下部導電層40可以通過適當的技術形成在半導體晶片10上。例如，如第6圖所示，第一下部導電層30和第二下部導電層40經由兩個黏合層50連接至半導體晶片10。黏合層50其中之一設置在第一下部導電層30與半導體晶片10之間，黏合層50的另一者設置在第二下部導電層40與半導體晶片10之間。黏合層50使第一下部導電層30和第二下部導電層40與半導體晶片10絕緣。換句話說，黏合層50包括絕緣材料，並且黏合層50被添加在下部導電層和半導體晶片10之間以防止短路。

在一些實施例中，黏合層50可以是黏合膜或膠。在一些實施例中，在重分佈層15a和15b與第一和第二下部導電層30和40之間的黏合層50的厚度，小於在重分佈層15a和15b和半導體晶片10之間的黏合層50的厚度。也就是說，無論是否在形成重分佈層15a和15b，在黏合層50的支撐下，第一和第二下部導電層40都相對於半導體晶片10位於相同的高度。

如第7、8圖所示，半導體封裝的製備還包括在第一下部導電層30和第二下部導電層40上形成一個或多個上部導電層(例如，第一上部導電層60和第二上部導電層70)。在一些實施例中，第一上部導電層60放置在第一下部導電層30上方，並且第二上部導電層70放置在第二下部導電層40上方。

在一些實施例中，第一上部導電層60在第二頂表面11上的投影面積小於第一下部導電層30在第二頂表面11上的投影面積，而第二上部導電層70在第二頂表面11上的投影面積小於第二下部導電層40在第二頂表面11上的投影面積。亦即，並非下部導電層的整個區域都被上部導電層覆蓋，從而暴露出下部導電層的兩個相對側作為打線用途。在一些實施例中，第一上部導電層60和第二上部導電層70被設計為使得對應的下部導電層的外圍被暴露，以利打線製程。

第一上部導電層60和第二上部導電層70的材料可以包括諸如銅或鋁的金屬或具有低電阻率的任何其他金屬，並且第一上部導電層60和第二上部導電層70的厚度介於60微米至100微米的範圍內。

第一上部導電層60和第二上部導電層70可以通過適當的技術形成在下部導電層30和40上。例如，如第8圖所示，第一上部導電層60和第二上部導電層70經由兩個黏合層80連接至下部導電層30和40。黏合層80其中之一設置在第一上部導電層60和第一下部導電層30之間，而黏合層80的另一者設置在第二上部導電層70和第二下部導電層40之間。黏合層80使第一上部導電層60和第二上部導電層70與下部導電層30和40絕緣。換句話說，黏合層80包括絕緣材料，並且黏合層80設置在上部導電層和下部導電層之間以防止短路。

在一些實施例中，黏合層80可以是黏合膜或膠。在一些實施例中，在第一上部導電層60和第二上部導電層70與第一下部導電層30和第二下部導電層40之間的每個黏合層 80的厚度相同。也就是說，無論是否在下方形成重分佈層15a和15b，在黏合層80的支撐下，第一上部導電層60和第二上部導電層70相對於半導體晶片10位於相同的高度。

如第9-11圖所示，半導體封裝的製備還包括執行打線製程。在一些實施例中，使用許多引線來提供半導體晶片10和基板20之間的電連接。下方描述用於上述實施例的半導體晶片10和基板20的打線製程的一個實施例。可以理解，在其他實施例中，可以提供另外的引線來連接半導體晶片10和基板20，並且可以減少下方描述的一些引線。操作的順序可以互換，並且至少一些操作可以以不同的順序執行。在一些實施例中，至少兩個或更多個操作/過程在時間上重疊或幾乎同時地執行。

打線製程包括：

(a)從多個第一連接墊22a到第一上部導電層60形成多個第一引線101；

(b)從多個第二連接墊22b到第一下部導電層30形成多個第二引線102；

(c)從多個第三連接墊12a到第一上部導電層60形成多個第三引線103；

(d)從多個第四連接墊12b到第一下部導電層30形成多個第四引線104；

(e)從多個第五連接墊24a到第二上部導電層70形成多個第五引線105；

(f)從多個第六個連接墊24b到第二下部導電層40形成多個第六引線106；

(g)從多個第三連接墊12a到第二上部導電層70形成多個第七引線107；

(h)從多個第四連接墊12b到第二下部導電層40形成多個第八引線108；

(i)從多個第一連接墊22a到第一重分佈層15a形成多個第一輔助引線201；以及

(j)從多個第六連接墊24b到第二重分佈層15b形成多個第二輔助引線202。或者，在第二重分佈層15b設置在半導體晶片10的第一區域112(如圖2所示)上的情況下，多個第二輔助引線202可以連接在多個第二連接墊22b和第二重分佈層15b之間。

在一些實施例中，半導體封裝的製備進一步包括藉由封裝材料(圖中未顯示)封裝半導體晶片10、基板20、導電層30、40、60和70、引線101-108以及輔助引線201和202。封裝材料可以包括熱固性環氧樹脂。如此以完成半導體封裝1。

在一些實施例中，第一連接墊22a連接到電源，並且第三連接墊12a是半導體晶片10的電源接點。通過第一引線101和第三引線103(或者其他方式)基板20和半導體晶片10之間的Vdd(電源)訊號經由第一上部導電層60(或者第二上部導電層70)穩定地傳輸(第六引線106和第八引線108)。如此一來，由於上部導電層60和70與下方電路(例如，輔助 引線和第一重分佈層)相比提供了具有較低電阻的電連接，因此防止了Vdd(電源)訊號的IR下降問題。

在一些實施例中，第二連接墊22b和第六連接墊24b接地或連接到電源的接地電壓，並且第四連接墊12b是半導體晶片10的接地電壓接點。第二引線102和第四引線104(或者第六引線106和第八引線108)，基板20和半導體晶片10之間的接地訊號通過第一下部導電層30(或者第二下部導電層40)穩定地傳輸。如此一來，與下方電路(例如，輔助引線和第二重分佈層)相比，下部導電層30和40提供了具有較低電阻的電連接，從而防止了接地訊號的IR下降問題。

此外，由於第一下部導電層30(或第二下部導電層40)可以在基板20和半導體晶片10與第一上部導電層60(或第二上部導電層70)之間傳輸接地(GND)訊號，並且第一上部導電層60(或第二上部導電層70)可以在基板20與半導體晶片10之間傳輸Vdd(功率)訊號，從而增強基板20與半導體晶片10之間的電路金屬連接。如此一來，減少了兩個訊號中的IR偏移和訊號失真。

在一些實施例中，除了第一下部導電層30和第一上部導電層60之外，第二下部導電層40和第二上部導電層70也設置於半導體晶片10上方。接地訊號的連接墊和Vdd訊號的連接墊可以同時連接到左側和/或右側。如此一來，降低了Vdd訊號或接地訊號中的雜訊。

本揭露的內容還可以併入連接墊沿著半導體晶片10的外圍設置的半導體封裝中。在如此的實施例中，第二下部 導電層40和第二上部導電層70省略設置。半導體晶片10上的連接墊可以位於第一下部導電層30的兩個相對側。

儘管已經參考某些實施例相當詳細地描述了本揭露的內容，但是其他實施例也是有可能的。因此，所附申請專利範圍的精神和範圍不應限於這裡包含的實施例的描述。

對於本領域技術人員可顯而易見的是，在不脫離本揭露的範圍或精神的情況下，可以對本揭露的結構進行各種修改和變化。鑑於前述內容，本揭露包括上述實施例的修改和變化，只要它們落入所附申請專利範圍的範圍內即可。

10‧‧‧半導體晶片

12a‧‧‧連接墊(第三連接墊)

15a‧‧‧重分佈層(第一重分佈層)

20‧‧‧基板

22a‧‧‧連接墊(第一連接墊)

24a‧‧‧連接墊(第五連接墊)

30‧‧‧下部導電層(第一下部導電層)

40‧‧‧下部導電層(第二下部導電層)

60‧‧‧上部導電層(第一上部導電層)

70‧‧‧上部導電層(第二上部導電層)

101‧‧‧第一引線

103‧‧‧第三引線

105‧‧‧第五引線

107‧‧‧第七引線

201‧‧‧第一輔助引線

Claims (10)

1. 一種半導體封裝，包括：

   一基板，包括：

   一第一頂表面；以及

   複數個第一連接墊及複數個第二連接墊設置在該第一頂表面；

   一半導體晶片，設置在該第一頂表面，其中該半導體晶片包括：

   一第二頂表面；以及

   複數個第三連接墊及複數個第四連接墊設置在該第二頂表面；

   一第一下部導電層設置於該第二頂表面；

   一第一上部導電層設置於在該第一下部導電層之上；

   複數個第一引線，連結該等第一連接墊及該第一上部導電層；

   複數個第二引線，連結該等第二連接墊及該第一下部導電層；

   複數個第三引線，連結該等第三連接墊及該第一上部導電層；以及

   複數個第四引線，連結該等第四連接墊及該第一下部導電層。
2. 如申請專利範圍第1項所述的半導體封裝，其中該第一下部導電層在該第二頂表面上的投影面積大於該第一上部導電層在該第二頂表面上的投影面積。
3. 如申請專利範圍第1項所述的半導體封裝，其中該第一上部導電層在該第一下部導電層上的投影區域暴露該第一下部導電層的兩個相對側，並且該等第二引線和該等第四引線連接到該第一下部導電層的暴露側。
4. 如申請專利範圍第1項所述的半導體封裝，更包括：

   複數個第一重分布層，設置在該第二頂表面上並位於該第一下部導電層下方，其中該等第一重分布層各自連結該等第三連接墊並自該等第三連接墊朝該半導體晶片的周邊延伸；以及

   複數個第一輔助引線，連結該等第一連接墊及該等第一重分布層。
5. 如申請專利範圍第4項所述的半導體封裝，更包括：

   複數個第二重分布層，設置在該第二頂表面上並位於該第一下部導電層下方，其中該等第二重分布層各自連結該第四連接墊並自該第四連接墊朝該半導體晶片的周邊延伸；以及

   複數個第二輔助引線，連結該等第二連接墊及該等第二重分布層。
6. 如申請專利範圍第1項所述的半導體封裝，其中該第二頂表面在一中心線的兩側界定出一第一區域和一第二區域，該第一下部導電層和該第一上部導電層位於該第一區域上方；

   其中該半導體封裝更包括：

   複數個第五連接墊和複數個第六連接墊設置在該第二頂表面的該第二區域上；

   一第二下部導電層，設置在該第二頂表面上並位於該第二區域上方；

   一第二上部導電層，設置在該第二下部導電層上；

   複數個第五引線，連接在該等第五連接墊和該第二上部導電層之間；

   複數個第六引線，連接在該等第六連接墊和該第二下部導電層之間；

   複數個第七引線，連接在該等第三連接墊和該第二上部導電層之間；以及

   複數個第八引線，連接在該等第四連接墊和該第二下部導電層之間。
7. 一種製造半導體封裝的方法，包括：

   在一基板的一第一頂表面上放置一半導體晶片，其中複數個第一連接墊和複數個第二連接墊設置在該第一頂表面上；

   在該半導體晶片的一第二頂表面上放置一第一下部導電層，其中複數個第三連接墊和複數個第四連接墊設置在第二頂表面；

   放置一第一上部導電層在該第一下部導電層上方；

   從該等第一連接墊到該第一上部導電層形成複數個第一引線；

   從該等第二連接墊到該第一下部導電層形成複數個第二引線；

   從該等第三連接墊到該第一上部導電層形成複數個第三引線；以及

   從該等第四連接墊到該第一下部導電層形成複數個第四引線。
8. 如申請專利範圍第7項所述製造半導體封裝的方法，其中該半導體晶片還包括複數個第一重分佈層，該等第一重分佈層設置在該第二頂表面之上，並位於該第一下部導電層的下方，該方法還包括：

   形成連接在該等第一連接墊和該等第一重分佈層之間的複數個第一輔助引線。
9. 如申請專利範圍第7項所述製造半導體封裝的方法，其中該第一下部導電層通過一黏合層附著於該第二頂表面，該第一上部導電層通過另一黏合層附著於該第一下部導電層。
10. 如申請專利範圍第7項所述製造半導體封裝的方法，其中該半導體封裝還包括設置在該第一頂表面上的複數個第五連接墊和複數個第六連接墊，且該方法更包括：

    放置一第二下部導電層在該半導體晶片的該第二頂表面上；

    放置一第二上部導電層在該第二下部導電層上；

    從該等第五連接墊到該第二上部導電層形成複數個第五引線；

    從該等第六連接墊到該第二下部導電層形成複數個第六引線；

    從該等第三連接墊到該第二上部導電層形成複數個第七引線；以及

    從該等第四連接墊到該第二下部導電層形成複數個第八引線。

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