TW201633485A - 半導體裝置 - Google Patents

Abstract

本發明提供一種即使使用金屬平板作為支持體也能減少金屬平板中的渦電流之產生及提高其中的RF電路的Q值之半導體裝置。本發明之半導體裝置包括：金屬平板1；第一絕緣材料層4a，其係形成於該金屬平板1的一個主面上；半導體晶片2，其係以元件電路面朝上的方式透過黏著層3安裝在該第一絕緣材料層4a的表面上；第二絕緣材料層4b，其係密封該半導體晶片2及其周邊；配線層5，其係設在該第二絕緣材料層4b中且部分延伸到該半導體晶片2的周邊區域；導通部6，其係設在該第二絕緣材料層4b中且將該半導體晶片2的元件電路面上的電極22與該配線層5連接起來；以及外部電極7，其係形成於該配線層5上。

Description

半導體裝置

本發明係關於半導體裝置及其製造方法，尤其關於具有面板級扇出型封裝結構(Panel scale Fan-out package structure)之半導體裝置，其中面板級扇出型封裝結構的薄膜配線(thin film wiring)步驟及組裝(assembling)步驟係以大面板的規模進行。

近年來，電子設備越來越要求更高的功能性以及縮小的尺寸及重量，因此在電子元件的高密度集積(integration)以及在高密度安裝(mounting)上都做了一些發展，此等電子設備中使用的半導體裝置的尺寸也漸漸變得比以往更加小型化。

例如LSI單元或IC模組之半導體裝置的製造方法，係首先將經電性測試為良品之複數個半導體晶片以預定的組構排列且以元件電路面(element circuit surface)朝下而黏在支持板上，然後在其上配置例如樹脂片且施加熱及壓力使樹脂模塑成型，藉此將複數個半導體晶片密封在樹脂塊體當中，然後將支持板剝離，且將樹脂密封體切割且加工成預定形狀(例如圓形)，再在埋在密封樹脂體中 的半導體晶片的元件電路面上形成絕緣材料層，然後在絕緣材料層上與半導體晶片的電極墊(electrode pad)的位置對應之處形成開口，然後在絕緣材料層的頂部上形成配線層，同時在開口內部形成連接至半導體晶片的電極墊之導通部(連通路(via section))，然後先形成防焊層(solder resist layer)，再接著形成作為外部電極端子之錫球，然後進行切割而切出一個個獨立的半導體晶片而完成半導體裝置(參照例如日本特開2003-197662號公報)。

然而，在以此方式得到的傳統半導體裝置中，利用樹脂將所有半導體晶片都一起密封起來時，樹脂硬化時會收縮，收縮量並不一定按照設計，依半導體晶片的排列位置而定，樹脂硬化後的位置可能會偏離設計位置，在有如此的位置偏差之半導體晶片中，會在形成於絕緣材料層的開口中之連通路與半導體晶片的電極墊之間發生位置的偏差，因而有連接可靠度降低之問題。

日本特開2010-219489號公報中揭示一種解決此問題之半導體裝置。

第8圖顯示此半導體裝置的基本結構。

此半導體裝置20包括：支持板(金屬平板)1，由金屬所構成；以及半導體晶片2，以其元件電路面(前面)朝上而配置於金屬平板1的一個主面上，且其與元件電路面相反側的面(背面)係利用黏著劑3而固定至金屬平板1。在金屬平板1的整個主面上只形成一層絕緣材料層4來覆蓋半導體晶片2的元件電路面。在該一層絕緣 材料層4的頂部上形成有由例如銅之導電金屬所構成之配線層5，且配線層5的一部分拉出到半導體晶片2的周邊區域。此外，在形成於半導體晶片2的元件電路面上之絕緣材料層4上形成有將半導體晶片2的電極墊(未圖示)與配線層5予以電性連接起來之導通部(連通路)6。此導通部6係以與配線層5一起同時形成的方式形成。另外，在配線層5上的預定位置形成有作為外部電極(external electrode)之複數個錫球7。再者，在絕緣材料層4上以及在配線層5上之與錫球7的接面以外的部分形成有例如配線保護層(防焊層)之保護層8。

此半導體裝置有助於一直都有很大的需求之電子元件的高密度積體化以及重量及尺寸的縮小。

在日本特開2010-219489號公報所揭示之半導體裝置中，為了減少製造過程中之半導體裝置的翹曲(warping)，使用了由SUS或42合金所製成之厚且硬的金屬平板。

在近來的LSI中，形成例如電阻器、電容器、及電感器之被動元件也形成例如MOS電晶體及雙極電晶體(bipolar transistor)之主動元件來作為金屬平板的內部安裝元件很重要。

然而，卻有金屬平板會損及形成於LSI晶片上的RF電路，例如LNA(Low Noise Amplifier)或VOC (Voltage Controlled Oscillator)中使用到的電感器的特性而使裝置的性能降低之問題。雖然可選擇金屬之外的物質來作為金屬平板的材料，但在現今的情況下，考慮到熱輻射特性及PKG(封裝體)之翹曲，還是以使用硬金屬為佳。

本發明之目的在提供一種即使使用金屬平板作為支持體也能減少金屬平板中的渦電流之產生及提高其中的RF電路的Q值之半導體裝置。

本發明的發明人深入研究探討後發現上述的問題可藉由使一個絕緣材料介於作為支持體之金屬平板與半導體晶片之間來加以解決，因而完成本發明。

本發明係如以下所述：

(1)一種半導體裝置，包括：金屬平板；第一絕緣材料層，其係形成於金屬平板的一個主面上；半導體晶片，其係以元件電路面(element circuit surface)朝上的方式透過黏著層安裝在第一絕緣材料層的表面上；第二絕緣材料層，其係密封半導體晶片及其周邊；配線層，其係設在第二絕緣材料層中且部分延伸到半導體晶片的周邊區域；導通部(conductive portion)，其係設在第二絕緣材料層中且將半導體晶片的元件電路面上的電極與配線層連接起來；以及外部電極，其係形成於配線層上。

(2)一種半導體裝置，包括：金屬平板；第一絕緣材料層，其係形成於金屬平板的一個主面上；半導體晶片；第二絕緣材料層，其係將半導體晶片及其周邊封裝(encapsulate)在其中；配線層，其係設在第二絕緣材料層中且部分延伸到半導體晶片的周邊區域；導通部，其係設在第二絕緣材料層中且將半導體晶片的元件電路面上的電極與配線層連接起來；以及金屬通路(metal via)，其係設在該等絕緣材料層中且電性連接至配線層，其中，半導體晶片係設有複數個，最靠近金屬平板之半導體晶片係以元件電路面朝上的方式透過黏著層固定在第一絕緣材料層的表面上，其他的半導體晶片則以其元件電路面朝向該配線層側的方式隔著形成第二絕緣材料層之絕緣材料而層疊。

(3)根據上述第(2)項之半導體裝置，其中複數個半導體晶片係配置成各半導體晶片的RF電路的位置不與相鄰的半導體晶片重疊。

(4)根據上述第(1)至(3)項中任一項之半導體裝置，其中第一絕緣材料層的厚度係在20μm以上。

(5)根據上述第(1)至(4)項中任一項之半導體裝置，其中第一絕緣材料層係由兩層以上的絕緣材料層 所形成。

(6)根據上述第(1)至(4)項中任一項之半導體裝置，其中金屬平板之面向半導體晶片的部分係具有凹部，且此凹部填入有第一絕緣材料。

本發明之半導體裝置可產生以下效果：可增大使用金屬板之半導體裝置的RF電路(電感器等)的Q值。

1‧‧‧金屬平板

2‧‧‧半導體晶片

2a‧‧‧第一半導體晶片

2b‧‧‧第二半導體晶片

3‧‧‧黏著劑

3a‧‧‧黏著劑

3b‧‧‧黏著劑

4‧‧‧絕緣材料層

4a‧‧‧第一絕緣材料層

4a1‧‧‧第一絕緣材料層

4a2‧‧‧第一絕緣材料層

4b‧‧‧第二絕緣材料層

4b1‧‧‧第二絕緣材料層

4b2‧‧‧第二絕緣材料層

5‧‧‧配線層

5a‧‧‧第一配線層

5b‧‧‧第二配線層

6‧‧‧導通部

6a‧‧‧導通部

6b‧‧‧導通部

7‧‧‧錫球

8‧‧‧配線保護層

10‧‧‧層間連通路

11‧‧‧凹部

20‧‧‧半導體裝置

21‧‧‧矽基板

22‧‧‧電極

23‧‧‧電感器

24‧‧‧鈍化膜

C1‧‧‧渦電流

C2‧‧‧渦電流

C3‧‧‧渦電流

M‧‧‧磁通

第1圖係根據本發明之第一實施形態的半導體裝置的斷面圖。

第2圖係顯示本發明之第一實施形態的半導體裝置的另一形態之斷面圖。

第3圖係顯示金屬平板與半導體晶片之間的絕緣材料層的厚度與Q值的關係之圖。

第4圖係根據本發明之第二實施形態的半導體裝置的斷面圖。

第5圖係根據本發明之第三實施形態的半導體裝置的斷面圖。

第6圖係根據本發明之第四實施形態的半導體裝置的斷面圖。

第7圖係根據本發明之第五實施形態的半導體裝置的斷面圖。

第8圖係傳統半導體裝置的斷面圖。

第9圖係用來說明在傳統半導體裝置中RF電路所產生的磁通的影響之圖。

以下說明本發明的實施形態。雖然以下係參照圖式來說明實施形態，但圖式只是用來顯示實施形態的一個例子，本發明並不受圖式所限制。

根據第9圖所示之傳統的半導體裝置，說明半導體裝置中的RF電路的性能降低的原因。

以下將說明使用矽基板作為半導體基板，且使用電感器作為RF電路之情況來作為一個例子。

當半導體裝置啟動時，電流就在電感器23中流動。

電流在電感器23中流動，就會如圖中的箭號所示產生磁通(磁場)M。

當產生的磁通M進入矽基板21時，就會因為矽為半導體而如箭號所示在矽基板21中產生第一渦電流C1，因而會造成第一電力損耗。

再者，也會在金屬平板1中產生磁通，而產生第二渦電流C2，因而會造成第二電力損耗。

因為半導體晶片2很薄，所以金屬平板1很靠近電感器23，使得渦電流容易在金屬平板1中產生，而使電力損耗增大。在具有面板級扇出型封裝結構(此結構的薄膜配線步驟及組裝步驟係以大面板的規模進行)之半導體裝置中，半導體晶片2的厚度係為50μm之薄，因而 容易產生渦電流。

如上所述，電感器23所產生之磁通M會造成渦電流C1及C2在矽基板21及金屬平板1中產生，使得電力損耗增大，與未使用金屬平板作為支持體之半導體裝置相比較，表示電感器的特性之Q值會減小。

Q值係電感器的性能指標，表示電感器中產生的電力損耗的程度。Q值越大表示電感器的電力損耗越小，表示電感器具有較高的性能。要增進處理高頻訊號之積體電路(RFIC)的性能，使Q值增大很重要。在特別需要低耗電之例如行動電話之裝置中，略為改善電感器的Q值就可顯著降低電力消耗，因此對於具有高Q值之高性能電容器有很大的需求。

在本發明之半導體裝置中，藉由使絕緣材料層介於半導體裝置中作為支持體之金屬平板與由金屬平板加以支持之半導體晶片之間而防止半導體裝置中的電感器的Q值之降低。

(第一實施形態)

第1圖係顯示根據本發明之半導體裝置的一個實施形態之縱斷面圖。

第1圖所示之半導體裝置20係包含：金屬平板1；半導體晶片2；絕緣材料層4a；絕緣材料層4b；配線層5；導通部(conductive portion)6；以及外部電極7。

半導體晶片2包含有矽基板21、電極22、電感器23、以及鈍化膜24。鈍化膜24具有保護半導體免 於受到雜質污染之功用，且係由例如氧化矽膜(SiO₂)、氮化矽膜(SiN)、或聚醯亞胺膜(PI)所形成。

第一絕緣材料層4a係形成於金屬平板1的一個主面的整個面上。

半導體晶片2之與元件電路面(element circuit surface)相反的面，係利用黏著劑3而固定在第一絕緣材料層4a的表面上。

第二絕緣材料層4b係形成於固定在第一絕緣材料層4a的表面上之半導體晶片2的元件電路面上以及形成於金屬平板1的主面上，而與兩者相連接。

第二絕緣材料層4b在配置於半導體晶片2的元件電路面上的電極22上形成有開口。導通部6就形成於此開口中以與半導體晶片的電極22相連接。此導通部6係形成於第二絕緣材料層4b上且與部分延伸到半導體晶片2的周邊區域之配線層5電性連接。

配線層5係與外部電極7電性連接。

在絕緣材料層4b上以及在配線層5上除了與外部電極7連接的部分以外，形成有配線保護層8。配線保護層8可由與絕緣材料層4b的絕緣材料相同或不同材料所形成。

第2圖係第一絕緣材料層4a的厚度比第1圖所示的半導體裝置中的第一絕緣材料層4a的厚度大之圖。

第一絕緣材料層4a的厚度加大，電感器23 與金屬平板1間的距離就增大，藉由電感器23產生的磁通M而在金屬平板1中產生之渦電流會減小，因而可防止電感器的Q值減小。

第3圖(a)係顯示改變第2圖所示的半導體裝置中的第一絕緣材料層4a的厚度時之頻率與Q值的關係之圖，第3圖(b)係第3圖(a)的局部放大圖。在傳統例中，並沒有設置第一絕緣材料層4a。

第3圖所示的結果顯示出：設置第一絕緣材料層4a可使得Q值高於傳統的情況，且加大第一絕緣材料層4a的厚度可使Q值增大，亦即使電力損耗減小。此係因為設置第一絕緣材料層4a會加大電感器23與金屬平板1之間的距離，使電感器23產生的磁通M所會在金屬平板1中產生之渦電流減小，因而使電感器的Q值不會減小之緣故。

另外，如第3圖(b)所示，將第一絕緣材料層4a的厚度設定在20μm以上，可得到比傳統例增大5%以上的Q值之效果。

(第二實施形態)

第4圖係根據本發明之第二實施形態的半導體裝置之斷面圖。

第4圖係第1圖所示的半導體裝置中的第一絕緣材料層4a由絕緣材料層4a1及絕緣材料層4a2這兩層所形成的情況之圖。絕緣材料層亦可由三層以上的絕緣材料層所形成。複數個絕緣材料層可為相同或不同的材料。 使用複數個絕緣材料層可使得第一絕緣材料層的厚度增大，使電感器23與金屬平板1間的距離增大，電感器23產生的磁通所會在金屬平板1中產生之渦電流會減小，因而可防止電感器的Q值減小。

(第三實施形態)

第5圖係根據本發明之第三實施形態的半導體裝置之斷面圖。

本實施形態的半導體裝置的組構係第1圖所示的半導體裝置中的金屬平板之結構的改變。

如第5圖所示，在金屬平板1之面向半導體晶片2的表面上形成有凹部11。當此凹部11內填入有第一絕緣材料，第一絕緣材料層4a的厚度就增大該凹部11的深度，使金屬平板1與半導體晶片2間的距離更加增大。因此，相較於第2圖所示的半導體，本實施形態的半導體裝置可不增加整個半導體裝置的厚度而有效地減低渦電流之產生。

(第四實施形態)

第6圖係根據本發明之第四實施形態的半導體裝置之斷面圖。

本實施形態的半導體裝置係具有其中層疊配置有兩個半導體晶片2(第一半導體晶片2a及第二半導體晶片2b)之結構。

如第一實施形態中所揭示的，第一絕緣材料層4a係形成於金屬平板1的一個主面上。

第一半導體晶片2a之與元件電路面相反側的面係透過黏著劑3a而固定在該第一絕緣材料層4a的表面上。

第二絕緣材料層4b1係形成於固定在第一絕緣材料層4a的表面上之半導體晶片2a的元件電路面上以及形成於金屬平板1的主面上而與兩者相連接，因而將半導體晶片2a密封起來。

第二絕緣材料層4b1在配置於半導體晶片2a的元件電路面上的電極22上形成有開口。導通部6a就形成於此開口中以與半導體晶片2a的電極22相連接，且此導通部6a係形成於第二絕緣材料層4b1上且與部分延伸到半導體晶片2a的周邊區域之第一配線層5a電性連接。

第二半導體晶片2b之與元件電路面相反側的面係利用黏著劑3b而固定在該第二絕緣材料層4b1的表面上。

第二絕緣材料層4b2係形成於半導體晶片2b的元件電路面上、形成於第二絕緣材料層4b1的表面上、以及形成於第一配線層5a之與後述的層間連通路(interlayer via portion)10之連接部以外的部分上。

第二絕緣材料層4b1的材料的種類係與第二絕緣材料層4b2的材料的種類相同。

第二絕緣材料層4b2在配置於半導體晶片2b的元件電路面上的電極22上形成有開口。導通部6b就形成於此開口中以與半導體晶片2b的電極22相連接。此 導通部6b係形成於第二絕緣材料層4b2上且與部分延伸到半導體晶片2b的周邊區域之第二配線層5b電性連接。

第二絕緣材料層4b2在半導體晶片2b的周邊形成有開口。使第一配線層5a與第二配線層5b電性連接之層間連通路10就形成於此開口中。在第二配線層5b的預定位置形成有例如錫球之外部電極7，另外在第二絕緣材料層4b2上以及在第二配線層5b上之與外部電極7的連接部以外的部分形成有配線保護層8。

亦可在第二絕緣材料層4b1以及在第一配線層5a上之與層間連通路10的連接部以外的部分設置層間保護層(interlayer protection layer)。

在如上述構成之第四實施形態中，可得到與第1圖所示的半導體裝置一樣之改善Q值的效果。

第四實施形態中的半導體晶片具有兩個半導體晶片2a及2b層疊配置之結構，因此各半導體晶片2的電極與配線層間的連接可靠度很高，而可高良率且低成本地得到可應用於電極的微細化之半導體裝置。

另外，在本實施形態中，亦可如同第三實施形態，在金屬平板1之面向半導體晶片2的表面上形成凹部11，使第一絕緣材料層可填充入此凹部11。如此，第一絕緣材料層4a的厚度就可增大該凹部11的深度，使金屬平板1與各半導體晶片2間的距離增大，而可有效地減少渦電流之產生。

第四實施形態揭示兩個半導體晶片2層疊 配置之結構，但此結構亦可為層疊配置三個以上的半導體晶片之結構。在三個以上的半導體晶片的層疊結構中，在第二配線層5b上層疊與由第二半導體晶片2b、第二絕緣材料層4、第二配線層5b、及層間連通路10所構成的層疊結構相同之結構係以半導體晶片的數目來堆疊。然後，在最外層的配線層上形成配線保護層，且在預定位置形成外部電極7，而完成半導體裝置。

(第五實施形態)

第7圖係根據本發明之第五實施形態的半導體裝置之斷面圖。

在第四實施形態之半導體裝置中，第一半導體晶片2a及第二半導體晶片2b係以在水平方向層疊之狀態配置。然而，在此種配置的情況下，如第6圖所示，設在第一半導體晶片中之電感器23所產生的磁通會在第二半導體晶片2b的矽基板中產生第三渦電流C3，造成第三電力損耗。

第7圖顯示可防止第四實施形態中之第三渦電流C3的產生之第五實施形態的半導體裝置。

在第7圖所示的半導體裝置中，第一半導體晶片2a的電感器23的水平位置並未與第二半導體晶片2b的水平位置重疊。

在此種配置的情況下，第一半導體晶片2a的電感器23所產生的磁通並不會在第二半導體晶片2b的矽基板中產生第三渦電流。因此，相較於第二實施形態之 半導體裝置，第三實施形態之半導體裝置中的電感器的Q值會改善。

1‧‧‧金屬平板

2‧‧‧半導體晶片

3‧‧‧黏著劑

4a‧‧‧第一絕緣材料層

4b‧‧‧第二絕緣材料層

5‧‧‧配線層

6‧‧‧導通部

7‧‧‧錫球

8‧‧‧配線保護層

20‧‧‧半導體裝置

21‧‧‧矽基板

22‧‧‧電極

23‧‧‧電感器

24‧‧‧鈍化膜

C1‧‧‧渦電流

C2‧‧‧渦電流

M‧‧‧磁通

Claims (6)

1. 一種半導體裝置，包括：金屬平板；第一絕緣材料層，其係形成於該金屬平板的一個主面上；半導體晶片，其係以元件電路面朝上的方式透過黏著層安裝在該第一絕緣材料層的表面上；第二絕緣材料層，其係密封該半導體晶片及其周邊；配線層，其係設在該第二絕緣材料層中且部分延伸到該半導體晶片的周邊區域；導通部，其係設在該第二絕緣材料層中且將該半導體晶片的該元件電路面上的電極與該配線層連接起來；以及外部電極，其係形成於該配線層上。
2. 一種半導體裝置，包括：金屬平板；第一絕緣材料層，其係形成於該金屬平板的一個主面上；半導體晶片；第二絕緣材料層，其係將該半導體晶片及其周邊封裝在其中；配線層，其係設在該第二絕緣材料層中且部分延伸到該半導體晶片的周邊區域； 導通部，其係設在該第二絕緣材料層中且將該半導體晶片的元件電路面上的電極與該配線層連接起來；以及金屬通路，其係設在該等絕緣材料層中且電性連接至該配線層，其中，該半導體晶片係設有複數個，最靠近該金屬平板之該半導體晶片係以該元件電路面朝上的方式透過黏著層固定在該第一絕緣材料層的表面上，其他的半導體晶片則以該元件電路面朝向該配線層側的方式隔著形成該第二絕緣材料層之絕緣材料而層疊。
3. 如申請專利範圍第2項所述之半導體裝置，其中，該複數個半導體晶片係配置成各半導體晶片的RF電路的位置不與相鄰的半導體晶片重疊。
4. 如申請專利範圍第1至3項中任一項所述之半導體裝置，其中，該第一絕緣材料層的厚度係在20μm以上。
5. 如申請專利範圍第1至4項中任一項所述之半導體裝置，其中，該第一絕緣材料層係由兩層以上的絕緣材料層所形成。
6. 如申請專利範圍第1至4項中任一項所述之半導體裝置，其中，該金屬平板之面向該半導體晶片的部分係具有凹部，且該凹部填入有第一絕緣材料。