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CN117080167A - 屏蔽栅沟槽型mosfet及其制造方法 - Google Patents

屏蔽栅沟槽型mosfet及其制造方法 Download PDF

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CN117080167A
CN117080167A CN202310887540.5A CN202310887540A CN117080167A CN 117080167 A CN117080167 A CN 117080167A CN 202310887540 A CN202310887540 A CN 202310887540A CN 117080167 A CN117080167 A CN 117080167A
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CN
China
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layer
trench
dielectric layer
source
conductor
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CN202310887540.5A
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刘瑜
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Hangzhou Fuxin Semiconductor Co Ltd
Original Assignee
Hangzhou Fuxin Semiconductor Co Ltd
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Publication date
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Abstract

本申请公开了一种屏蔽栅沟槽型MOSFET及其制造方法，其中，所述方法包括：形成在衬底上的外延层；形成从外延层上表面延伸至其内部的沟槽；形成位于所述沟槽内的源极介质层及源极导体，所述源极介质层覆盖所述沟槽的内表面及所述外延层的上表面，以将所述源极导体与外延层隔离；由所述外延层上表面向下去除所述源极介质层，以暴露所述源极导体的上部，并形成填充空间；形成位于所述填充空间内以及所述外延层上表面的栅极介质层；形成位于所述栅极介质层上表面的隔离层；形成位于隔离层上表面的栅极导体，所述隔离层将所述源极导体与栅极导体隔离。

Description

屏蔽栅沟槽型MOSFET及其制造方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种屏蔽栅沟槽型MOSFET及其制造方法。
背景技术
屏蔽栅沟槽型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)由于具有输入阻抗高、开关速度快、功率耗费等特点，被广泛应用在电力电子领域。
为实现对屏蔽栅沟槽型MOSFET的正常使用，屏蔽栅沟槽型MOSFET的栅极导体和源极导体之间需通过介质层进行隔离。由于介质层比较薄，所以，栅极导体和源极导体之间的介质层容易被击穿，进而导致栅极导体和源极导体发生短接现象，从而造成器件失效。
发明内容
本申请提供了一种屏蔽栅沟槽型MOSFET及其制造方法，以至少解决现有技术中存在的以上技术问题。
根据本申请的第一方面，提供了一种屏蔽栅沟槽型MOSFET的制造方法，包括：
形成在衬底上的外延层；
形成从外延层上表面延伸至其内部的沟槽；
形成位于所述沟槽内的源极介质层及源极导体，其中，所述源极介质层覆盖所述沟槽的内表面及所述外延层的上表面，以将所述源极导体与外延层隔离；
由所述外延层上表面向下去除所述源极介质层，以暴露所述源极导体的上部，并形成填充空间；
形成位于所述填充空间内以及所述外延层上表面的栅极介质层；
形成位于所述栅极介质层上表面的隔离层；
形成位于隔离层上表面的栅极导体，所述隔离层将所述源极导体与栅极导体隔离。
在一可实施方式中，所述形成位于所述栅极介质层上表面的隔离层，包括：
形成位于栅极介质层上表面的第一隔离层；
以及，形成位于第一隔离层上表面的第二隔离层。
在一可实施方式中，所述形成位于栅极介质层上表面的第一隔离层，包括：
采用沉积工艺，在栅极介质层的上表面进行薄膜沉积，形成第一隔离层。
在一可实施方式中，所述形成位于第一隔离层上表面的第二隔离层，包括：
采用常压炉管工艺，在第一隔离层的上表面进行薄膜沉积，形成第二隔离层。
在一可实施方式中，所述第一隔离层为高介电材料；所述第二隔离层的厚度为300埃～600埃。
在一可实施方式中，所述形成位于所述填充空间内以及所述外延层上表面的栅极介质层，包括：
采用氧化工艺，对暴露的源极导体上部进行氧化，以形成填充空间内以及所述外延层上表面的栅极介质层。
在一可实施方式中，所述形成位于所述沟槽内的源极介质层及源极导体，包括：
在沟槽内表面和外延层上表面沉积薄膜，以形成源极介质层；
在沟槽内表面的沉积薄膜上进行晶体的沉积，以形成源极导体；
对源极导体进行回刻蚀，以使得源极导体的上表面低于外延层的上表面。
根据本申请的第二方面，提供了一种屏蔽栅沟槽型MOSFET，包括：
衬底；
外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；
源极导体、栅极导体、介质层，位于所述沟槽中，所述介质层包围所述源极导体及所述栅极导体，所述栅极导体及所述介质层暴露在所述沟槽的上部；
隔离层，所述隔离层设置在所述介质层与所述栅极导体之间。
在一可实施方式中，所述介质层包括覆盖有沟槽内表面及外延层上表面的源极介质层、以及位于填充空间内以及外延层上表面的栅极介质层；
其中，所述填充空间是在沟槽内经由外延层上表面向下去除源极介质层以暴露源极导体上部而形成的空间。
在一可实施方式中，所述隔离层包括位于栅极介质层上表面的第一隔离层以及位于第一隔离层上表面的第二隔离层。
在一可实施方式中，所述第一隔离层为高介电材料；所述第二隔离层的厚度为300埃～600埃。
本申请的屏蔽栅沟槽型MOSFET及其制造方法，通过在源极导体和栅极导体之间设置隔离层，减少了栅极导体和源极导体发生短接的概率，减少了器件失效的情况。
应当理解，本部分所描述的内容并非旨在标识本申请的实施例的关键或重要特征，也不用于限制本申请的范围。本申请的其它特征将通过以下的说明书而变得容易理解。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了本申请实施例的屏蔽栅沟槽型MOSFET的截面图；
图2a-图2g示出了本申请实施例中的屏蔽栅沟槽型MOSFET的制造方法的各阶段截面图；其中，
图2a示意出了本申请实施例中的形成硬质掩膜层和光刻胶掩膜层之后的截面示意图；
图2b示意出了本申请实施例中的刻蚀出沟槽之后的截面示意图；
图2c示意出了本申请实施例中的对沟槽进行修复之后的截面示意图；
图2d示意出了本申请实施例中的形成源极介质层之后的截面示意图；
图2e示意出了本申请实施例中的沉积多晶硅之后的截面示意图；
图2f示意出了本申请实施例中的减小源极介质层厚度之后的截面示意图；
图2g示意出了本申请实施例中多晶硅回刻之后的截面示意图；
图2h示意出了本申请实施例中的对源极导体进行回刻蚀之后的截面示意图；
图2i示意出了本申请实施例中的对源极介质层进行腐蚀之后的截面示意图；
图2j示意出了本申请实施例中的形成栅极介质层之后的截面示意图；
图2k示意出了本申请实施例中的形成第一隔离层之后的截面示意图；
图2l示意出了本申请实施例中的形成第二隔离层之后的截面示意图；
图2m示意出了本申请实施例中的形成栅极导体之后的截面示意图；
图2n示意出了本申请实施例中的研磨沟槽外栅极导体之后的截面示意图。
部件号说明：
101-衬底；
102-外延层；
103-沟槽；
1031-第一沟槽；
1032-第二沟槽；
1033-第三沟槽；
1034-第四沟槽；
104-源极导体；
105-栅极导体；
106-介质层；
107-隔离层；
108-导体；
109-凸起结构；
201-硬质掩膜层；
202-第一光刻胶掩膜层；
203-牺牲氧化层；
204-源极介质层；
205-第二光刻胶掩膜层；
206-填充空间；
207-栅极介质层；
208-第一隔离层；
209-第二隔离层；
210-介质层。
具体实施方式
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。
例如，衬底可采用的材料包括：Si、Al2O3或SiC等。
外延层根据需要可以使用与衬底相同或不同的材料。如果外延层材料与衬底材料相同，则将此种外延层成为同质外延层。如果外延层与衬底的材料不同，则将此种外延层称为异质外延层。在本申请的实施例中，外延层为同质外延层。
介质层可使用的材料包括任何可以与外延层形成界面的材料。例如，当外延层为Si时，介质层可采用SiO2，或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、Si酸盐、铝酸盐、钛酸盐等。
上述各部件的材料不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于上述部件或实现上述功能的新材料。
图1示出了本申请实施例的屏蔽栅沟槽型MOSFET的截面图。
如图1所示，屏蔽栅沟槽型MOSFET包括衬底101及外延层102，外延层102位于衬底101的第一表面(如，上表面)上。衬底101作为屏蔽栅沟槽型MOSFET的漏区为N型掺杂，于一实施例中为N型重掺杂。外延层102为N型掺杂，外延层102相对于衬底101是轻掺杂。
屏蔽栅沟槽型MOSFET还包括位于外延层102中的沟槽103。沟槽103从外延层102的上表面延伸至外延层102的内部，并终止于外延层102中。外延层102中具有的沟槽103的数量可根据实际情况而定。如图1所示，为4个沟槽，分别是第一沟槽1031～第四沟槽1034。
屏蔽栅沟槽型MOSFET还包括位于第一沟槽1031内的导体108及位于第二沟槽1032至第四沟槽1034内的源极导体104和栅极导体105。
其中，第一沟槽1031内的导体108，也作为源极导体使用。与位于第二沟槽1032至第四沟槽1034内的源极导体104连接在一起，共同构成屏蔽栅沟槽型MOSFET的源极。栅极导体105可从第二沟槽1032～第四沟槽1034内向外延层102的上方进行延伸，暴露在沟槽103的上部，以覆盖在外延层102的上方，进而实现屏蔽栅沟槽型MOSFET的正常功能。
屏蔽栅沟槽型MOSFET还包括介质层106。其中，位于第一沟槽1031的导体108、以及位于第二沟槽1032～第四沟槽1034内的源极导体104被介质层106包裹。位于第二沟槽1032～第四沟槽1034内的栅极导体105被介质层106半包裹。
在第二沟槽内1032～第四沟槽1034的开口处形成填充空间。介质层106向填充空间内延伸，在填充空间内位于槽内源极导体104的上方，形成凸起结构109。源极导体104设置在第二沟槽内1032～第四沟槽1034的下部。介质层106将源极导体104包裹。栅极导体105设置在填充空间内及外延层102的上部，介质层106对栅极导体105形成半包裹。栅极介质层207暴露在沟槽103的上部。
其中，凸起结构109与槽内的源极导体104均位于槽内。其中，凸起结构109为氧化物，起到抗压和耐压作用。
本申请中，屏蔽栅沟槽型MOSFET还包括隔离层107，设置在栅极介质层207与栅极导体105之间，用于将源极导体104和栅极导体105进行隔离。隔离层107可以是在介质层106表面沉积出的薄膜。隔离层107可以通过单层薄膜或多层薄膜来实现。如果是由多层薄膜来实现，则多层薄膜中的各薄膜可以采用不同的薄膜生长工艺来生长，也可以采用相同的薄膜生长工艺来生长。如果隔离层107是由多层薄膜来实现，那么多层薄膜形成的厚度需要与单层薄膜的厚度相当。示例性地，假设为单层薄膜来实现，则单层薄膜的厚度可以是400埃～800埃中的其中之一取值。假定为隔离层107由双层薄膜来实现，则双层薄膜中各层薄膜的厚度之和需与前述其中之一取值相等或接近。如此，本申请中的屏蔽栅沟槽型MOSFET，栅极导体105和源极导体104之间不仅具有介质层106，还具有隔离层107。通过介质层106和隔离层107一同实现对栅极导体105和源极导体104之间的隔离。可有效避免由于栅极导体105和源极导体104之间的易击穿导致的栅极导体105和源极导体104发生短接的现象，从而造成器件失效的问题。即，本申请中，通过隔离层107的设置，减少了栅极导体105和源极导体104发生短接的概率，自然也减少了器件失效的情况。
图2a至图2m示意出了本申请实施例中的屏蔽栅沟槽型MOSFET的制造方法的各阶段截面图。以下将结合图2a至图2m对本申请实施例提供的屏蔽栅沟槽型MOSFET的制造方法进行详细说明。
图2a示意出了本申请实施例中的形成硬质掩膜层和光刻胶掩膜层之后的截面示意图。请参考图2a所示，在衬底101的上表面形成外延层102。在一实施例中，衬底101的材料可以为N型单晶硅衬底。
外延层102可为同质外延层或异质外延层，视具体情况而定。示例性地，外延层102可以为单晶硅。在实施时，可采用气相沉积工艺，生长出外延层102。其中，气相沉积工艺可以是物理气相沉积，还可以是化学气相沉积。优选为化学气相沉积。化学气相沉积包括低压化学气相沉积、在次大气压化学气相沉积等。物理气相沉积包括蒸发、溅射等。
采用氧化工艺方法，在外延层102上表面氧化出一层氧化物。氧化工艺方法包括但不限定于：热氧化、化学气相沉积、物理气相沉积等工艺中的至少之一。优选为热氧化工艺。氧化物可以是二氧化硅。氧化物可作为硬质掩膜层201(HM)。采用沉积工艺形成光刻胶掩膜层202，利用位于外延层102上的光刻胶掩膜层202和硬质掩膜层201，在外延层102中刻蚀出沟槽103，具体过程参见对图2b的详细说明。其中，光刻胶掩膜层202可作为本申请中的第一光刻胶掩膜层使用。
图2b示意出了本申请实施例中的刻蚀出沟槽之后的截面示意图。请参考图2b所示，首先，采用光刻图案化光刻胶掩膜层，以形成位于光刻胶掩膜层上的沟槽位置。刻蚀硬质掩膜层201将沟槽位置转移至硬质掩膜层201上，移除光刻胶掩膜层。利用硬质掩膜层201上的沟槽位置进一步刻蚀外延层102，以形成从外延层102上表面延伸至其内部的沟槽。
其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。在刻蚀出沟槽后，去除硬质掩膜层201。本申请中，曝光出的沟槽的数量是四个，自然地，刻蚀出的沟槽的数量是四个(第一沟槽、第二沟槽、第三沟槽和第四沟槽)，分别是第一沟槽1031～第四沟槽1034。
图2c示意出了本申请实施例中的对沟槽进行修复之后的截面示意图。请参考图2c所示，考虑到刻蚀会对沟槽内表面存在损伤，为避免这一损伤对整个器件造成的不良影响，需要在沟槽，具体是沟槽1031～沟槽1034的内表面生长出牺牲氧化层203。牺牲氧化层203用于修复刻蚀沟槽而带来的沟槽损伤。在修复完成后，去除牺牲氧化层203。前述牺牲氧化层203的生长可以用热氧化工艺而实现。
图2d示意出了本申请实施例中的形成源极介质层之后的截面示意图。请参考图2d所示，本步骤中，采用薄膜生长工艺，将第一沟槽1031～第四沟槽1034的内表面以及外延层102的上表面生长出场氧化物(Field Oxide，FOX)。然后，采用常压炉管工艺，在FOX的表面上沉积一定厚度硅酸乙酯(TEOS)。FOX和TEOS一同作为源极介质层204。源极介质层204的厚度为0.6um左右。其中，薄膜生长工艺包括热氧化工艺、化学气相沉积工艺、物理气相沉积工艺。本步骤中，优选为热氧化工艺。
如此，前述方案可作为在第一沟槽1031～第四沟槽1034的内表面和外延层102上表面沉积薄膜，以形成源极介质层204的方案。
本申请中，源极介质层204覆盖第一沟槽1031～第四沟槽1034的内表面及外延层102的上表面，可以起到隔离的作用。其中，覆盖到外延层102的上表面的源极介质层204可视为氧化层。
图2e示意出了本申请实施例中的沉积多晶硅之后的截面示意图。请参考图2e所示，本步骤中，采用气相沉积工艺，沿着第一沟槽～第四沟槽的槽口，向第一沟槽～第四沟槽内进行材料的沉积。然后，对沉积在槽口的材料进行化学机械研磨(CMP)，研磨至位于外延层102上表面的源极介质层204上停止，以去除高于源极介质层204的材料。即，去除多余材料。其中，材料为多晶硅(POLY)。
各沟槽内沉积出的多晶硅可作为屏蔽栅沟槽型MOSFET的源极导体104。各沟槽的内表面覆盖源极介质层204，源极介质层204围绕沟槽形成空腔。前述方案可视为在空腔内进行晶体的沉积，以形成源极导体104的方案。源极介质层204可以起到将源极导体104与外延层102进行隔离的作用。
图2f示意出了本申请实施例中的减小源极介质层厚度之后的截面示意图。请参考图2f所示，采用腐蚀工艺，将外延层102上表面的源极介质层204进行腐蚀，以减小外延层102上表面的源极介质层204的厚度，以使源极导体104暴露出。如，将外延层102上表面的源极介质层204保留至0.08um或其左右。
图2g示意出了本申请实施例中的多晶硅回刻之后的截面示意图。请参考图2g所示，将暴露在第一沟槽1031～第四沟槽1034外的源极导体104回刻，以使被蚀刻掉的源极导体104的高度略低于外延层102的上表面，进而使每个沟槽内的整个源极导体104均位于各自的沟槽内。
图2h示意出了本申请实施例中的对源极导体进行回刻蚀之后的截面示意图。请参考图2h所示，在第一沟槽1031～第四沟槽1034上涂覆光刻胶，并通过光刻工艺，保留在第一沟槽1上的光刻胶，形成光刻胶掩膜层205(作为本申请中的第二光刻胶掩膜层使用)，以避免沟槽1031内的导体108被进一步回刻。采用各项同性刻蚀工艺，对第二沟槽1032～第四沟槽1034内的源极导体104进一步回刻至沟槽指定深度，如约0.1um。前述方案可视为对第二沟槽1032～第四沟槽1034内的源极导体104进行回刻蚀，以使得源极导体104的上表面进一步低于外延层102的上表面方案的详细说明。
此处的回刻蚀的目的是让位于沟槽内1031的导体与其他沟槽内的导体之间存在高度差。
图2i示意出了本申请实施例中的对源极介质层进行腐蚀之后的截面示意图。请参考图2i所示，采用腐蚀工艺，由外延层102上表面向下腐蚀第二沟槽1032～第四沟槽1034内的源极介质层204，腐蚀至一定深度。即，由外延层102上表面向下去除源极介质层204，以暴露源极导体104的上部，并形成填充空间206。去除保留在第一沟槽1031上方的光刻胶掩膜层。其中，腐蚀工艺可以为湿法腐蚀，也可以为干法腐蚀，优选为湿法腐蚀。
图2j示意出了本申请实施例中的形成栅极介质层之后的截面示意图。请参考图j所示，采用氧化工艺，对第二沟槽1032～第四沟槽1034内暴露的源极导体104上部进行氧化，源极导体104上部被氧化后形成位于填充空间的内表面以及外延层102上表面的栅极介质层207。其中，在源极导体104上部被氧化后，形成凸起结构109。凸起结构109在填充空间内位于槽内源极导体104的上方。凸起结构109为氧化物，起到在屏蔽栅沟槽型MOSFET上电时的抗压和耐压作用。其中，对源极导体104的上部进行氧化采用的氧化工艺方法包括但不限定于：热氧化、化学气相沉积、物理气相沉积等工艺中的至少之一。优选为热氧化工艺。
如前述内容所示，源极介质层覆盖有沟槽下部的内表面，并对源极导体104形成包裹。源极介质层起到将外延层102和源极导体104进行隔离的作用。栅极介质层207位于填充空间的内表面以及外延层102上表面，起到将源极导体104和填充空间隔离的作用。
图2k示意出了本申请实施例中的形成第一隔离层之后的截面示意图。请参考图2k所示，采用沉积工艺，对栅极介质层的上表面进行薄膜沉积，形成位于栅极介质层上表面的第一隔离层208。其中，沉积工艺具体可以是化学气相沉积，也可以是物理气相沉积。在一实施例中，为化学气相沉积。第一隔离层208和栅极介质层，可起到对源极导体104和栅极导体进行隔离的目的，避免源极导体104和栅极导体易击穿而导致的MOS管器件失效的问题。
因为高介电材料具有防静电保护和高介电参数的特点，所以可将高介电材料作为第一隔离层208，可起到更好的隔离作用。
图2l示意出了本申请实施例中的形成第二隔离层之后的截面示意图。请参考图2l所示，采用常压炉管工艺，在第一隔离层208的上表面进行薄膜沉积，以形成位于第一隔离层208上表面的第二隔离层209。考虑到填充空间的有限性，第二隔离层的厚度不能太厚，其厚度可以取值为300埃～600埃之间的任何一个数值。
本申请中的隔离层位于栅极介质层的上表面，包括第一隔离层208和第二隔离层209。两个隔离层均可以起到隔离源极导体104和栅极导体的作用。如果将栅极介质层也视为一层隔离层，那么连同第一隔离层208和第二隔离层209这两个隔离层，一共是三个隔离层。三个隔离层呈现出类似三明治的隔离结构，这种隔离结构一方面更加稳定，不易导致所处位置的偏移，另一方面可起到更佳的隔离作用。
图2m示意出了本申请实施例中的形成栅极导体之后的截面示意图。请参考图2m所示，采用气相沉积工艺，在第二隔离层上表面进行多晶硅的沉积，以形成栅极导体105。本申请的栅极导体105和源极导体104之间具有第一隔离层和第二隔离层。第一隔离层和第二隔离层的存在，可有效避免由于栅极导体105和源极导体104之间的介质层较薄，而导致的易击穿的问题。
图2n示意出了本申请实施例中的研磨沟槽外栅极导体之后的截面示意图。请参考图2n所示，为实现屏蔽栅沟槽型MOSFET的正常功能，需将第二隔离层上表面沉积出的多晶硅经过CMP，以形成位于隔离层上表面的栅极导体105。再通过炉管沉积(LPTEOS)工艺在研磨后的导体上沉积出一层介质层210，以方便按后续照常规工艺进行晶圆的加工。其中，介质层210可以是氧化层。
通过图2a～图2n所示的各步骤方案，可得到如图1所示的，屏蔽栅沟槽型MOSFET。通过介质层106(栅极介质层207)和隔离层107(第一隔离层208和第二隔离层209)一同实现对栅极导体105和源极导体104之间的隔离。可有效避免由于栅极导体105和源极导体104之间的易击穿导致的栅极导体105和源极导体104发生短接的现象，从而造成器件失效的问题。即，本申请中，通过隔离层107的设置，减少了栅极导体105和源极导体104发生短接的概率，自然也减少了器件失效的情况。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种屏蔽栅沟槽型MOSFET的制造方法，其特征在于，包括：
形成在衬底上的外延层；
形成从外延层上表面延伸至其内部的沟槽；
形成位于所述沟槽内的源极介质层及源极导体，其中，所述源极介质层覆盖所述沟槽的内表面及所述外延层的上表面，以将所述源极导体与外延层隔离；
由所述外延层上表面向下去除所述源极介质层，以暴露所述源极导体的上部，并形成填充空间；
形成位于所述填充空间内以及所述外延层上表面的栅极介质层；
形成位于所述栅极介质层上表面的隔离层；
形成位于隔离层上表面的栅极导体，所述隔离层将所述源极导体与栅极导体隔离。
2.根据权利要求1所述的方法，其特征在于，所述形成位于所述栅极介质层上表面的隔离层，包括：
形成位于栅极介质层上表面的第一隔离层；
以及，
形成位于第一隔离层上表面的第二隔离层。
3.根据权利要求2所述的方法，其特征在于，所述形成位于栅极介质层上表面的第一隔离层，包括：
采用沉积工艺，在栅极介质层的上表面进行薄膜沉积，形成第一隔离层。
4.根据权利要求2或3所述的方法，其特征在于，所述形成位于第一隔离层上表面的第二隔离层，包括：
采用常压炉管工艺，在第一隔离层的上表面进行薄膜沉积，形成第二隔离层。
5.根据权利要求2或3所述的方法，其特征在于，所述第一隔离层为高介电材料；所述第二隔离层的厚度为300埃～600埃。
6.根据权利要求1所述的方法，其特征在于，所述形成位于所述填充空间内以及所述外延层上表面的栅极介质层，包括：
采用氧化工艺，对暴露的源极导体上部进行氧化，以形成填充空间内以及所述外延层上表面的栅极介质层。
7.根据权利要求1所述的方法，其特征在于，所述形成位于所述沟槽内的源极介质层及源极导体，包括：
在沟槽内表面和外延层上表面沉积薄膜，以形成源极介质层；
在沟槽内表面的沉积薄膜上进行晶体的沉积，以形成源极导体；
对源极导体进行回刻蚀，以使得源极导体的上表面低于外延层的上表面。
8.一种屏蔽栅沟槽型MOSFET，其特征在于，包括：
衬底；
外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；
源极导体、栅极导体、介质层，位于所述沟槽中，所述介质层包围所述源极导体及所述栅极导体，所述栅极导体及所述介质层暴露在所述沟槽的上部；
隔离层，所述隔离层设置在所述介质层与所述栅极导体之间。
9.根据权利要求8所述的屏蔽栅沟槽型MOSFET，其特征在于，所述介质层包括覆盖有沟槽内表面及外延层上表面的源极介质层、以及位于填充空间内以及外延层上表面的栅极介质层；
其中，所述填充空间是在沟槽内经由外延层上表面向下去除源极介质层以暴露源极导体上部而形成的空间。
10.根据权利要求9所述的屏蔽栅沟槽型MOSFET，其特征在于，所述隔离层包括位于栅极介质层上表面的第一隔离层以及位于第一隔离层上表面的第二隔离层；所述第一隔离层为高介电材料；所述第二隔离层的厚度为300埃～600埃。
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