TWI793781B - 具有堆疊晶粒的半導體元件及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一第一半導體晶粒，包括具有一第一及第二區的一第一基底、設置在該第一基底上的一第一電路層、設置在該第一區上與在該第一電路層中的一控制電路以及沿著該第一電路層與該第二區設置的多個晶粒穿孔；一第二半導體晶粒，堆疊在該第一半導體晶粒上並包括連接到該等晶粒穿孔與該控制電路的多個第二導電墊；以及一第三半導體晶粒，堆疊在該第一半導體晶粒下並包括連接到該等晶粒穿孔與該控制電路的多個第三導電墊。該等晶粒穿孔、該等第二導電墊以及該等第三導電墊配置成多個傳輸通道，經由該等傳輸通道，該控制電路能夠存取該第二及第三半導體晶粒。

Description

具有堆疊晶粒的半導體元件及其製備方法

本申請案主張2021年5月13日申請之美國正式申請案第17/319,257號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有堆疊晶粒的半導體元件，以及具有該堆疊晶粒的該半導體元件之製備方法。

半導體元件使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，具有一第一半導體晶粒，包括一第一基底、一第一電路層、一控制電路以及複數個晶粒穿孔，該第一基底包括一第一區以及一第二區，該第一電路層設置在該第一基底上，該控制電路設置在該第一基底的該第一區上以及在該第一電路層中，該複數個晶粒穿孔沿著該第一電路層以及該第一基底的該第二區垂直地設置；一第二半導體晶粒，堆疊在該第一半導體晶粒上，並包括複數個第二導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路；以及一第三半導體晶粒，堆疊在該第一半導體晶粒下，並包括複數個第三導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路；其中該複數個晶粒穿孔、該複數個第二導電墊以及該複數個第三導電墊一起配置成複數個傳輸通道，經由該複數個傳輸通道，該控制電路能夠存取該第二半導體晶粒與該第三半導體晶粒。

在一些實施例中，該第二半導體晶粒與該第三半導體晶粒為記憶體晶粒。

在一些實施例中，該第一電路層包括複數個第一裝置元件，設置在該第一基底上並設置在該第一電路層中；複數個第一互連層，水平地設置在該第一基底上、設置在該第一電路層中且相互分隔開設置；複數個第一導電墊，設置在該第一電路層中，大致與該第一電路層的一上表面為共面，且直接接觸設置在該第一基底之該第一區上的該複數個第二導電墊；以及複數個第一導電通孔，分別連接鄰近的該第一裝置元件與該第一互連層、鄰近的該等第一互連層，以及鄰近的該第一導電墊與該第一互連層。

在一些實施例中，該半導體元件還包括一第一下鈍化層， 設置在該第一基底與該第三半導體晶粒之間。該複數個晶粒穿孔沿著該第一下鈍化層垂直地設置，並直接接觸設置在該第一基底之該第二區下的該複數個第三導電墊。

在一些實施例中，該半導體元件還包括複數個第一基底穿孔，沿著該第一基底的該第一區設置，且電性連接該複數個第一裝置元件以及設置在該第一基底之該第一區下的該複數個第三導電墊。

在一些實施例中，該半導體元件還包括一第一下鈍化層以及複數個第一下導電墊，其中該第一下鈍化層設置在該第一基底與該第三半導體晶粒之間，其中該複數個第一下導電墊設置在該第一下鈍化層中，且分別接觸該複數個第一基底穿孔以及在該第一基底之該第一區下的該複數個第三導電墊。

在一些實施例中，該第二半導體晶粒包括一第二電路層，設置在該第一電路層上，其中該複數個第二導電墊設置在該第二電路層中，且大致與該第二電路層的一下表面為共面；以及一第二基底，設置在該第二電路層上。

在一些實施例中，該第二基底的一厚度不同於該第一基底的一厚度。

在一些實施例中，該半導體元件還包括複數個第二基底穿孔，沿著該第二基底設置，且電性連接到該複數個第二導電墊。

在一些實施例中，該半導體元件還包括複數個連接件，分別設置在該複數個第二基底穿孔上。

在一些實施例中，該第二半導體晶粒包括複數個第一電容器，設置在該第二電路層中、在該第一基底的該第二區上，且電性連接到 該複數個第二導電墊。

在一些實施例中，該複數個第一基底穿孔分別包括一填充層，沿著該第一基底的該第一區設置；以及二絕緣層，設置在該填充層的兩側上，並沿著該第一基底的該第一區設置。

在一些實施例中，該半導體元件還包括二阻障層，分別設置在該填充層與該二絕緣層之間。

在一些實施例中，該半導體元件還包括二黏著層，分別設置在該填充層與該二阻障層之間。

在一些實施例中，該半導體元件還包括二晶種層，分別設置在該填充層與該二黏著層之間。

本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體晶粒，該第一半導體晶粒包括一第一基底、複數個第一基底穿孔、一第一電路層以及一控制電路，該第一基底包括一第一區以及一第二區，該複數個第一基底穿孔在該第一基底的該第一部上，該第一電路層在該第一基底上，該控制電路在該第一基底的該第二部上以及在該第一電路層中；沿著該第一電路層以及該第一基底的該第二部垂直形成複數個晶粒穿孔；提供一第二半導體晶粒，該第二半導體晶粒包括複數個第二導電墊，大致與該第二半導體晶粒的一上表面為共面；提供一第三半導體晶粒，該第三半導體晶粒包括複數個第三導電墊，大致與該第三半導體晶粒的一上表面為共面；翻轉該第二半導體晶粒並將該第二半導體晶粒接合到該第一電路層上，以將該複數個第二導電墊電性連接到該控制電路與該複數個晶粒穿孔；以及將該第一半導體晶粒接合到該第三半導體晶粒上，以將該控制電路與該複數個晶粒穿孔電性連接到該複數個第三導電 墊。

在一些實施例中，該第二半導體晶粒與該第三半導體晶粒為記憶體晶粒。

在一些實施例中，該半導體元件的製備方法還包括形成複數個第一基底穿孔在該第一基底中，且電性連接到該控制電路。

在一些實施例中，該半導體元件的製備方法還包括執行一薄化製程以縮減該第一基底的一厚度並暴露該複數個第一基底穿孔；形成一第一下鈍化層以覆蓋該第一基底與該複數個第一基底穿孔；以及形成複數個第一下導電墊在該第一下鈍化層中，以電性連接到該複數個第一基底穿孔；其中該複數個晶粒穿孔沿著該第一電路層、該第一基底的該第二部以及該第一下鈍化層垂直地形成；其中該複數個第一下導電墊電性連接到該複數個第三導電墊。

在一些實施例中，該第一下鈍化層包含聚苯並惡唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、味之素積層膜(ajinomoto buildup film)、阻焊膜(solder resist film)、氮化矽、氧化矽、氮氧化矽、氧化氮化矽(silicon nitride oxide)、磷矽酸玻璃(phosphosilicate glass)、硼矽酸玻璃(borosilicate glass)或是摻雜硼的磷矽酸玻璃(boron-doped phosphosilicate glass)。

由於本揭露該半導體元件的設計，可明顯地減少在不同晶粒之間的電性路徑。因此，可減少該半導體元件的功耗。此外，將該控制電路與該等記憶體晶粒分隔開可降低該等記憶體晶粒的製造複雜度。除此之外，該控制電路可以一製程所製造，該製程產生功率效率高速電路 (power-efficient high-speed circuitry)。因此，可改善整體製造效率，並可降低整體製造複雜度。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:製備方法

1A:半導體元件

1B:半導體元件

1C:半導體元件

1D:半導體元件

1E:半導體元件

100:第一半導體晶粒

101:第一基底

103:第一電路層

105:第一裝置元件

107:第一互連層

109:第一導電通孔

111:第一導電墊

113:第一基底穿孔

115:第一下鈍化層

117:第一下導電墊

119:晶粒穿孔

200:第二半導體晶粒

201:第二基底

203:第二電路層

205:第二裝置元件

207:第二互連層

209:第二導電穿孔

211-1:第二導電墊

211-3:第二導電墊

213:第二基底穿孔

215:第一電容器

300:第三半導體晶粒

301:第三基底

303:第三電路層

305:第三裝置元件

307:第三互連層

309:第三導電通孔

311-1:第三導電墊

311-3:第三導電墊

313:第三基底穿孔

315:第二電容器

401-1:連接件

401-3:連接件

403-1:微連接件

403-3:微連接件

405-1:第一虛擬導電墊

405-3:第二虛擬導電墊

405-5:第三虛擬導電墊

405-7:第四虛擬導電墊

AL:黏著層

BL:阻障層

FL:填充層

IL:絕緣層

R1:第一區

R2:第二區

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

S25:步驟

SL:晶種層

Z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。

圖1是流程示意圖，例示本揭露一實施例之半導體元件的製備方法。

圖2到圖11是剖視示意圖，例示本揭露一實施例之半導體元件之製備方法的一流程。

圖12是放大剖視示意圖，例示本揭露一實施例之部分半導體元件。

圖13到圖16是剖視示意圖，例示本揭露一實施例之各半導體元件。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例 可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同 樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，為精確地相同的、相等的，或是平坦的，或者是其可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異可因為製造流程而發生。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))對應Z方向箭頭的該方向，而下方(below)(或之下(down))對應Z方向箭頭的相對方向。

應當理解，在本揭露的描述中，一元件(或一特徵)沿著方向Z位在最高垂直位面(level)的一表面，表示成該元件(或該特徵)的一上表面。一元件(或一特徵)沿著方向Z位在最低垂直位面(level)的一表面，表示成該元件(或該特徵)的一下表面。

圖1是流程示意圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2到圖11是剖視示意圖，例示本揭露一實施例之半導體元件1A之製備方法的一流程。

請參考圖1及圖2，在步驟S11，可提供一第一基底101，且複數個第一基底穿孔113可形成在第一基底101中。

請參考圖2，第一基底101可為一塊狀(bulk)半導體基底。舉例來說，該塊狀半導體可包含一元素半導體、一化合物半導體，該元素半導體例如矽或鍺，該化合物半導體例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他III-V族化合物半導體或II-VI族化合物半導體。

請參考圖2，第一基底101可包括一第一區R1以及一第二區R2。在一些實施例中，第二區R2可緊鄰第一區R1。在一些實施例中，在頂視圖中(圖未示)，第二區R2可為第一基底101的中心區。第一區R1可為第一基底101的周圍電路區，其圍繞該中心區。

應當理解，在本揭露的描述中，第一區R1可包括第一基底101的一部分以及在第一基底101之該部分上方與下方的多個空間。描述一元件設置在第一區R1上意指該元件設置在第一基底101之該部分的一上表面上。描述一元件設置在第一區R1中則意指該元件設置在第一基底101之該部分中；然而，該元件的一上表面可齊平於第一基底101之該部分的該上表面。描述一元件設置在第一區R1上方意指該元件設置在第一基底101之該部分的上表面上方。描述一元件設置在第一區R1下方意指該元件設置在第一基底101之該部分的下表面下方；其中該元件接觸第一基底101之該部分的下表面或是遠離第一基底101之該部分的下表面。據此， 第二區R2可包括第一基底101的其他部分以及在第一基底101之該其他部分上方或下方的多個空間。

請參考圖2，複數個第一基底穿孔113可形成在第一基底101中。在一些實施例中，複數個第一基底穿孔113僅形成在第一基底101的第一區R1中。在一些實施例中，複數個第一基底穿孔113可形成在第一基底101的第一區R1與第二區R2中。為了簡潔、清楚以及便於描述，所以僅描述一個基底穿孔113。在一些實施例中，第一基底穿孔113的寬度可介於大約1μm到大約22μm之間以及介於大約5μm到大約15μm之間。在一些實施例中，第一基底穿孔113的深度可介於大約20μm到大約160μm之間或是介於大約50μm到大約130μm之間。

在一些實施例中，第一基底穿孔113可從第一基底101的上表面延伸到第一基底101的下表面。在一些實施例中，第一基底穿孔113的製作技術可包含一通孔優先製程(via-first process)。在一些實施例中，舉例來說，第一基底穿孔113可包含一摻雜半導體材料，例如摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺或其他適合的導電材料。應當理解，在前段(front-end-of line)製程期間，用於第一基底穿孔113的材料應該具有足夠的熱穩定性，以承受高溫處理。

請參考圖1及圖3，在步驟S13，一第一電路層103可形成在第一基底101上，且一控制電路可形成在第一電路層103中。

請參考圖3，第一電路層103可形成在第一基底101上。第一電路層103可包括多個層間介電層及/或多個層間金屬介電層，其包含控制電路及/或其他功能單元。在本揭露的描述中，一功能單元通常表示功能相關邏輯電路，其出於功能目的而已經劃分成一不同單元。在一些實施 例中，該等功能單元通常可為高度複雜電路，例如處理器核心、記憶體控制器或加速器單元。在一些其他實施例中，一功能單元的複雜度與功能性可更加複雜或是更不複雜。

在一些實施例中，控制電路可表示成其中一個功能單元。在一些實施例中，控制電路可僅為包含在第一電路層103中的功能單元。在一些實施例中，控制單元可僅設置在第一基底101的第一區R1上。在一些實施例中，控制電路可設置在第一基底101的第一區R1與第二區R2上。在一些實施例中，控制電路(或其他功能單元)可包括複數個第一裝置元件105、複數個第一互連層107、複數個第一導電通孔109以及複數個第一導電墊111。在一些實施例中，控制電路可電性耦接到複數個第一基底穿孔113。

請參考圖5，第一裝置元件105可為電晶體，例如互補式金屬氧化物半導體(complementary metal-oxide-semiconductor transistors)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors)、鰭式場效電晶體(fin field-effect-transistors)或其組合。複數個互連層107可相互分隔開並可沿著方向Z而水平地設置在該等層間介電層及/或該等層間金屬介電層中。在本實施例中，該等最上面的第一互連層107可稱為複數個第一導電墊111。複數個第一導電墊111的各上表面可大致與第一電路層103的上表面為共面。複數個第一導電通孔109可沿著方向Z連接相鄰的多個第一互連層107、相鄰的第一裝置元件105與第一互連層107，以及相鄰的第一導電墊111與第一互連層107。在一些實施例中，複數個第一導電通孔109可改善在第一電路層103中的散熱，並可提供在第一電路層103中的結構支撐。

應當理解，在本揭露的描述中，第一裝置元件105、第一互連層107、第一導電通孔109以及第一導電墊111的數量僅用於圖例說明目的。前述導電特徵的數量可多於或少於如圖3所描述的數量。

在一些實施例中，舉例來說，該等層間介電層及/或該等層間金屬介電層可包含氧化矽、硼磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、低介電常數(low-k)介電材料、類似物或其組合。該等低介電常數介電材料可具有一介電常數，該介電常數小於3.0或甚至小於2.5。在一些實施例中，該等低介電常數介電材料可具有一介電常數，該介電常數小於2.0。該等層間介電層及/或該等層間金屬介電層的製作技術可包含多個沉積製程，例如化學氣相沉積、電漿加強化學氣相沉積或類似方法。在該等沉積製程之後可執行多個平坦化製程，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。在該等層間介電層及/或該等層間金屬介電層形成期間，可形成控制電路與複數個功能單元。

應當理解，在本揭露的描述中，若是存在一個水平面，一表面與該水平面的偏離不會超過該表面的均方根粗糙度之三倍的話，則該表面為「大致平坦(substantially flat)」。

在一些實施例中，複數個第一互連層107、複數個第一導電通孔109與複數個第一導電墊111可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。

為了簡潔、清楚以及便於描述，僅描述一個第一導電墊111。

在一些實施例中，一墊開孔(在圖3中未示)可形成在第一電 路層103中，且可形成一導電材料以填滿該墊開孔進而形成第一導電墊111。該墊開孔的製作技術可包含一微影製程以及接續的一蝕刻製程。最上面的第一導電通孔109之上表面可經由該墊開孔而暴露。

在一些實施例中，蝕刻製程可為一非等向性乾蝕刻製程，其使用氬氣與四氟甲烷(tetrafluoromethane)當作蝕刻劑。蝕刻製程的一製程溫度可介於大約120℃到大約160℃之間。蝕刻製程的一製程壓力可介於大約0.3Torr到大約0.4Torr之間。蝕刻製程的一製程時間(process duration)可介於大約33秒到大約39秒之間。或者是，在一些實施例中，蝕刻製程可為一非等向性乾蝕刻製程，其使用氦氣與三氟化氮(nitrogen trifluoride)當作蝕刻劑。蝕刻製程的一製程溫度可介於大約80℃到大約100℃之間。蝕刻製程的一製程壓力可介於大約1.2Torr到大約1.3Torr之間。蝕刻製程的一製程時間可介於大約20秒到大約30秒之間。

在一些實施例中，在該墊開孔形成之後，可執行一清洗製程。清洗製程包括把氫與氬的一混合物當作一遠距離電漿(remote plasma)，在製程溫度介於大約250℃到大約350℃之間，一製程壓力介於大約1Torr到大約10T之間，以及供應給設備執行清洗製程的一偏壓能量(bias energy)的存在條件下。偏壓能量可介於大約0W到大約200W之間。清洗製程可經由墊開孔而移除在最上面的導電特徵(例如第一導電通孔109)之一上表面上的氧化物，而不會損害到最上面的導電特徵，該氧化物源自於在空氣中之氧氣的氧化。

可依序在第一電路層103與該墊開孔上執行一鈍化製程。鈍化製程可包括在介於大約200℃到大約400℃之間的一製程溫度將中間半導體元件浸漬在一前驅物中，其中該前驅物為三甲矽基二甲胺 (dimethylaminotrimethylsilane)、四甲基矽烷(tetramethylsilane)，或其類似物。可使用一紫外線能量以促進鈍化製程。可使用紫外線輻射以促進鈍化製程。鈍化製程可經由該墊開孔並藉由將其表面孔洞密封而鈍化第一電路層103的各側壁，以減少未期望的側壁生長，其在接下來的處理步驟期間，可影響半導體元件1A的電子效能。因此，可提升半導體元件1A的效能與可靠度。

在一些實施例中，可以導電材料依序藉由噴濺、電鍍或無電鍍覆以填滿墊開孔。舉例來說，當該墊開孔使用一鋁銅材料當來源且藉由噴濺填滿該墊開孔時，則噴濺的製程溫度可介於大約100℃到大約400℃之間。噴濺的製程壓力可介於大約1mTorr到大約100mTorr之間。再噴濺之後，可執行一蝕刻製程以修整(trim)填滿的導電材料，進而形成第一導電墊111。蝕刻製程可使用蝕刻製程可使用氯(chlorine)或氬氣當作蝕刻劑。氯的蝕刻劑流量可介於大約10sccm(標準立方公分/每分鐘，standard cubic centimeters per minute)到大約30sccm之間。氬氣的蝕刻劑流量可介於大約900sccm到大約1100sccm之間。蝕刻製程的一製程溫度可介於大約50℃到大約200℃之間。蝕刻製程的一製程壓力可介於大約50mTorr到大約10Torr之間。蝕刻製程的一製程時間可介於大約30秒到大約200秒之間。在此例中，第一導電墊111可具有一厚度，介於大約400nm到大約1100nm之間，且第一導電墊111可包含鋁銅合金。在鋁中小量的銅可改善電遷移(electromigration)電阻，還進一步減少一鋁薄膜層之表面上的鋁小突起的小丘的出現。

舉其他例子來說，該墊開孔可使用一鍍覆溶液(plating solution)的一電鍍製程所填滿。鍍覆溶液可包括硫酸銅(copper sulfate)、 甲烷磺酸銅(copper methane sulfonate)、葡萄糖酸鹽銅(copper gluconate)、氨基磺酸鹽銅(copper sulfamate)、硝酸銅(copper nitrate)、磷酸銅(copper phosphate)或氯化銅(copper chloride)。鍍覆溶液的pH值可介於大約2到大約6之間，或是介於大約3到大約5之間。電鍍製程的製程溫度可維持在大約40℃到大約75℃之間，或是在大約50℃到大約70℃之間。在此例中，第一導電墊111可包含銅。

在一些實施例中，電鍍溶液可包括加速劑(accelerators)、抑制劑(suppressors)和均勻劑(levelers)。加速劑可包括一極性硫、氧或氮功能群，以幫助提升沉積率，並可促進密集成核。加速劑可以一低濃度程度存在，舉例來說，該低濃度程度介於大約0到大約200ppm之間。抑製劑是降低鍍覆速率的添加劑，且通常以更高的濃度存在於電鍍槽(plating bath)中，例如在約5ppm和約1000ppm之間。抑制劑可為具有高分子量(molecular weight)的聚合界面活性劑(polymeric surfactant)，例如聚乙二醇(polyethylene glycol)。

抑制劑可藉由吸附在表面以及形成一阻障層的銅離子以減慢沉積率。因為其大尺寸與低擴散率，抑制劑不太可能到達該墊開孔的下部。因此，大部分的抑制效果可發生在第一開孔OP1的上部處，以幫助減少填充材料(例如銅)的過載並避免該墊開孔關閉(closing)。

均勻劑可用於改善填充效能，降低表面粗糙度，並避免在該墊開孔之上部處的銅沉積。均勻劑可以一小濃度存在，舉例來說，該小濃度介於大約1ppm到大約100ppm之間。舉例來說，均勻劑可為3-mercapto-1-propanesulfonate、(3-sulfopropyl)disulfide或是3,3-thiobis(1-propanesulfonate)。

在一些實施例中，第一導電墊111可包括一下部以及一上部。該下部可形成在該墊開孔的該下部上。該上部可形成在該下部上，並完全填滿該墊開孔。該下部可包含鎳。該上部可包含鈀、鈷或其組合。

在一些實施例中，第一導電墊111所設置的該層第一電路層103可包含一聚合材料，例如聚苯並惡唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、味之素積層膜(ajinomoto buildup film)、阻焊膜(solder resist film)或類似物。該聚合材料(例如聚醯亞胺)具有許多吸引人的特性，例如能夠填充高深寬比的多個開口、一相對低的介電常數(大約3.2)、一簡單的沉積製程、在下層中之多個銳利特徵或步驟的減少、以及固化後高溫耐受性。此外，一些光敏聚合材料(例如光敏聚醯亞胺)可具有所有前述特性，並可圖案化成類似於一光阻遮罩，且在圖案化與蝕刻之後，可保留在一表面上以當成一鈍化層的一部份，而該表面即在該光敏聚合材料已經沉積在其上。

請參考圖1及圖4，在步驟S15，一第一下鈍化層115可形成在第一基底101下，且複數個第一下導電墊117可形成在第一下鈍化層115中，以電性連接到複數個第一基底穿孔113。

請參考圖4，一第一下鈍化層115可形成在第一基底101下，且直接接觸第一基底101的下表面。在一些實施例中，第一下鈍化層115可包含聚苯並惡唑(polybenzoxazole)、聚醯亞胺(polyimide)、苯並環丁烯(benzocyclobutene)、味之素積層膜(ajinomoto buildup film)、阻焊膜(solder resist film)、類似物或其組合。包含聚合材料的第一下鈍化層115可具有許多吸引人的特性，例如能夠填充高深寬比的多個開口、一相對低的介電常數(大約3.2)、一簡單的沉積製程、在下層中之多個銳利特徵 或步驟的減少、以及固化後高溫耐受性。在一些其他實施例中，第一下鈍化層115可為一介電層。該介電層可包含一氮化物、一氧化物、一氮氧化物或其組合，該氮化物例如氮化矽，該氧化物例如氧化矽，該氮氧化物例如氮氧化矽、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、類似物或其組合。

在一些實施例中，第一下鈍化層115的製作技術可包含旋轉塗佈、層壓(lamination)、沉積或類似方法。沉積可包括化學氣相沉積，例如電漿加強化學氣相沉積。電漿加化學氣相沉積的一製程溫度可介於大約350℃到大約450℃之間。電漿加化學氣相沉積的一製程壓力可介於大約2.0Torr到大約2.8Torr之間。電漿加化學氣相沉積的一製程時間可介於大約8秒到大約12秒之間。

請參考圖4，複數個第一下導電墊117可沿著第一下鈍化層115而形成，並分別且對應電性連接到複數個第一基底穿孔113。在一些實施例中，複數個第一下導電墊117可僅形成在第一基底101的第一區R1下方。在一些實施例中，複數個第一下導電墊117可形成在第一基底101之第一區R1以及第二區R2下方。在一些實施例中，複數個第一下導電墊117的製作技術可包含類似於第一導電墊111的一程序，且在文中不再重複其描述。在一些實施例中，舉例來說，複數個第一下導電墊117可包含鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。

在一些實施例中，第一下鈍化層115與複數個第一下導電墊117可在一第一載體基底(first carrier substrate)的輔助下形成。在一些實施例中，在圖3中所描述的中間半導體元件可形成在第一載體基底上， 然後以上下顛倒的方式翻轉(flipped)。第一下鈍化層115與複數個第一下導電墊117可依序形成在第一基底101上。在第一下鈍化層115與複數個第一下導電墊117形成之後，可移除第一載體基底，並可往回翻轉該中間半導體元件。

在一些實施例中，可省略第一下鈍化層115與複數個第一下導電墊117。

請參考圖1及圖5，在步驟S17，複數個晶粒穿孔119可沿著第一電路層103、第一基底101以及第一下鈍化層115而形成。

為了簡潔、清楚以及便於描述，所以僅描述一個晶粒穿孔119。

請參考圖5，晶粒穿孔119的各側壁可大致呈垂直。在一些實施例中，晶粒穿孔119的各側壁可呈錐形。舉例來說，晶粒穿孔119的側壁與第一電路層103的上表面之間的一角度，可介於大約85度到大約88度之間。在一些實施例中，晶粒穿孔119的製作技術可包含沿著第一電路層103、第一基底101以及第一下鈍化層115形成一通孔開孔(via opening)(在圖5中未示)。舉例來說，該通孔開孔的製作技術可包含雷射鑽孔、噴粉微加工(powder blast micromaching)、深反應離子蝕刻(deep reactive ion etching)或是使用氫氧化物的濕蝕刻，該氫氧化物例如氫氧化鉀(potassium hydroxide)、氫氧化鈉(sodium hydroxide)、氫氧化銣(rubidium hydroxid)、氫氧化銨(ammonium hydroxide)或是四甲基氫氧化銨(tetra methyl ammonium hydroxide)。舉例來說，可藉由電鍍依序填滿該通孔開孔以形成晶粒穿孔119。在一些實施例中，晶粒穿孔119可在第一載體基底的輔助下形成。

在一些實施例中，晶粒穿孔119的製作技術可包含將該等第一導電穿孔109垂直堆疊在第一電路層103中、將第一基底101垂直堆疊在第一基底穿孔113中以及將第一下鈍化層115垂直堆疊在第一下導電墊117中。

請參考圖1、圖6及圖7，在步驟S19，可提供一第二半導體晶粒200以及一第三半導體晶粒300。

請參考圖6，第二半導體晶粒200可包括一第二基底201、一第二電路層203、複數個第二裝置元件205、複數個第二互連層207、複數個第二導電穿孔209、複數個第二導電墊211-1、211-3、複數個第二基底穿孔213以及複數個第一電容器215。

請參考圖6，第二基底201可具有類似於第一基底101的一結構，並可包含類似於第一基底101的一材料，且在文中不再重複其描述。複數個基底穿孔213可以類似於如圖2所描述之第一基底穿孔113的一程序形成在第二基底201中，且在文中不再重複其描述。複數個第二基底穿孔213可電性連接到複數個第二裝置元件205。在一些實施例中，可省略複數個第二基底穿孔213。

請參考圖6，第二電路層203可形成在第二基底201上，並可包括多個層間介電層及/或多個層間金屬介電層，其包含複數個第二裝置元件205、複數個第二互連層207、複數個第二導電通孔209、複數個第二導電墊211-1、211-3以及複數個第一電容器215。複數個裝置元件205可為電晶體，例如互補式金屬氧化物半導體(complementary metal-oxide-semiconductor transistors)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors)、鰭式場效電晶體(fin field-effect- transistors)、類似物或其組合。

請參考圖6，複數個第二互連層207可相互分隔開，並可沿著方向Z而水平地設置在第二電路層203的該等層間介電層及/或該等層間金屬介電層中。在本實施例中，最上面的第二互連層207可稱為複數個第二導電墊211-1、211-3。複數個第二導電墊211-1、211-3的各上表面可大致與第二電路層203的上表面為共面。複數個第二導電通孔209可沿著方向Z連接相鄰的多個第二互連層207、相鄰的第二裝置元件205與第二互連層207、相鄰的該等第二導電墊211-1、211-3與第二互連層207，以及相鄰的第二導電墊211-1、211-3與第一電容器215。

每一電容器215可包括一絕緣體-導體-絕緣體結構，並可分別且對應電性耦接到複數個第二導電墊211-1、211-3與複數個第二裝置元件205。

複數個第二裝置元件205、複數個第二互連層207、複數個第二導電通孔209、複數個第二導電墊211-1、211-3以及複數個第一電容器215可一起架構成第二半導體晶粒200的多個功能單元。在本實施例中，第二半導體晶粒200的該等功能單元可一起配合作動，並提供一記憶體功能。前述第二半導體晶粒200的該等元件之架構可表示成第二半導體晶粒200的電路布局(layout)。在一些實施例中，第二半導體晶粒200的該等功能單元可僅包括核心儲存電路(core storage circuitry)，例如輸入/輸出(I/O)與時序(clocking)電路。第二半導體晶粒200的該等功能單元可能不包括任何控制電路或高速電路。

在一些實施例中，該等第二導電墊211-1可設置在第二基底201之一第一區R1處，且該等第二導電墊211-3可設置在第二基底201的 一第二區R2處。第二基底穿孔213可僅設置在第二基底201的第一區R1上。複數個第一電容器215可僅設置在第二基底201的第二區R2上。在一些實施例中，在頂視圖中(圖未示)，第二基底201的第一區R1可為周圍區，且第二基底201的第二區R2可為中心區，而中心區被周圍區所圍繞。

請參考圖7，第三半導體晶粒300可具有類似於第二半導體晶粒200的一結構。第三半導體晶粒300可包括一第三基底301、一第三電路層303、一第三裝置元件305、一第三互連層307、複數個第三導電通孔309、複數個第三導電墊311-1、311-3、複數個第三基底穿孔313以及複數個第二電容器315。

舉例來說，第三基底301可具有類似於第二基底201的一結構，並可包含類似於第二基底201的一材料。第三半導體晶粒300的其他元件可具有類似於第二半導體晶粒200之對應元件的結構，且在文中不再重複其描述。

複數個第三裝置元件305、複數個第三互連層307、複數個第三導電通孔309、複數個第三導電墊311-1、311-3以及複數個第二電容器315可一起架構成第三半導體晶粒300的該等功能單元。在本實施例中，第三半導體晶粒300的該等功能單元可一起配合作動並提供一記憶體功能。前述第三半導體晶粒300的元件可稱為第三半導體晶粒300的電路布局(layout)。在一些實施例中，第二半導體晶粒200的電路布局與第三半導體晶粒300的電路布局是不同的。舉例來說，第二半導體晶粒200的電路布局與第三半導體晶粒300的電路布局是相互對稱的。舉另外的例子，第二半導體晶粒200的電路布局可相對於第三半導體晶粒300的電路布局為反射對稱。

在一些實施例中，第三半導體晶粒300的該等功能單元可僅包括核心儲存電路(core storage circuitry)，例如輸入/輸出(I/O)與時序(clocking)電路。第三半導體晶粒300的該等功能單元可能不包括任何控制電路或高速電路。

在一些實施例中，該等第三導電墊311-1可設置在第三基底301之一第一區R1處，且該等第三導電墊311-3可設置在第三基底301的一第二區R2處。第三基底穿孔313可僅設置在第三基底301的第一區R1上。複數個第二電容器315可僅設置在第三基底301的第二區R2上。在一些實施例中，在頂視圖中(圖未示)，第三基底301的第一區R1可為周圍區，且第三基底301的第二區R2可為中心區，而中心區被周圍區所圍繞。

請參考圖1、圖8及圖9，在步驟S21，第二半導體晶粒200可翻轉並可接合到第一電路層103上，以將複數個第二導電墊211-1、211-3電性連接到複數個第一導電墊111以及複數個晶粒穿孔119。

請參考圖8，在一些實施例中，第二半導體晶粒200可翻轉並移動到第一半導體晶粒100上。複數個第二導電墊211-1可直接設置在複數個第一導電墊111上。複數個第二導電墊211-3可直接設置在複數個晶粒穿孔119上。在一些實施例中，第二半導體晶粒200可翻轉並以一第二載體基底(圖未示)為輔助而移動。在第一半導體晶粒100與第二半導體晶粒200的接合之後，可移除該第二載體基底。

請參考圖9，在第一半導體晶粒100與第二半導體晶粒200的接合之後，複數個第二導電墊211-1可直接接觸複數個第一導電墊111,並可電性連接到複數個第一導電墊111。複數個第二導電墊211-3可直接接觸複數個晶粒穿孔119，並可電性連接到複數個晶粒穿孔119。

在一些實施例中，第二半導體晶粒200可經由一混合接合製程並以面對面(face-to-face)架構接合到第一電路層103，該混合接合製程例如熱壓接合(thermo-compression bonding)、鈍化罩蓋層輔助接合(passivation-capping-layer assisted bonding)或是表面活化接合(surface activated bonding)。在一些實施例中，混合接這盛的製程壓力可介於大約100MPa與大約150MPa之間。在一些實施例中，混合接合製程的製程溫度可介於大約室溫(例如25℃)到大約400℃之間。在一些實施例中，可使用例如濕式化學清洗及氣體/氣相(gas/vapor-phase)熱處理的表面處理，以降低混合接合製程的製程溫度，或是縮短混合接合製程所花費的時間。

在一些實施例中，混合接合製程可包括介電質對介電質(dielectric-to-dielectric)接合、金屬對金屬(metal-to-metal)接合以及金屬對介電質(metal-to-dielectric)接合。介電質對介電質接合可來自於第一電路層103的該等層間介電層與第二電路層203的該等層間介電層之間的接合。金屬對金屬接合可來自於複數個第一導電墊111與複數個第二導電墊211-1之間的接合，以及複數個晶粒穿孔119與複數個第二導電墊211-3之間的接合。金屬對介電質接合可來自於第一電路層103的該等層間介電層與複數個第二導電墊211-3之間的接合。

在一些實施例中，舉例來說，當第一電路層103與第二電路層203的該等層間介電層包含氧化矽或氮化矽時，在該等層間介電層之間的接合可基於親水性接合機制(hydrophilic bonding mechanism)。在接合之前，親水性表面修飾(hydrophilic surface modifications)可施加到該等層間介電層。

在一些實施例中，在接合製程之後，可執行一熱退火製 程，以加強介電質對介電質接合並產生金屬對金屬接合的熱膨脹，以便進一步改善接合品質。

請參考圖1、圖9及圖10，在步驟S23，第一半導體晶粒100可接合到第三半導體晶粒300上，以將複數個第三導電墊311-1、311-3電性接合到複數個第一下導電墊117與複數個晶粒穿孔119。

請參考圖9，複數個第一下導電墊117可直接設置在複數個第三導電墊311-1上。複數個晶粒穿孔119可直接設置在第三導電墊311-3上。在一些實施例中，由第一半導體晶粒100與第二半導體晶粒200所配置的中間半導體元件可以附接在第二基底201上之一第三載體基底(圖未示)為輔助而移動。在第一半導體晶粒100與第三半導體晶粒300接合之後，可移除該第三載體基底。

請參考圖10，在第一半導體晶粒100與第三半導體晶粒300的接合之後，複數個第三導電墊311-1可直接接觸複數個第一下導電墊117，並可電性連接到複數個第一下導電墊117。複數個第三導電墊311-3可直接接觸複數個晶粒穿孔119，並可電性連接到複數個晶粒穿孔119。第一半導體晶粒100與第三半導體晶粒300之間的接合可類似於第一半導體晶粒100與第二半導體晶粒200之間的接合，且在文中不再重複描述。在一些實施例中，可省略複數個第一下導電墊117。複數個第一基底穿孔113可直接接觸複數個第三導電墊311-1。

在一些實施例中，在第一半導體晶粒100與第三半導體晶粒300的接合之後，可執行一薄化製程，以減少第三基底301的一厚度，以便降低半導體元件1A的高度。此薄化製程可允許改善散熱並提供一較低元件輪廓。或者是，在一些實施例中，可省略對第三基底301的薄化製 程。

在一些實施例中，可薄化第三基底301到一厚度，該厚度介於大約0.5μm到大約10μm之間。可完成薄化製程，例如使用機械磨損(mechanical abrasion)、拋光(polishing)或類似方法，或者是使用化學移除，例如一濕蝕刻。所描述之實施例的有利特徵，在於藉由在薄化之前接合第一半導體晶粒100與第三半導體晶粒300，在接合期間可以不需要一載體基底來提供支撐。缺乏一載體基底可降低製造成本並提升良率。

複數個晶粒穿孔119、複數個第二導電墊211-1、211-3以及複數個第三導電墊311-1、311-3一起配置成複數個傳輸通道，而控制電路能夠經由該等傳輸通道而存取第二半導體晶粒200以及第三半導體晶粒300。

請參考圖1及圖11，在步驟S25，複數個連接件401-1可形成在第二基底201上，以電性連接到複數個第二基底穿孔213。

請參考圖11，可執行一薄化製程以暴露複數個第二基底穿孔213。可完成薄化製程，例如使用機械磨損(mechanical abrasion)、拋光(polishing)或類似方法，或者是使用化學移除，例如一濕蝕刻。

複數個連接件401-1可分別對應形成在複數個第二基底穿孔213上。在一些實施例中，複數個連接件401-1可包含具有低電阻率的一導電材料，例如錫、鉛、銀、銅、鎳、鉍或其合金，且其製作技術可包含一適合的製程，例如蒸鍍、電鍍、落球(ball drop)或是網印(screen printing)。在一些實施例中，複數個連接件401-1可藉由一C4製程而形成可控塌陷晶片連接凸塊(controlled collapse chip connection bumps)(意即C4)。

在一些實施例中，複數個連接件401-1可為焊料接頭(solder joint)。該等焊料接頭可包含一材料，例如錫或其他適合的材料，例如銀或銅。在該等焊料接頭為錫焊料接頭的一實施例中，該等焊料接頭的製作技術可包含初始經由蒸鍍、電鍍、印刷(printing)、焊料轉移(solder transfer)或植球(ball placement)而形成一層錫到一厚度，大約10μm到大約100μm之間。一旦該層錫已經形成在第二基底201上，則可執行一回焊製程(reflow process)以將該焊料接頭成形為期望的形狀。

在一些實施例中，舉例來說，複數個連接件401-1可為包含銅的柱狀凸塊(pillar bumps)。該等柱狀凸塊可直接形成在第二基底201上，而不需要接觸墊、凸塊下金屬或類似物，因此還降低半導體元件1A的成本與製程複雜度，其可允許提升該等柱狀凸塊的密度。舉例來說，在一些實施例中，一柱狀凸塊的一關鍵尺寸(例如節距(pitch))可小於大約5μm，且該柱狀凸塊可具有一高度，小於大約10μm。該等柱狀凸塊的製作技術可使用任何適合的方法，例如沉積一晶種層，選擇地形成一凸塊下金屬(under bump metallurgy)，使用一遮罩以界定該等柱狀凸塊的一形狀，在該遮罩中電化學鍍覆該等柱狀凸塊，以及接續移除該遮罩與該晶種層的任何不期望的部分。該等柱狀凸塊可用於將半導體元件1A電性連接到其他封裝元件，例如一扇出(fan-out)重分布層、封裝基底、中介層(interposers)、印刷電路板及類似物。

圖12是放大剖視示意圖，例示本揭露一實施例之部分半導體元件1A。

請參考圖12，第一基底穿孔113可包括一填充層FL、二晶種層SL、二黏著層AL、二阻障層BL以及二絕緣層IL。

請參考圖12，填充層FL可沿著第一基底101設置。舉例來說，填充層FL可為銅。二絕緣層IL可設置在填充層FL的兩側上。在一些實施例中，舉例來說，二絕緣層IL可包含氧化矽、氮化矽、氮氧化矽或四乙氧基矽烷(tetra-ethyl ortho-silicate)。二絕緣層IL可分別具有一厚度，介於大約50nm到大約200nm之間。或者是，在一些實施例中，舉例來說，二絕緣層IL可包含聚對二甲苯(parylene)、環氧樹脂(epoxy)或聚對茬(poly(p-xylene))。二絕緣層IL可分別具有一厚度，介於大約1μm到大約5μm之間。二絕緣層IL可確保填充層FL在第一基底101中電性絕緣。

請參考圖12，二阻障層BL可設置在填充層FL與二絕緣層IL之間。舉例來說，二阻障層BL可包含鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭之雙層。二阻擋層BL可抑制填充層FL的導電材料擴散進入到二絕緣層IL與第一基底101中。二阻障層BL的製作技術可包含一沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。

請參考圖12，二黏著層AL可設置在填充層FL與二阻障層BL之間。舉例來說，二黏著層AL可包含鈦、鉭、鈦鎢或氮化錳。二黏著層AL可改善二晶種層SL與二阻障層BL之間的一黏性。二黏著層AL可分別具有一厚度，介於大約5nm到大約50nm之間。二黏著層AL的製作技術可包含一沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。

請參考圖12，二晶種層SL可設置在填充層FL與二黏著層AL之間。二晶種層SL可分別具有一厚度，介於大約10nm到大約40nm之間。舉例來說，二晶種層SL可包含銅或釕。二晶種層SL的製作技術可包含一沉積製程，例如物理氣相沉積、原子層沉積、化學氣相沉積或噴濺。 在藉由一電鍍製程形成填充層FL期間，可降低二晶種層SL的電阻率(resistivity)。

在一些實施例中，晶粒穿孔119、第二基底穿孔213以及第三基底穿孔313可具有相同於如圖12所描述之第一基底穿孔113的結構。

圖13到圖16是剖視示意圖，例示本揭露一實施例之各半導體元件1B、1C、1D、1E。

請參考圖13，半導體元件1B可具有類似於如圖11所描述的一結構。在圖13中相同或類似於圖11中的元件已標示成類似的元件編號，並已省略其重複描述。

請參考圖13，可以類似於如圖11所描述之一程序而薄化第三基底301，以暴露複數個第三基底穿孔313。複數個連接件401-3可設置在複數個第三基底穿孔313下方，並電性連接到複數個第三基底穿孔313。複數個連接件401-3可具有類似於複數個連接件401-1的結構，並可包含類似於複數個連接件401-1的材料，且在文中不再重複其描述。

請參考圖14，半導體元件1C可具有類似於如圖11所描述的一結構。在圖14中相同或類似於圖11中的元件已標示成類似的元件編號，並已省略其重複描述。

請參考圖14，複數個第一虛擬(dummy)導電墊405-1可設置在第一電路層103中，並可大致與第一電路層103的上表面為共面。複數個第二虛擬導電墊405-3可設置在第一下鈍化層115中，並可大致與第一下鈍化層115的下表面為共面。複數個第三虛擬導電墊405-5可設置在第二電路層203中，可大致與第二電路層203的下表面為共面，且直接接觸複數個第一虛擬導電墊405-1。複數個第四虛擬導電墊405-7可設置在第三電 路層303中，大致與第三電路層303的上表面為共面，且直接接觸複數個第二虛擬導電墊405-3。舉例來說，該等虛擬導電墊405-1、405-3、405-5、405-7可包含一導電材料，例如銅、鋁或其合金。該等虛擬導電墊405-1、405-3、405-5、405-7可提供額外的金屬對金屬接合，以改善第一半導體晶粒100與第二半導體晶粒200之間以及第一半導體晶粒100與第三半導體晶粒300之間的接合品質。

應當理解，以元件表示成一「虛擬(dummy)」元件意指當該半導體元件在操作時，沒有施加外部電壓或是電流到該元件。

請參考圖15，半導體元件1D可具有類似於如圖11所描述的一結構。在圖15中相同或類似於圖11中的元件已標示成類似的元件編號，並已省略其重複描述。

請參考圖15，第一半導體晶粒100與第三半導體晶粒300可能未直接接合。舉例來說，第一半導體晶粒100與第三半導體晶粒300可經由複數個微連接件403-1而接合。複數個微連接件403-1可設置在第一基底穿孔113與第三導電墊311-1之間，以及在晶粒穿孔119與第三導電墊311-3之間。複數個微連接件403-1可具有類似於複數個連接件401-1的一結構，並可包含類似於複數個連接件401-1的一材料，且在文中不再重複其描述。

請參考圖16，半導體元件1E可具有類似於如圖15所描述的一結構。在圖16中相同或類似於圖15中的元件已標示成類似的元件編號，並已省略其重複描述。

請參考圖16，第一半導體晶粒100與第二半導體晶粒200可能未直接接合。舉例來說，第一半導體晶粒100與第二半導體晶粒200可 經由複數個微連接件403-3而接合。複數個微連接件403-3可設置在第一導電墊111與第二導電墊211-1之間，以及在晶粒穿孔119與第二導電墊211-3之間。複數個微連接件403-3可具有類似於複數個連接件401-1的一結構，並可包含類似於複數個連接件401-1的一材料，且在文中不再重複其描述。

本揭露之一實施例提供一種半導體元件，具有一第一半導體晶粒，包括一第一基底、一第一電路層、一控制電路以及複數個晶粒穿孔，該第一基底包括一第一區以及一第二區，該第一電路層設置在該第一基底上，該控制電路設置在該第一基底的該第一區上以及在該第一電路層中，該複數個晶粒穿孔沿著該第一電路層以及該第一基底的該第二區垂直地設置；一第二半導體晶粒，堆疊在該第一半導體晶粒上，並包括複數個第二導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路；以及一第三半導體晶粒，堆疊在該第一半導體晶粒下，並包括複數個第三導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路；其中該複數個晶粒穿孔、該複數個第二導電墊以及該複數個第三導電墊一起配置成複數個傳輸通道，經由該複數個傳輸通道，該控制電路能夠存取該第二半導體晶粒與該第三半導體晶粒。

本揭露之另一實施例提供一種半導體元件的製備方法，包括提供一第一半導體晶粒，該第一半導體晶粒包括一第一基底、複數個第一基底穿孔、一第一電路層以及一控制電路，該第一基底包括一第一區以及一第二區，該複數個第一基底穿孔在該第一基底的該第一部上，該第一電路層在該第一基底上，該控制電路在該第一基底的該第二部上以及在該第一電路層中；沿著該第一電路層以及該第一基底的該第二部垂直形成複 數個晶粒穿孔；提供一第二半導體晶粒，該第二半導體晶粒包括複數個第二導電墊，大致與該第二半導體晶粒的一上表面為共面；提供一第三半導體晶粒，該第三半導體晶粒包括複數個第三導電墊，大致與該第三半導體晶粒的一上表面為共面；翻轉該第二半導體晶粒並將該第二半導體晶粒接合到該第一電路層上，以將該複數個第二導電墊電性連接到該控制電路與該複數個晶粒穿孔；以及將該第一半導體晶粒接合到該第三半導體晶粒上，以將該控制電路與該複數個晶粒穿孔電性連接到該複數個第三導電墊。

由於本揭露該半導體元件的設計，可明顯地減少在不同晶粒之間的電性路徑。因此，可減少半導體元件1A的功耗。此外，將該控制電路與該等記憶體晶粒(例如第二半導體晶粒200與第三半導體晶粒300)分隔開可降低該等記憶體晶粒的製造複雜度。除此之外，該控制電路可以一製程所製造，該製程產生功率效率高速電路(power-efficient high-speed circuitry)。因此，可改善整體製造效率，並可降低整體製造複雜度。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、 機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

1A:半導體元件

100:第一半導體晶粒

101:第一基底

103:第一電路層

105:第一裝置元件

107:第一互連層

109:第一導電通孔

111:第一導電墊

113:第一基底穿孔

115:第一下鈍化層

117:第一下導電墊

119:晶粒穿孔

200:第二半導體晶粒

201:第二基底

203:第二電路層

205:第二裝置元件

207:第二互連層

209:第二導電穿孔

211-1:第二導電墊

211-3:第二導電墊

213:第二基底穿孔

215:第一電容器

300:第三半導體晶粒

301:第三基底

303:第三電路層

305:第三裝置元件

307:第三互連層

309:第三導電通孔

311-1:第三導電墊

311-3:第三導電墊

313:第三基底穿孔

315:第二電容器

401-1:連接件

R1:第一區

R2:第二區

Z:方向

Claims (20)

1. 一種半導體元件，包括：一第一半導體晶粒，包括一第一基底、一第一電路層、一控制電路以及複數個晶粒穿孔，該第一基底包括一第一區以及一第二區，該第一電路層設置在該第一基底上，該控制電路設置在該第一基底的該第一區上以及在該第一電路層中，該複數個晶粒穿孔沿著該第一電路層以及該第一基底的該第二區垂直地設置，其中該複數個晶粒穿孔分別從該第一半導體晶粒的一上表面延伸至該第一半導體晶粒的一下表面；一第二半導體晶粒，堆疊在該第一半導體晶粒上，並包括複數個第二導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路，其中該複數個第二導電墊在該第一半導體晶粒的該上表面直接接觸該複數個晶粒穿孔；以及一第三半導體晶粒，堆疊在該第一半導體晶粒下，並包括複數個第三導電墊，分別電性連接到該複數個晶粒穿孔與該控制電路，其中該複數個第三導電墊在該第一半導體晶粒的該下表面直接接觸該複數個晶粒穿孔；其中該複數個晶粒穿孔、該複數個第二導電墊以及該複數個第三導電墊一起配置成複數個傳輸通道，經由該複數個傳輸通道，該控制電路能夠存取該第二半導體晶粒與該第三半導體晶粒，其中該第一區與該第二區在該第一半導體晶粒的該上表面共面，以及該第一區與該第二區在該第一半導體晶粒的該下表面共面。
2. 如請求項1所述之半導體元件，其中該第二半導體晶粒與該第三半導體晶粒為記憶體晶粒。
3. 如請求項2所述之半導體元件，其中該第一電路層包括：複數個第一裝置元件，設置在該第一基底上並設置在該第一電路層中；複數個第一互連層，水平地設置在該第一基底上、設置在該第一電路層中且相互分隔開設置；複數個第一導電墊，設置在該第一電路層中，大致與該第一電路層的一上表面為共面，且直接接觸設置在該第一基底之該第一區上的該複數個第二導電墊；以及複數個第一導電通孔，分別連接鄰近的該第一裝置元件與該第一互連層、鄰近的該等第一互連層，以及鄰近的該第一導電墊與該第一互連層。
4. 如請求項3所述之半導體元件，還包括一第一下鈍化層，設置在該第一基底與該第三半導體晶粒之間；其中該複數個晶粒穿孔沿著該第一下鈍化層垂直地設置，並直接接觸設置在該第一基底之該第二區下的該複數個第三導電墊。
5. 如請求項3所述之半導體元件，還包括複數個第一基底穿孔，沿著該第一基底的該第一區設置，且電性連接該複數個第一裝置元件以及設置在 該第一基底之該第一區下的該複數個第三導電墊。
6. 如請求項5所述之半導體元件，還包括一第一下鈍化層以及複數個第一下導電墊，其中該第一下鈍化層設置在該第一基底與該第三半導體晶粒之間，其中該複數個第一下導電墊設置在該第一下鈍化層中，且分別接觸該複數個第一基底穿孔以及在該第一基底之該第一區下的該複數個第三導電墊。
7. 如請求項2所述之半導體元件，其中該第二半導體晶粒包括：一第二電路層，設置在該第一電路層上，其中該複數個第二導電墊設置在該第二電路層中，且大致與該第二電路層的一下表面為共面；以及一第二基底，設置在該第二電路層上。
8. 如請求項7所述之半導體元件，其中該第二基底的一厚度不同於該第一基底的一厚度。
9. 如請求項8所述之半導體元件，還包括複數個第二基底穿孔，沿著該第二基底設置，且電性連接到該複數個第二導電墊。
10. 如請求項9所述之半導體元件，還包括複數個連接件，分別設置在該複數個第二基底穿孔上。
11. 如請求項10所述之半導體元件，其中該第二半導體晶粒包括複數個第一電容器，設置在該第二電路層中、在該第一基底的該第二區上，且電性連接到該複數個第二導電墊。
12. 如請求項5所述之半導體元件，其中該複數個第一基底穿孔分別包括：一填充層，沿著該第一基底的該第一區設置；以及二絕緣層，設置在該填充層的兩側上，並沿著該第一基底的該第一區設置。
13. 如請求項12所述之半導體元件，還包括二阻障層，分別設置在該填充層與該二絕緣層之間。
14. 如請求項13所述之半導體元件，還包括二黏著層，分別設置在該填充層與該二阻障層之間。
15. 如請求項14所述之半導體元件，還包括二晶種層，分別設置在該填充層與該二黏著層之間。
16. 一種半導體元件的製備方法，包括：提供一第一半導體晶粒，該第一半導體晶粒包括一第一基底、複數個第一基底穿孔、一第一電路層以及一控制電路，該第一基底包括一第一區以及一第二區，該複數個第一基底穿孔在該第一基底的 該第一部上，該第一電路層在該第一基底上，該控制電路在該第一基底的該第二部上以及在該第一電路層中；沿著該第一電路層以及該第一基底的該第二部垂直形成複數個晶粒穿孔，其中該複數個晶粒穿孔分別從該第一半導體晶粒的一上表面延伸至該第一半導體晶粒的一下表面；提供一第二半導體晶粒，該第二半導體晶粒包括複數個第二導電墊，大致與該第二半導體晶粒的一上表面為共面；提供一第三半導體晶粒，該第三半導體晶粒包括複數個第三導電墊，大致與該第三半導體晶粒的一上表面為共面；翻轉該第二半導體晶粒並將該第二半導體晶粒接合到該第一電路層上，以將該複數個第二導電墊電性連接到該控制電路與該複數個晶粒穿孔，其中該複數個第二導電墊在該第一半導體晶粒的該上表面直接接觸該複數個晶粒穿孔；以及將該第一半導體晶粒接合到該第三半導體晶粒上，以將該控制電路與該複數個晶粒穿孔電性連接到該複數個第三導電墊，其中該複數個第三導電墊在該第一半導體晶粒的該下表面直接接觸該複數個晶粒穿孔。
17. 如請求項16所述之半導體元件的製備方法，其中該第二半導體晶粒與該第三半導體晶粒為記憶體晶粒。
18. 如請求項17所述之半導體元件的製備方法，還包括形成複數個第一基底穿孔在該第一基底中，且電性連接到該控制電路。
19. 如請求項18所述之半導體元件的製備方法，還包括執行一薄化製程以縮減該第一基底的一厚度並暴露該複數個第一基底穿孔；形成一第一下鈍化層以覆蓋該第一基底與該複數個第一基底穿孔；以及形成複數個第一下導電墊在該第一下鈍化層中，以電性連接到該複數個第一基底穿孔；其中該複數個晶粒穿孔沿著該第一電路層、該第一基底的該第二部以及該第一下鈍化層垂直地形成；其中該複數個第一下導電墊電性連接到該複數個第三導電墊。
20. 如請求項19所述之半導體元件的製備方法，其中該第一下鈍化層包含聚苯並惡唑、聚醯亞胺、苯並環丁烯、味之素積層膜、阻焊膜、氮化矽、氧化矽、氮氧化矽、氧化氮化矽、磷矽酸玻璃、硼矽酸玻璃或是摻雜硼的磷矽酸玻璃。

Images