TWI883771B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置，包括第一堆疊結構、第二堆疊結構、第一垂直連接件以及第二垂直連接件。第一堆疊結構包括第一堆疊晶圓與第一接合層，第一堆疊晶圓包括多個第一介電接合介面。第二堆疊結構包括第二堆疊晶圓與第二接合層。第二堆疊晶圓包括多個第二介電接合介面。第一接合層接合且電性連接至第二接合層，使得第一堆疊結構與第二堆疊結構之間具有混合接合介面。第一垂直連接件貫穿多個第一介電接合介面且電性連接至第一接合層。第二垂直連接件貫穿多個第二介電接合介面且電性連接至第二接合層。另提供一種半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法。

目前，已經有許多直接接合技術被應用於半導體晶圓堆疊結構中，然而，該些直接接合技術各有其鍵結能力、佈線(routing)設計或製造成本上的限制，進而造成堆疊層數上的瓶頸無法突破，因此要如何滿足不斷增長的堆疊層數需求實為一種挑戰。

本發明提供一種半導體裝置及其製造方法，其可以有效地提升堆疊層數。

本發明的一種半導體裝置，包括第一堆疊結構、第二堆疊結構、第一垂直連接件以及第二垂直連接件。第一堆疊結構包括第一堆疊晶圓與第一接合層，第一堆疊晶圓包括多個第一介電接合介面。第二堆疊結構包括第二堆疊晶圓與第二接合層。第二堆疊晶圓包括多個第二介電接合介面。第一接合層接合且電性連接至第二接合層，使得第一堆疊結構與第二堆疊結構之間具有混合接合介面。第一垂直連接件貫穿多個第一介電接合介面且電性連接至第一接合層。第二垂直連接件貫穿多個第二介電接合介面且電性連接至第二接合層。

在本發明的一實施例中，上述的第一堆疊結構包括多個第一元件晶圓，且多個第一介電接合介面中的一者位於多個第一元件晶圓中的相鄰二者之間。第二堆疊結構包括多個第二元件晶圓，且多個第二介電接合介面中的一者位於多個第二元件晶圓中的相鄰二者之間。

在本發明的一實施例中，上述的多個第一元件晶圓的數量大於等於三個，且多個第二元件晶圓的數量大於等於三個。

在本發明的一實施例中，每一上述的第一介電接合介面由第一介電材料所組成，每一第二介電接合介面由第二介電材料所組成，且混合接合介面由第三介電材料與導電材料所組成。

在本發明的一實施例中，上述的第一垂直連接件與第二垂直連接件的漸縮輪廓方向相同。

在本發明的一實施例中，上述的第一垂直連接件朝遠離混合接合介面的方向漸縮，且第二垂直連接件朝靠近混合接合介面的方向漸縮。

在本發明的一實施例中，上述的第一堆疊結構包括串接層，第一垂直連接件的二側分別直接接觸於串接層與第一接合層。

在本發明的一實施例中，至少二個上述的第一垂直連接件並鄰設置於串接層上，且至少二個第二垂直連接件對應設置於至少二個第一垂直連接件上。

在本發明的一實施例中，上述的半導體裝置更包括設置於第二垂直連接件上的外接端子。第一垂直連接件、第二垂直連接件與外接端子依序堆疊且相互電性連接。

在本發明的一實施例中，上述的第一接合層的接墊與第二接合層的接墊直接接觸，且第一接合層的介電層與第二接合層的介電層直接接觸。

在本發明的一實施例中，上述的第一堆疊結構更包括多條第一訊號線。第二堆疊結構更包括多條第二訊號線。多條第一訊號線電性連接至所述第一垂直連接件，且多條第二訊號線電性連接至第二垂直連接件。

本發明的一種半導體裝置的製造方法至少包括以下步驟。形成第一堆疊結構，其包括通過多個第一直接接合製程形成第一堆疊晶圓，使得第一堆疊晶圓中包括多個第一介電接合介面；以及形成第一接合層於第一堆疊晶圓上。形成第二堆疊結構，其包括通過多個第二直接接合製程形成第二堆疊晶圓，使得第二堆疊晶圓中包括多個第二介電接合介面；以及形成第二接合層於所述第二堆疊晶圓上。通過第三直接接合製程接合且電性連接第一接合層與第二接合層，使得第一接合層與第二接合層之間形成混合接合介面。形成第二垂直連接件貫穿多個第二介電接合介面且電性連接至第二接合層。第一垂直連接件與第二垂直連接件通過第一接合層與第二接合層電性連接。

在本發明的一實施例中，上述的多個第一直接接合製程與多個第二直接接合製程為氧化物接合製程，且第三直接接合製程為混合接合製程。

在本發明的一實施例中，每一上述的第一直接接合製程與每一第二直接接合製程的步驟皆包括接合二個元件晶圓，使二個元件晶圓的一者的頂部介電層直接接觸二個元件晶圓的另一者的底部介電層。

在本發明的一實施例中，上述的多個第一接合製程中的相鄰二者之間與多個第二接合製程中的相鄰二者之間皆包括執行薄化製程。

在本發明的一實施例中，通過上述的第三直接接合製程接合第一接合層與第二接合層之後形成第二垂直連接件。

在本發明的一實施例中，上述的多個第一直接接合製程的數量大於等於二個，且多個第二直接接合製程的數量大於等於二個。

在本發明的一實施例中，上述的多個第一直接接合製程與多個第二直接接合製程中皆不包括金屬對金屬接合。

在本發明的一實施例中，上述的半導體裝置的製造方法更包括形成外接端子於第二垂直連接件上。

在本發明的一實施例中，上述的半導體裝置的製造方法，更包括：形成多條第一訊號線於第一堆疊結構上；以及形成多條第二訊號線於第二堆疊結構上。

基於上述，本發明通過混合接合介面連接多個堆疊晶圓，以此為半導體裝置提供所需的鍵結強度，且分別在多個堆疊晶圓內通過介電接合介面進行疊構，再透過垂直連接件導通各層，以簡化半導體裝置內的佈線密度，如此一來，可以在鍵結能力、佈線設計與製造成本之間取得平衡而有效地提升堆疊層數。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下詳細描述中，為了說明而非限制，闡述揭示特定細節之示例性實施例以提供對本發明之各種原理之透徹理解。然而，本領域一般技術者將顯而易見的是，得益於本揭示案，可在脫離本文所揭示特定細節的其他實施例中實踐本發明。此外，可省略對熟知裝置、方法及材料之描述以免模糊對本發明之各種原理之描述。

以下將參考圖式來全面地描述本發明的例示性實施例，但本發明還可按照多種不同形式來實施，且不應解釋為限於本文所述的實施例。在圖式中，為了清楚起見，各區域、部位及層的大小與厚度可不按實際比例繪製。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。

圖1A至圖1L是依照本發明一實施例的半導體裝置的製造流程的剖面示意圖。

請參照圖1A至圖1D，在本實施例中，堆疊晶圓110的製造流程可至少包括以下步驟。首先，如圖1A所示，提供元件晶圓111與元件晶圓112，且通過直接接合(direct bonding)製程接合元件晶圓111與元件晶圓112，以形成介電接合介面S1，其中元件晶圓111可以包括基底111a與設置於其上的介電層111b，元件晶圓112可以包括基底112a與設置於其上的介電層112b，且介電層111b與介電層112b直接接觸。

在一些實施例中，前述直接接合製程例如是氧化物接合(oxide-oxide bonding)(亦可以稱為熔融接合(fusion bonding))製程，因此該直接接合製程可以不包括金屬對金屬接合，但本發明不限於此。

在本實施例中，元件晶圓111還包括設置於基底111a上且被介電層111b所包覆的串接層111c，以作為後續的內連線路。另一方面，元件晶圓112的基底112a還具有多個凹槽，而介電層112b可以填滿前述凹槽並且進一步延伸至基底112a的表面上，以與介電層111b接合。在此，串接層111c可以為重佈線層(RDL)或其類似者。

請參照圖1B，形成介電接合介面S1之後，執行薄化製程，以去除部分元件晶圓112的背部112r(如基底112a的背部)，其中薄化製程可以朝元件晶圓111的方向持續減薄，直到暴露出介電層112b為止。在此，薄化製程例如是化學機械研磨製程(chemical-mechanical polishing, CMP)或其類似者。

請參照圖1C，執行薄化製程之後，於基底112a上形成介電層112c，以用於另一直接接合製程。接著，提供元件晶圓113，通過類似於圖1A所敘述的直接接合製程接合元件晶圓113與元件晶圓112，以形成另一介電接合介面S1，其中元件晶圓113包括基底113a與設置於其上的介電層113b，且介電層113b與介電層112c直接接觸。在此，元件晶圓113的基底113a還具有多個凹槽，而介電層113b可以填滿前述凹槽並且進一步延伸至基底113a的表面上，以與介電層112c接合。

請參照圖1D，重複圖1B至圖1C的步驟，簡而言之，可以執行薄化製程，以去除部分元件晶圓113的背部(未繪示)。接著，於基底113a上形成介電層113c。然後，提供元件晶圓114，通過類似於圖1A敘述的直接接合製程接合元件晶圓114與元件晶圓113，以形成又一介電接合介面S1，其中元件晶圓114包括基底114a與設置於其上的介電層114b，且介電層114b與介電層113c直接接觸。接合元件晶圓114之後，再次執行薄化製程(未繪示)且於基底114a上形成介電層114c，經由上述步驟大致完成堆疊晶圓110的製作。

進一步而言，經由前述步驟後，元件晶圓112可以包括基底112a以及相互連接包圍基底112a的介電層112b、112c，元件晶圓113可以包括基底113a以及相互連接包圍基底113a的介電層113b、113c，而元件晶圓114可以包括基底114a以及相互連接包圍基底114a的介電層114b、114c。

應說明的是，儘管圖1A至圖1D中繪示出四個元件晶圓(元件晶圓111、112、113、114)的直接接合與堆疊態樣，但本發明不限制直接接合製程與第一元件晶圓的堆疊數量，視實際設計上的需求，可以重複多次上述堆疊步驟至預定的堆疊層數，舉例而言，預定的堆疊層數可以是大於等於三層，因此堆疊晶圓110的元件晶圓的數量可以大於等於三個，而直接接合製程的數量可以大於等於二個。

請參照圖1E，在堆疊完預定的堆疊層數(如圖1D的四層)之後，可以形成貫穿介電接合介面S1的垂直連接件115(可以稱為第一垂直連接件)，舉例而言，在本實施例中，垂直連接件115可以由上而下依序貫穿介電層114c、介電層114b、介電層113c、介電層113b、介電層112c、介電層112b、介電層111b並著陸(landing)於串接層111c上，因此垂直連接件115可以稱為介電質穿孔(Through dielectric via, TDV)，但本發明不限於此。

接著，形成接合層116於堆疊晶圓110上，其中堆疊晶圓110與接合層116可以視為一堆疊結構。進一步而言，接合層116包括多個接墊116a與介電層116b，其中介電層116b可以圍繞接墊116a，且接墊116a的頂面T1與介電層116b的頂面T2可以實質上共面。

在本實施例中，垂直連接件115位於串接層111c與接合層116之間，舉例而言，垂直連接件115的二側分別直接接觸於串接層111c與接合層116，但本發明不限於此。

應說明的是，前述堆疊結構及其所包括的構件可以以「第一」作為指稱，舉例而言，堆疊結構可以稱為第一堆疊結構，堆疊晶圓110可以稱為第一堆疊晶圓，元件晶圓111、112、113、114可以稱為多個第一元件晶圓，所使用的直接接合製程可以稱為第一直接接合製程，介電接合介面S1可以稱為第一介電接合介面，而接合層116可以稱為第一接合層。

此外，介電接合介面S1的二側的介電層可以視為相應元件晶圓的頂部介電層與底部介電層，舉例而言，在圖1A中，介電層111b與介電層112b可以分別視為元件晶圓111的頂部介電層與元件晶圓112的底部介電層，因此元件晶圓111的頂部介電層直接接觸元件晶圓112的底部介電層。

請參照圖1F至圖1H，在本實施例中，堆疊晶圓120的製造流程可至少包括以下步驟。首先，如圖1F所示，提供元件晶圓121與元件晶圓122，且通過直接接合製程接合元件晶圓121與元件晶圓122，以形成介電接合介面S2，其中元件晶圓121可以包括基底121a與設置於其上的介電層121b，元件晶圓122可以包括基底122a與設置於其上的介電層122b，且介電層121b與介電層122b直接接觸。

在一些實施例中，前述直接接合製程例如是氧化物接合 (亦可以稱為熔融接合)製程，因此該直接接合製程可以不包括屬對金屬接合，但本發明不限於此。

在本實施例中，元件晶圓121、122的基底121a、122a分別還具有多個凹槽，而介電層121b、122b可以分別填滿前述凹槽，且分別進一步延伸至基底121a、122a的表面上。進一步而言，由於在堆疊晶圓120(如圖1H所示)中可以不具有串接層，因此元件晶圓121可以不同於元件晶圓111，但本發明不限於此。

請參照圖1G，在形成介電接合介面S2之後，執行薄化製程，以去除部分元件晶圓122的背部122r(如基底122a的背部)，其中薄化製程可以朝元件晶圓121的方向持續減薄，直到暴露出介電層122b為止。在此，薄化製程例如是化學機械研磨製程或其類似者。

請參照圖1H，執行薄化製程之後，於基底122a上形成介電層122c，接著，提供元件晶圓123，通過類似於圖1F敘述的直接接合製程接合元件晶圓123與元件晶圓122，形成另一介電接合介面S2，其中元件晶圓123包括基底123a與設置於其上的介電層123b，且介電層123b與介電層122c直接接觸。

重複前述步驟，簡而言之，可以執行薄化製程，以去除部分元件晶圓123的背部(未繪示)。接著，於基底123a上形成介電層123c。然後，提供元件晶圓124，通過類似於圖1F敘述的直接接合製程接合元件晶圓124與元件晶圓123，以形成又一介電接合介面S2，其中元件晶圓124包括基底124a與設置於其上的介電層124b，且介電層124b與介電層123c直接接觸。接續執行薄化製程(未繪示)並於基底124a上形成介電層124c，經由上述步驟大致完成堆疊晶圓120的製作。

進一步而言，經由前述步驟後，元件晶圓122可以包括基底122a以及相互連接包圍基底122a的介電層122b、122c，元件晶圓123可以包括基底123a以及相互連接包圍基底123a的介電層123b、123c，而元件晶圓124可以包括基底124a以及相互連接包圍基底124a的介電層124b、124c。

類似於堆疊晶圓110，視實際設計上的需求，可以重複多次上述堆疊步驟至預定的堆疊層數，舉例而言，預定的堆疊層數可以是大於等於三層，因此堆疊晶圓120的元件晶圓的數量可以大於等於三個，而直接接合製程的數量可以大於等於二個。此外，堆疊晶圓110中的元件晶圓數量可以與堆疊晶圓120的元件晶圓的數量相同或不同。

請參照圖1I，在堆疊完預定的堆疊層數(如圖1H的四層)之後，形成接合層126於堆疊晶圓120上，而堆疊晶圓120與接合層126可以視為另一堆疊結構。進一步而言，接合層126包括多個接墊126a與介電層126b，其中介電層126b圍繞接墊126a，且接墊126a的頂面T3與介電層126b的頂面T4可以是實質上共面。

應說明的是，前述堆疊結構及其所包括的構件可以以「第二」作為指稱，舉例而言，堆疊結構可以稱為第二堆疊結構，堆疊晶圓120可以稱為第二堆疊晶圓，元件晶圓121、122、123、124可以稱為多個第二元件晶圓，所使用的直接接合製程可以稱為第二直接接合製程，介電接合介面S2可以稱為第二介電接合介面，而接合層126可以稱為第二接合層。

此外，介電接合介面S2的二側的介電層可以視為相應元件晶圓的頂部介電層與底部介電層，舉例而言，在圖1F中，介電層121b與介電層122b可以分別視為元件晶圓121的頂部介電層與元件晶圓122的底部介電層，因此元件晶圓121的頂部介電層直接接觸元件晶圓122的底部介電層。

在一些實施例中，元件晶圓111、112、113、114、121、122、123、124中的任一者的種類包括DRAM晶圓、邏輯(logic)晶圓、IPD、IPD晶圓或其類似者，但本發明不限於此，元件晶圓111、112、113、114、121、122、123、124依照實際設計上的需求可以採用任何適宜的種類，且可以相同或不同。

請參照圖1J，通過直接接合製程接合且電性連接接合層116與接合層126，使得接合層116與接合層126之間形成混合接合介面S3。

在一些實施例中，前述直接接合製程例如是混合接合(hybrid bonding)製程，亦即混合接合介面與前述介電接合介面可以是使用不同製程技術所形成，因此混合接合製程中所形成的介電接合介面並非為本文的堆疊晶圓110、120中所述的介電接合介面，且混合接合介面中的金屬對金屬及介電對介電接合介面(如接合層116的接墊116a與接合層126的接墊126a直接接觸，且接合層116的介電層116b與接合層126的介電層126b直接接觸)是同時形成，而非分開接合所形成。

舉例而言，介電接合介面S1、S2分別由介電材料所組成，且混合接合介面S3由介電材料與導電材料所組成，其中介電接合介面S1、S2與混合接合介面S3中的介電材料可以相同或不同，本發明不加以限制。

請參照圖1K，在形成混合接合介面S3之後，執行薄化製程，以去除部分元件晶圓121的背部121r(如基底121a的背部)，其中薄化製程可以朝混合接合介面S3的方向持續減薄，直到暴露出介電層121b為止。在此，薄化製程例如是化學機械研磨製程或其類似者。

請參照圖1L，執行薄化製程之後，於基底121a上形成介電層121c。接著，形成貫穿介電接合介面S2的垂直連接件125(可以稱為第二垂直連接件)，經由上述步驟大致完成半導體裝置100的製作。據此，本實施例通過混合接合介面S3連接多個堆疊晶圓110、120，以此為半導體裝置100提供所需的鍵結強度，且分別在多個堆疊晶圓110、120內通過介電接合介面S1、S2進行疊構，再透過垂直連接件115、125導通各層，以簡化半導體裝置內的佈線密度，如此一來，可以在鍵結能力、佈線設計與製造成本之間取得平衡而有效地提升堆疊層數。

舉例而言，由於堆疊層數大於五層時，依據現行由下往上依序堆疊的接合技術會消耗大量晶圓，且若皆是使用混合接合製程時，需要拉線的範圍過大，而經由本實施例的設計，可以使堆疊層數大於等於六層(三層或以上的一堆疊晶圓與三層或以上的另一堆疊晶圓接合)，具有產品競爭優勢。

在本實施例中，垂直連接件125可以由上而下依序貫穿介電層121c、介電層121b、介電層122b、介電層122c、介電層123b、介電層123c、介電層124b、介電層124c並著陸於接墊126a上，因此垂直連接件125亦可以稱為介電質穿孔(TDV)。

進一步而言，垂直連接件115與垂直連接件125通過接合層116與接合層126電性連接，且垂直連接件115、垂直連接件125、接合層116、接合層126於元件晶圓111上的正投影相互重疊，以形成垂直導通路徑，串接半導體裝置100中的頂部晶圓至底部晶圓。

此外，由於本實施例是接合層116與接合層126接合之後形成垂直連接件125(可以視為後通孔(via-last))，因此垂直連接件115與垂直連接件125的漸縮輪廓方向可以相同，舉例而言，垂直連接件115朝遠離混合接合介面S3的方向漸縮，且垂直連接件125朝靠近混合接合介面S3的方向漸縮，如此一來，可以具有較佳的操作性，但本發明不限於此，在未繪示的實施例中，垂直連接件可以於圖1I的步驟中形成於堆疊晶圓內，如此一來，二個垂直連接件的漸縮輪廓方向會相反。

在本實施例中，形成垂直連接件125之後，可以進一步依序形成外接層130(包括線路130a與介電層130b)、外接端子131與保護層132，如圖1L所示，其中外接層130為可選地，在未繪示的實施例中，外接層130亦可以被省略，使得外接端子131直接設置於垂直連接件125上。在此，垂直連接件115、垂直連接件125與外接端子131依序堆疊且相互電性連接。另一方面，保護層132可以具有開口，以暴露出外接端子131。

本實施例亦可以至少包括二個垂直連接件115與二個垂直連接件125，二個垂直連接件115並鄰設置於串接層111c上，且二個垂直連接件125對應設置於二個垂直連接件115上，因此一側堆疊的垂直連接件115與垂直連接件125可以透過串接層111c電性連接至另一側堆疊的垂直連接件115與垂直連接件125，以形成U型導電迴路，但本發明不限於此。

在一些實施例中，基底111a、112a、113a、114a、121a、122a、123a、124a中的任一者的材料包括矽或其他合適的基底材料，介電層111b、112b、112c、113b、113c、114b、114c、116b、121b、121c、122b、122c、123b、123c、124b、124c、126b、130b與保護層132中的任一者的材料包括氧化矽或其他合適的介電材料，而串接層111c與線路130a的材料包括銅或其他合適的導電材料。此外，介電層111b、112b、112c、113b、113c、114b、114c、116b、121b、121c、122b、122c、123b、123c、124b、124c、126b、130b、串接層111c、線路130a、外接端子131與保護層132中的任一者的可以通過化學氣相沉積法、原子層沉積法或其他合適的沉積方法所形成。在此，該些指稱相同的構層可以使用相同或相似的材料並使用相同或相似的製程所形成，本發明不加以限制。

在此必須說明的是，以下實施例沿用上述實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。

圖2是依照本發明另一實施例的半導體裝置的剖面示意圖。請參照圖2，相較於圖1L的半導體裝置100而言，本實施例的半導體裝置200進一步形成多條訊號線241於前述第一堆疊結構中，且進一步形成多條訊號線242於前述第二堆疊結構中，其中訊號線241電性連接至垂直連接件115，且訊號線242電性連接至垂直連接件125，舉例而言，本實施例的多條訊號線241可以與垂直連接件115直接接觸，而多條訊號線242可以與垂直連接件125直接接觸，如此一來，各層僅須要透過在該層中佈設連接到同一垂直連接件的訊號線(不用佈設垂直線路)，因此可以省略多層中複雜的繞線設計，但本發明不限於此，半導體裝置中亦可以使用其他適宜的電性連接方式。

綜上所述，本發明通過混合接合介面連接多個堆疊晶圓，以此為半導體裝置提供所需的鍵結強度，且分別在多個堆疊晶圓內通過介電接合介面進行疊構，再透過垂直連接件導通各層，以簡化半導體裝置內的佈線密度，如此一來，可以在鍵結能力、佈線設計與製造成本之間取得平衡而有效地提升堆疊層數。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200:半導體裝置 110、120:堆疊晶圓 111、112、113、114、121、122、123、124:元件晶圓 111a、112a、113a、114a、121a、122a、123a、124a:基底 111b、112b、112c、113b、113c、114b、114c、116b、121b、121c、122b、122c、123b、123c、124b、124c、126b、130b:介電層 111c:串接層 112r、121r、122r:背部 115、125:垂直連接件 116、126:接合層 116a、126a:接墊 130:外接層 130a:線路 131:外接端子 132:保護層 241、242:訊號線 S1、S2:介電接合介面 S3:混合接合介面 T1、T2、T3、T4:頂面

圖1A至圖1L是依照本發明一實施例的半導體裝置的製造流程的剖面示意圖。 圖2是依照本發明另一實施例的半導體裝置的剖面示意圖。

100:半導體裝置

111、112、113、114、121、122、123、124:元件晶圓

121a:基底

121b、121c、122b、122c、123b、123c、124b、124c、130b:介電層

111c:串接層

115、125:垂直連接件

116、126:接合層

116a、126a:接墊

130:外接層

130a:線路

131:外接端子

132:保護層

S1、S2:介電接合介面

S3:混合接合介面

Claims (18)

1. 一種半導體裝置，包括： 第一堆疊結構，包括第一堆疊晶圓、第一接合層與串接層，其中所述第一堆疊晶圓包括多個第一介電接合介面； 第二堆疊結構，包括第二堆疊晶圓與第二接合層，其中所述第二堆疊晶圓包括多個第二介電接合介面，所述第一接合層接合且電性連接至所述第二接合層，使得所述第一堆疊結構與所述第二堆疊結構之間具有混合接合介面； 第一垂直連接件，貫穿所述多個第一介電接合介面且電性連接至所述第一接合層； 第二垂直連接件，貫穿所述多個第二介電接合介面且電性連接至所述第二接合層；以及 外接端子，其中所述串接層、所述第一垂直連接件、所述第二垂直連接件與所述外接端子依序堆疊且相互電性連接。
2. 如請求項1所述的半導體裝置，其中： 所述第一堆疊結構包括多個第一元件晶圓，且所述多個第一介電接合介面中的一者位於所述多個第一元件晶圓中的相鄰二者之間；以及 所述第二堆疊結構包括多個第二元件晶圓，且所述多個第二介電接合介面中的一者位於所述多個第二元件晶圓中的相鄰二者之間。
3. 如請求項2所述的半導體裝置，其中所述多個第一元件晶圓的數量大於等於三個，且所述多個第二元件晶圓的數量大於等於三個。
4. 如請求項1所述的半導體裝置，其中每一所述第一介電接合介面由第一介電材料所組成，每一所述第二介電接合介面由第二介電材料所組成，且所述混合接合介面由第三介電材料與導電材料所組成。
5. 如請求項1所述的半導體裝置，其中所述第一垂直連接件與所述第二垂直連接件的漸縮輪廓方向相同。
6. 如請求項5所述的半導體裝置，其中所述第一垂直連接件朝遠離所述混合接合介面的方向漸縮，且所述第二垂直連接件朝靠近所述混合接合介面的方向漸縮。
7. 如請求項1所述的半導體裝置，其中所述第一垂直連接件的二側分別直接接觸於所述串接層與所述第一接合層。
8. 如請求項7所述的半導體裝置，其中至少二個所述第一垂直連接件並鄰設置於所述串接層上，且至少二個所述第二垂直連接件對應設置於所述至少二個第一垂直連接件上。
9. 如請求項1所述的半導體裝置，其中所述第一接合層的接墊與所述第二接合層的接墊直接接觸，且所述第一接合層的介電層與所述第二接合層的介電層直接接觸。
10. 如請求項1所述的半導體裝置，其中所述第一堆疊結構更包括多條第一訊號線，所述第二堆疊結構更包括多條第二訊號線，所述多條第一訊號線電性連接至所述第一垂直連接件，且所述多條第二訊號線電性連接至所述第二垂直連接件。
11. 一種半導體裝置的製造方法，包括： 形成第一堆疊結構，包括： 形成串接層； 通過多個第一直接接合製程形成第一堆疊晶圓，使得所述第一堆疊晶圓中包括多個第一介電接合介面；以及 形成第一接合層於所述第一堆疊晶圓上； 形成第一垂直連接件貫穿所述多個第一介電接合介面； 形成第二堆疊結構，包括： 通過多個第二直接接合製程形成第二堆疊晶圓，使得所述第二堆疊晶圓中包括多個第二介電接合介面；以及 形成第二接合層於所述第二堆疊晶圓上； 通過第三直接接合製程接合且電性連接所述第一接合層與所述第二接合層，使得所述第一接合層與所述第二接合層之間形成混合接合介面； 形成第二垂直連接件貫穿所述多個第二介電接合介面且電性連接至所述第二接合層，其中所述第一垂直連接件與所述第二垂直連接件通過所述第一接合層與所述第二接合層電性連接；以及 形成外接端子，其中所述串接層、所述第一垂直連接件、所述第二垂直連接件與所述外接端子依序堆疊且相互電性連接。
12. 如請求項11所述的半導體裝置的製造方法，其中所述多個第一直接接合製程與所述多個第二直接接合製程為氧化物接合製程，且所述第三直接接合製程為混合接合製程。
13. 如請求項11所述的半導體裝置的製造方法，其中每一所述第一直接接合製程與每一所述第二直接接合製程的步驟皆包括接合二個元件晶圓，使所述二個元件晶圓的一者的頂部介電層直接接觸所述二個元件晶圓的另一者的底部介電層。
14. 如請求項11所述的半導體裝置的製造方法，其中所述多個第一接合製程中的相鄰二者之間與所述多個第二接合製程中的相鄰二者之間皆包括執行薄化製程。
15. 如請求項11所述的半導體裝置的製造方法，其中通過所述第三直接接合製程接合所述第一接合層與所述第二接合層之後形成所述第二垂直連接件。
16. 如請求項11所述的半導體裝置的製造方法，其中所述多個第一直接接合製程的數量大於等於二個，且所述多個第二直接接合製程的數量大於等於二個。
17. 如請求項11所述的半導體裝置的製造方法，其中所述多個第一直接接合製程與所述多個第二直接接合製程中皆不包括金屬對金屬接合。
18. 如請求項11所述的半導體裝置的製造方法，更包括： 形成多條第一訊號線於所述第一堆疊結構上；以及 形成多條第二訊號線於所述第二堆疊結構上。

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