TWI865171B

TWI865171B - 具有緩衝結構的半導體元件及其製備方法

Info

Publication number: TWI865171B
Application number: TW112143715A
Authority: TW
Inventors: 黃則堯
Original assignee: 南亞科技股份有限公司
Priority date: 2022-08-06
Filing date: 2023-02-13
Publication date: 2024-12-01
Also published as: CN117525015A; TW202407875A; TWI847545B; US12278153B2; US12278152B2; US20240047287A1; TW202410291A; CN117577611A; US20240047286A1

Abstract

一種半導體元件及其製備方法。半導體元件包括：基底，包括電路區與非電路區；頂部介電層，位於基底上；頂部內連接線，沿著頂部介電層且位於電路區的上方；緩衝結構，沿著頂部介電層且位於非電路區的上方；底部鈍化層，位於頂部介電層上；頂部導電墊，位於底部鈍化層中且於頂部內連接線上；重佈線層，位於頂部導電墊上及底部鈍化層上，並由電路區延伸至非電路區；外部連接件，位於重佈線層上且位緩衝結構的上方。緩衝結構包括多孔聚合材料。頂部內連接線包括：填充層，沿著該頂部介電層並電耦合至該頂部導電墊；隔離層，位於該填充層與該頂部介電層之間；及阻障層，位於該填充層與該隔離層之間。

Description

具有緩衝結構的半導體元件及其製備方法

本申請案是2023年2月13日申請之第112105045號申請案的分割案，第112105045號申請案主張2022年8月6日申請之美國正式申請案第17/882,541號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露涉及一種半導體元件及其製備方法，尤其涉及一種具有緩衝結構的半導體元件及其製備方法。

半導體元件用於各種電子應用，例如個人計算機、手機、數位相機和其他電子設備。為滿足對計算能力不斷增長的需求，半導體元件的尺寸不斷地縮小。然而，在縮減過程中會出現各種各樣的問題，而且這些問題還在不斷增加。因此，在提高半導體元件的性能、質量、良率、效能和可靠性等方面仍然面臨挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的另一方面提供一種半導體元件，其包括：一基底，其包括一電路區與一非電路區；一頂部介電層，其位於該基底上；一頂部內連接線，其沿著該頂部介電層且位於該電路區的上方；一緩衝結構，其沿著該頂部介電層且位於該非電路區的上方；一頂部導電墊，其位於該頂部內連接線上；一底部鈍化層，其包括：一內凹部分，位於該頂部介電層上、環繞該頂部導電墊，並覆蓋該緩衝結構；及多個凸出部分，其位於該內凹部分上、覆蓋部分的該頂部導電墊，並位於該電路區的上方；一重佈線層，其位於該頂部導電墊上、覆蓋該些凸出部分，並由該電路區延伸至該非電路區以覆蓋部分的該內凹部分；及一外部連接件，其位於該重佈線層上且位於該緩衝結構的上方。該緩衝結構包括一多孔聚合材料。頂部內連接線包括：填充層，沿著該頂部介電層並電耦合至該頂部導電墊；隔離層，位於該填充層與該頂部介電層之間；及阻障層，位於該填充層與該隔離層之間。

本揭露的另一方面提供一種半導體元件的製備方法，包括：提供一基底，其包括一電路區與一非電路區；在該基底上形成一頂部介電層；沿著該頂部介電層並在該電路區上方形成一頂部內連接線；沿著該頂部介電層且在該非電路區上方形成一緩衝結構；在該頂部內連接線上形成一頂部導電墊；在該頂部介電層上形成一底部鈍化層，以包圍該頂部導電墊並覆蓋該緩衝結構；在該頂部導電墊上與該底部鈍化層上形成一重佈線層，其從該電路區延伸至該非電路區；在該重佈線層上與該緩衝結構的上方形成一外部連接件；及在該外部連接件與該重佈線層之間形成一連接件阻障層。該緩衝結構包括一多孔聚合材料。

由於本揭露的半導體元件的設計，緩衝結構可降低在形成外部連接件的過程中的應力。結果，半導體元件的分層(或裂紋)將得以減少。此外，由聚合材料形成的頂部鈍化層可以吸收和分散應力以進一步提高半導體元件的應力緩衝能力。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

在本揭露中，半導體元件一般是指能夠利用半導體特性發揮作用的裝置，電光裝置、發光顯示裝置、半導體電路和電子裝置都屬於半導體元件的範疇。

需要說明的是，在本揭露的描述中，上方(或上)對應於Z方向的箭頭方向，下方(或下)對應於Z方向箭頭的相反方向。

需要說明的是，在本揭露的描述中，「形成」一詞表示任何創造、建立、圖形化、植入或沉積一元素、一摻質或一材料的方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。

需要說明的是，在本揭露的描述中，此處所提及的功能或步驟可能以與附圖中所標註的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖示實際上可以基本上同時執行或者有時可以以相反的順序執行。

圖1為流程圖，例示本揭露一實施例的一種半導體元件1A的製備方法10。圖2至圖6為示意圖，以剖面圖例示本揭露於一實施例中製備半導體元件1A的部分流程。

參照圖1至圖3，於步驟S11中，提供包括一電路區CA和一非電路區NCA的一基底111，形成一底部介質層113在基底111上，形成多個底部導電墊211在底部介電層113中與電路區CA的上方，形成一中間介電層115在底部介電層113上，形成多個中間內連接線221在底部導電墊211上，及形成多個中間導電墊213在中間內連接線221上。

參圖2，在一些實施例中，非電路區NCA可以緊鄰電路區CA。需要說明的是，在本揭露的描述中，電路區CA可以包括基底111的一部分以及基底111上方和下方的空間。將元件描述為設置在電路區CA上意味著該元件設置在基底111的部分的頂面上。將元件描述為設置在電路區CA中是指該元件設置在基底111的部分中；然而，元件的頂面可以與基底111的部分的頂面齊平。將元件描述為設置在電路區CA的上方意味著該元件設置在基底111的部分的頂面的上方。將元件描述為設置在電路區CA的下方是指該元件設置在基底111的部分的底面的下方；其中的元件與基底111的部分的底面接觸或遠離基底111的部分的底面。相應地，非電路區NCA可以包括基底111的另一部分以及基底111的另一部分上方和下方的空間。

需要說明的是，在本揭露的描述中，將元件(或特徵)位於Z方向上垂直層級(vertical level)最高的表面稱為元件(或特徵)的頂面。將元件(或特徵)位於Z方向上垂直層級最低的表面被視為元素(或特徵)的底面。

參照圖2，在一些實施例中，基底111包括完全由至少一種半導體材料構成的塊狀半導體基底、多個裝置元件(為清楚起見未示出)、多個介電層(為清楚起見未示出)和多個導電特徵（為清楚起見未示出）。塊狀半導體基底可以由矽、鍺等元素半導體；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體或II-VI族化合物半導體；或其組合所形成。

在一些實施例中，基底111包括絕緣體上半導體結構，其從底部到頂部由處理基底、絕緣體層和最頂部半導體材料層組成。處理基底和最頂部半導體材料層由與上述塊狀半導體基底相同的材料所形成。絕緣體層為結晶或非結晶介電材料，例如氧化物和/或氮化物。例如，絕緣體層可以是介電氧化物，例如氧化矽。又例如，絕緣體層可以是介電氮化物，例如氮化矽或氮化硼。再例如，絕緣體層包括介電氧化物和介電氮化物的堆疊，如以任意順序堆疊的氧化矽及氮化矽或氮化硼。絕緣體層具有介於約10nm和約200nm之間的厚度。

需要說明的是，在本揭露的描述中，術語「約」改變本揭露的成分、組分或反應物的量是指例如通過用於製備的典型測量和液體處理程序可發生的數值變化於濃縮物或溶液。此外，變化亦可能源自量測程序中的非故意失誤、製備組合物或實施方法時等情況中所使用之成分的製備、來源或純度上之差異。在一些方面，術語「約」指所示數值10%以內之變化。在另一些方面，術語「約」指所示數值5%以內之變化。在其他方面，術語「約」係指所示數值10%、9%、8%、7%、6%、5%、4%、3%、2%、或1%以內之變化。

多個裝置元件可以形成在基底111上。多個裝置元件的一些部分可以形成在基底111中。多個裝置元件可以是晶體管，例如互補金屬氧化物半導體晶體管、金屬氧化物半導體場效應晶體管、鰭式場效應晶體管等、或其組合。

介電層可以形成在基底111上並且覆蓋裝置元件。在一些實施例中，介電層可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數(低k)介電材料等、或其組合形成。低介電常數介電材料可具有小於3.0或甚至小於2.5的介電常數。在一些實施例中，低介電常數介電材料可以具有小於2.0的介電常數。介電層可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積等的沉積製程形成。在沉積製程之後執行平坦化製程以去除多餘材料，並為後續處理步驟提供基本平坦的表面。

導電特徵包括內連層(interconnect layers)、導電通孔(conductive vias)和導電墊(conductive pads)。內連層彼此間分離並且沿Z方向水平設置在介電層中。在本實施例中，最頂部的內連層被視為為導電墊。導電通孔沿Z方向連接相鄰的互連層、相鄰的裝置元件和互連層、以及相鄰的導電墊和互連層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，導電特徵可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。導電特徵可以在介電層的形成期間形成。

在一些實施例中，裝置元件和導電特徵一起構成基底111中的多個功能單元，在本揭露的描述中，功能單元通常是指出於功能目的而被劃分為不同單元的功能相關電路。在一些實施例中，功能單元通常可以是高度複雜的電路，例如處理器內核、存儲器控制器、或加速器單元。在一些其他實施例中，功能單元的複雜性和作用性的程度可視實際需求而定。

參照圖2，底部介電層113形成在基底111上。在俯視圖(未示出)中，底部介電層113可以覆蓋電路區CA和非電路區NCA。在一些實施例中，底部介電層113可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為SiO _x。x可以介於1.4和2.1之間。在一些實施例中，底部介電層113可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積、或其他適用的沉積製程形成。

在一些實施例中，底部介電層113可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在本揭露中使用的術語「低k」表示具有小於二氧化矽的介電常數的介電材料。在一些實施例中，底部介電層113可以包括諸如旋塗玻璃的自平坦化介電材料或諸如SiLK ^TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，底部介電層113可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、旋塗或其他適用的沉積製程。

在一些實施例中，底部介電層113可以被視為基底111的介電層的一部分。

參照圖2，底部導電墊211可以形成在底部介電層113中。底部導電墊211的頂面和底部介電層113的頂面基本上共平面。

在一些實施例中，可以在底部介電層113中形成墊開口(pad opening，未示出)，且導電材料可以形成以填充墊開口，並形成底部導電墊211。墊開口可以通過微影製程和隨後的蝕刻製程形成。

在一些實施例中，蝕刻製程可以是使用氬氣和四氟甲烷作為蝕刻劑的各向異性乾式蝕刻製程。蝕刻製程的製程溫度可介於約120℃和約160℃之間。蝕刻製程的製程壓力可介於約0.3Torr和約0.4Torr之間。蝕刻製程的製程時間可介於約33秒和約39秒之間。或者，在一些實施例中，蝕刻製程可以是使用氦氣和三氟化氮作為蝕刻劑的各向異性乾式蝕刻製程。蝕刻製程的製程溫度可介於約80℃和約100℃之間。蝕刻製程的製程壓力介於約1.2Torr和約1.3Torr之間。蝕刻製程的製程時間可介於約20秒和約30秒之間。

在一些實施例中，可以通過濺射、電鍍、或化學鍍接續地用導電材料填充墊開口。例如，當以鋁銅材料為來源通過濺射填充墊開口時，濺射的製程溫度可介於約100℃和約400℃之間。濺射的製程壓力可介於約1mTorr和約100mTorr之間。在濺射之後，可以進行蝕刻製程以修整填充的導電材料以形成底部導電墊211。蝕刻製程可以使用氯氣和氬氣作為蝕刻劑。氯的蝕刻劑流量(etchant flow)可介於約10sccm(standard cubic centimeters per minute，標準立方厘米每分鐘)和約30sccm之間。氬的蝕刻劑流量可介於約900sccm和約1100sccm之間。蝕刻製程的製程溫度可介於約50℃和約200℃之間。蝕刻製程的製程壓力可介於50mTorr和約10Torr之間。蝕刻製程的製程時間可介於30秒和約200秒之間。在此實例中，底部導電墊211可具有介於約400nm與約1100nm之間的厚度，且底部導電墊211可由鋁銅合金形成。鋁中的少量銅可以提高電遷移抗性(electromigration resistance)並減少小丘(hillocks)的出現，小丘是指純鋁層表面上的鋁的小突起。

又例如，墊開口可以通過使用電鍍液的電鍍製程來填充。電鍍液可包括硫酸銅、甲烷磺酸銅、葡萄糖酸銅、氨基磺酸銅、硝酸銅、磷酸銅、或氯化銅。電鍍液的pH值可介於約2和約6之間、或介於約3和約5之間。電鍍製程的製程溫度可保持在約40℃至約75℃之間或約50℃至約70℃之間。在本示例中，底部導電墊211可以由銅形成。

在一些實施例中，電鍍液可包括促進劑(accelerators)、抑制劑(suppressors)或整平劑(levelers)。促進劑可包括極性硫(polar sulfur)、氧或氮官能基，其有助於提高沉積速率並可促進緻密成核(dense nucleation)。促進劑可以低濃度存在，例如約0ppm至約200ppm。抑制劑是降低電鍍速率的添加劑，並且通常以較高濃度存在於電鍍浴中，例如在約5ppm和約1000ppm之間。抑制劑可以是具有高分子量的聚合物表面活性劑，例如聚乙二醇。

抑制劑可以通過吸附在表面上並形成銅離子阻擋層來減緩沉積速率。由於它們的大尺寸和低擴散率，抑制劑將不太可能到達墊開口的下半部。因此，大部分抑製作用發生在墊開口的上半部，有助於減少填充材料(例如銅)的過載並避免墊開口的「關閉」。

整平劑可用於提高填充性能，降低表面粗糙度，並防止銅在墊開口的上半部沉積。整平劑可以低濃度存在，例如，在約1ppm和約100ppm之間。整平劑可以是例如3-巰基-1-丙磺酸鹽、(3-磺丙基)二硫化物或3,3-硫代雙(1-丙磺酸鹽)。

在一些實施例中，底部導電墊211可以是基底111的導電特徵的一部分。

參照圖3，中間介電層115可以形成在底部介電層113上。中間介電層115可以在俯視圖(未示出)中覆蓋電路區CA和非電路區NCA。在一些實施例中，中間介電層115可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為式SiO _x。x 可以在1.4和2.1之間。在一些實施例中，中間介電層115可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積、或其他適用的沉積製程形成。

在一些實施例中，中間介電層115可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在一些實施例中，中間介電層115可以包括諸如旋塗玻璃的自平坦化材料或諸如SiLK ^TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，中間介電層115可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、旋塗、或其他適用的沉積製程。

在一些實施例中，中間介電層115的厚度T2和底部介電層113的厚度T1可以不同。例如，中間介電層115的厚度T2可以大於底部介電層113的厚度T1。在一些實施例中，中間介電層115的厚度T2和底部介電層113的厚度T1可以基本相同。

在一些實施例中，中間介電層115可以被視為基底111的介電層的一部分。

參照圖3，中間內連接線221可以分別對應地形成在底部導電墊211上。中間導電墊213可以分別對應地形成在中間內連接線221上。在一些實施例中，中間內連接線221和中間導電墊213可以通過鑲嵌製程(damascene process)形成，但不限於此。在一些實施例中，中間內連接線221與中間導電墊213可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬形成氮化物(例如氮化鈦)、過渡金屬鋁化物、或其組合形成。

圖7為圖6放大示意的剖面圖。圖8至圖17為剖面圖，例示本揭露於一實施例中製備半導體元件1A的部分流程。

參照圖1和圖4至圖9，於步驟S13中，形成一底部緩衝層231在中間介電層115上以及非電路區NCA的上方，形成一頂部介電層117在中間介電層115上，形成多個頂部內連接線223在中間導電墊213上，及形成一頂部緩衝層233在底部緩衝層231上。

參照圖4，底部緩衝層231可以形成在中間介電層115上。底部緩衝層231可以形成在非電路區NCA的上方。換句話說，底部緩衝層231可以遠離諸如中間導電墊213和中間內連接線221等導電特徵。在一些實施例中，底部緩衝層231可以由例如聚酰亞胺、聚苯並噁唑、或苯並環丁烯形成。底部緩衝層231例如可以通過旋塗、層壓(laminating)等方式形成。可以執行微影製程和隨後的蝕刻製程以形成具有期望輪廓(profile)和位置的底部緩衝層231。

在一些實施例中，底部緩衝層231可以由例如具有小於約20ppm/℃的熱膨脹係數(coefficient of thermal expansion)和小於約15GPa的楊氏模量(Young's Modulus)的材料形成。例如，底部緩衝層231可以由包括聚酰亞胺或環氧樹脂基材料的材料形成。

參照圖5，頂部介電層117可以形成在中間介電層115上以覆蓋底部緩衝層231。在俯視圖(未示出)中，頂部介電層117可以覆蓋電路區CA和非電路區NCA。在一些實施例中，頂部介電層117可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為式SiO _x。x 可以在1.4和2.1之間。在一些實施例中，頂部介電層117可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積、或其他適用的沉積製程形成。在一些實施例中，可以執行平坦化製程，例如化學機械拋光，以去除多餘的材料並為後續處理步驟提供基本平坦的表面。

在一些實施例中，頂部介電層117可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在一些實施例中，頂部介電層117可以包括諸如旋塗玻璃的自平坦化介電材料或諸如SiLK ^TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，頂部介電層117可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、旋塗、或其他適用的沉積製程。

在一些實施例中，頂部介電層117的厚度T3和中間介電層115的厚度T2可以不同。例如，頂部介電層117的厚度T3可以大於中間介電層115的厚度T2。在一些實施例中，頂部介電層117的厚度T3和中間介電層115的厚度T2可以基本相同。

在一些實施例中，頂部電介質層117可以被視為基底111的介電層的一部分。

參照圖6和圖7，可以沿著頂部電介質層117形成頂部內連接線223。頂部內連接線223可以分別對應地形成在中間導電墊213上。

為了描述的簡潔、清楚和方便，僅描述了一個頂部內連接線223。在一些實施例中，頂部內連接線223可以包括填充層FL、晶種層SL、黏附層AL、阻障層BL和隔離層IL。

在一些實施例中，填充層FL掩埋地形成在頂部介電層117中。填充層FL可以由例如摻雜的多晶矽、鎢、銅、碳納米管或焊料合金形成。

在一些實施例中，隔離層IL可以形成在填充層FL和頂部介電層117之間。隔離層IL可以具有U形截面輪廓(U-shaped cross-sectional profile)。在一些實施例中，隔離層IL可以由例如氧化矽、氮化矽、氮氧化矽或原矽酸四乙酯形成。隔離層IL可具有介於約50nm與約200nm之間的厚度。在一些實施例中，隔離層IL可以由例如聚對二甲苯、環氧樹脂或聚對二甲苯形成。隔離層IL的厚度可介於1μm和約5μm之間。隔離層IL可以確保填充層FL在頂部介電層117中被電隔離。

在一些實施例中，晶種層SL可以具有U形截面輪廓。晶種層SL可以形成在填充層FL和隔離層IL之間。在一些實施例中，晶種層SL可具有介於約10nm與約40nm之間的厚度。在一些實施例中，晶種層SL可以包括例如選自由鋁、金、鈹、鉍、鈷、銅、鉿、銦、錳、鉬、鎳、鉛、鈀、鉑、銠、錸、鎦、鉭、碲、鈦、鎢、鋅和鋯所組成的組中的至少一種。晶種層SL可以在填充層FL的形成期間降低開口(未示出)的電阻率。

在一些實施例中，黏附層AL可以具有U形截面輪廓。黏附層AL可以形成在晶種層SL和隔離層IL之間。黏附層AL可以由例如鈦、鉭、鈦鎢或氮化錳形成。黏附層AL可以改善晶種層SL和阻障層BL之間的黏合。

在一些實施例中，阻障層BL可以具有U形截面輪廓。阻障層BL可以在黏附層AL和隔離層IL之間。阻障層BL可以由例如鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳或氮化鉭/鉭雙層形成。阻障層BL可以抑制填充層FL的導電材料擴散到頂部介電層117中。

參照圖8，可以在頂部介電層117中形成一開口117O以暴露底部緩衝層231。在一些實施例中，開口117O的寬度W2與底部緩衝層231的寬度W1可基本相同。在一些實施例中，開口117O的寬度W2可大於底部緩衝層231的寬度W1，在這種情況下，底部緩衝層231的頂面和側壁可以通過開口117O暴露。在一些實施例中，開口117O的寬度W2可略小於底部緩衝層231的寬度W1。開口117O的寬度W2與底部緩衝層231的寬度W1的比率可介於0.8和約0.95之間。

參照圖9，頂部緩衝層233可以形成在開口117O中。在一些實施例中，可沉積一能量可移除材料的層(layer of energy-removable material，未展示)以完全填充開口117O。可以接續地執行諸如化學機械拋光的平坦化製程以去除多餘的材料並且為後續處理步驟提供基本平坦的表面。應用一能量處理(energy treatment)以將能量可移除材料的層轉變為頂部緩衝層233並為頂部緩衝層233賦予孔隙率(porosity)。

在一些實施例中，能量可移除材料可包括熱分解材料、光子可分解材料、電子束可分解材料、或其組合。例如，能量可移除材料可以包括基底材料和在暴露於能量源(energy source)時被犧牲去除的可分解致孔劑材料(decomposable porogen material)。基底材料可包括基於甲基倍半矽氧烷的材料。可分解致孔劑材料可以包括為基底材料提供孔隙率的致孔劑有機化合物(porogen organic compound)。

在一些實施例中，能量可去除材料可包括相對高濃度的可分解致孔劑材料和相對低濃度的基底材料，但不限於此。例如，能量可移除材料可包括約75％或更多的可分解致孔劑材料，以及約25％或更少的基底材料。在另一示例中，能量可移除材料可包括約95％或更多的可分解致孔劑材料，以及約5％或更少的基底材料。在另一示例中，能量可移除材料可包括約100％的可分解致孔劑材料，並且不使用基底材料。在另一示例中，能量可移除材料可包括約45％或更多的可分解致孔劑材料，以及約55％或更少的基底材料。

在一些實施例中，可通過向其施加能量源對能量可移除材料的層進行能量處理。能量源可包括熱、光、或其組合。當熱被用作能量源時，能量處理的溫度可介於約800℃和約900℃之間。當使用光作為能量源時，可以應用紫外光。能量處理可以從能量可移除材料中去除可分解致孔劑材料以產生空的空間(孔隙)，而基底材料保留在原位。也就是說，頂部緩衝層233可以變得多孔的。基底材料可成為頂部緩衝層233的骨架，而空隙可分佈於頂部緩衝層233的骨架之間。根據能量可移除材料的組成，頂部緩衝層233的孔隙率可以為45％、75％、95％或100％。

參照圖9所示，底部緩衝層231和頂部緩衝層233可以共同在頂部介電層117和非電路區NCA的上方構成一緩衝結構230。在一些實施例中，緩衝結構230可僅包括頂部緩衝層233。在一些實施例中，緩衝結構230可僅包括底部緩衝層231。在一些實施例中，底部緩衝層231的厚度T4與頂部緩衝層233的厚度T5之間的厚度比可以介於約0.1和1.5之間。

參照圖1和圖10至圖13，於步驟S15中，形成一頂部導電墊215在頂部內連接線223上，形成一底部鈍化層241在頂部介電層117上，形成一重佈線層311在頂部導電墊215上。

參照圖10，頂部導電墊215可以形成在頂部內連接線223上。頂部導電墊215可以形成在電路區CA的上方。在一些實施例中，頂部導電墊215可以通過最初形成晶種層(圖10中未單獨示出)來形成。晶種層可以是導電材料的薄層，其有助於在後續處理步驟期間形成更厚的層。晶種層可以包括約1,000埃厚的鈦層，隨後是約5,000埃厚的銅層。根據所需材料，可以使用諸如濺射、蒸發或等離子體增強化學氣相沉積的製程來形成晶種層。晶種層可具有介於約0.3μm與約1μm之間的厚度，例如約0.5μm。

一旦已經形成晶種層，就可以在晶種層上方形成頂部導電墊215。在一些實施例中，頂部導電墊215可以包括一種或多種導電材料，例如銅、鎢、其他導電金屬等，並且可以例如通過電鍍、化學鍍等形成。在一些實施例中，可以將光阻劑(圖10中未單獨示出)放置在晶種層上並圖案化以暴露需要形成頂部導電墊215的晶種層。

一旦圖案化，就可以使用電鍍製程，其中晶種層和光阻劑被浸沒或浸入在電鍍溶液中。晶種層表面可以電連接到外部直流電源的負極側，使得晶種層在電鍍過程中起到陰極的作用。固體導電陽極，例如銅陽極，也可以浸入溶液中並且可以連接到電源的正極側。來自陽極的原子被溶解到溶液中，陰極(例如，晶種層)從溶液中獲得溶解的原子，從而在光阻劑的開口內電鍍晶種層暴露的導電區域。

參照圖11，底部鈍化層241可以形成在頂部介電層117上以覆蓋頂部導電墊215。在俯視圖(未示出)中，底部鈍化層241可以覆蓋電路區CA和非電路區NCA。在一些實施例中，頂部介電層117可以由例如氧化矽、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等、或其組合形成。在一些實施例中，未摻雜的矽酸鹽玻璃可以表示為SiO _x。x可以介於1.4和2.1之間。在一些實施例中，底部鈍化層241可以通過諸如化學氣相沉積、等離子體增強化學氣相沉積、或其他適用的沉積製程形成。在一些實施例中，可以執行平坦化製程，例如化學機械拋光，以去除多餘的材料並為後續處理步驟提供基本平坦的表面。

在一些實施例中，底部鈍化層241可以包括例如二氧化矽、未摻雜矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層，或其組合。在一些實施例中，底部鈍化層241可以包括諸如旋塗玻璃的自平坦化介電材料或諸如SiLK ^TM的旋塗低k介電材料。自平坦化介電材料的使用可以避免執行後續平坦化步驟的需要。在一些實施例中，底部鈍化層241可以通過沉積製程形成，包括例如化學氣相沉積、等離子體增強化學氣相沉積、旋塗或其他適用的沉積製程。

在一些實施例中，底部鈍化層241可以由與頂部介電層117相同的材料形成。

參照圖12，可以形成一開口241O以暴露頂部導電墊215的頂面的一部分。開口241O可以形成在電路區CA的上方。

參照圖13，重佈線層311可以形成在開口241O中和頂部導電墊215上。重佈線層311也可以形成在底部鈍化層241上以從電路區CA水平延伸到非電路區NCA。重佈線層311可用於將頂部導電墊215的電連接(electrical connection)從電路區CA延伸至非電路區NCA。

在一些實施例中，可以通過諸如化學氣相沉積或濺射等合適的形成製程最初形成鈦銅合金的晶種層(圖13中未單獨示出)來形成重佈線層311。接著可以形成光阻劑(未示出)以覆蓋晶種層，然後可以將光阻劑圖案化以暴露晶種層的位於期望重佈線層311所在的那些部分。

一旦已經形成光阻劑並圖案化，就可以通過諸如電鍍的沉積製程在晶種層上形成諸如銅的導電材料。導電材料可形成為具有介於約1μm與約10μm之間的厚度，例如約5μm。然而，雖然所討論的材料和方法適合於形成導電材料，但是這些材料僅僅是示例性的。可以替代地使用任何其他合適的材料，例如AlCu或Au，以及任何其他合適的形成製程，例如化學氣相沉積或物理氣相沉積，來形成重佈線層311。

一旦已經形成導電材料，就可以通過諸如灰化等合適的去除製程來去除光阻劑。另外，在去除光阻劑之後，可以通過例如使用導電材料作為遮罩的合適的蝕刻製程來去除被光阻劑覆蓋的晶種層的那些部分。

參照圖1和圖14至圖17，於步驟S17中，形成一頂部鈍化層243在底部鈍化層241上，形成一連接件阻障層321在重佈線層311上和非電路區NCA的上方，及形成一外部連接件323在連接件阻障層321上。

參照圖14，頂部鈍化層243可以形成在底部鈍化層241上並覆蓋重佈線層311。在俯視圖(未示出)中，頂部鈍化層243可以覆蓋電路區CA和非電路區NCA。在一些實施例中，頂部鈍化層243可以是單層結構或多層結構。在一些實施例中，頂部鈍化層243可以包括聚苯並噁唑、聚酰亞胺、苯並環丁烯、味之素堆積膜(ajinomoto buildup film)、阻焊膜(solder resist film)等、或其組合。頂部鈍化層243可以通過例如旋塗、層壓、沉積等形成。沉積可以包括化學氣相沉積。可以執行平坦化製程，例如化學機械拋光，以去除多餘的材料並為後續製程步驟提供基本平坦的表面。

參照圖15，可以形成一開口243O以暴露重佈線層311的一部分。開口243O可以形成在非電路區NCA的上方。

參照圖16，連接件阻障層321可以通過開口243O形成在重佈線層311上。連接件阻障層321也可以形成在重佈線層311上和非電路區NCA的上方。在一些實施例中，連接件阻障層321可以是單層結構或多層的堆疊結構。例如，連接件阻障層321可以包括依次堆疊的第一導電層(未示出)、第二導電層(未示出)和第三導電層(未示出)。第一導電層可以用作用於將外部連接件323穩定地附接到重佈線層311的黏合層。例如，第一導電層可以包括鈦、鈦-鎢、鉻和鋁中的至少一種。第二導電層可以用作阻障層，用於防止包括在外部連接件323中的導電材料擴散到頂部鈍化層243中。第二導電層可以包括銅、鎳、鉻-銅和鎳-釩中的至少一種。第三導電層可用作形成外部連接件323的晶種層或用作改善外部連接件323的潤濕特性的潤濕層。第三導電層可以包括鎳、銅和鋁中的至少一種。

在一些實施例中，連接件阻障層321的底面321B的寬度W3與頂部緩衝層233的寬度W2(由開口117O決定)可基本相同。在一些實施例中，連接件阻障層321的底面321B的寬度W3可以小於頂部緩衝層233的寬度W2。

參照圖17，外部連接件323可以形成在連接件阻障層321上和非電路區NCA的上方。在一些實施例中，外部連接件323可用於電連接到外部半導體晶片或另一半導體晶片。在一些實施例中，外部連接件323可以是球柵陣列的一部分並且可以包括諸如錫的材料或諸如銀、無鉛錫或銅等其他合適的材料。在一些實施例中，外部連接件323可以是錫焊塊(tin solder bump)，外部連接件323可以通過蒸鍍、電鍍、印刷、焊料轉移(solder transfer)、植球(ball placement)等，以初始形成一層錫來形成，其厚度為例如約100μm。一旦在表面上形成了一層錫，就可以進行回流，以便將材料塑造成所需的凸塊形狀。

在形成外部連接件323的製程(或佈線製程)期間，應力可能被施加到半導體元件1A並且該應力可能導致半導體元件1A的分層(delamination)。為了降低應力的影響，外部連接件323正下方的緩衝結構230可以作為緩衝層以降低應力並防止分層。此外，由聚合物材料形成的頂部保護層243可吸收和分散應力，以進一步提高半導體元件1A的應力緩衝能力。

圖18至圖23為剖面圖，例示本揭露於另一實施例中製備半導體元件1B的部分流程。

參照圖18，中間半導體元件可以用類似於圖2至圖11中所示的過程來製備。2 to 11. 隨後，可以圖案化底部鈍化層241以形成包括一內凹部分241R和多個凸出部分241P的底部鈍化層241。

參照圖18，在一些實施例中，內凹部分241R可以形成在頂部介電層117上並且圍繞頂部導電墊215。在俯視圖(未示出)中，內凹部分241R可以覆蓋電路區CA和非電路區NCA。在一些實施例中，內凹部分241R的頂面241RT與頂部導電墊215的頂面215T可處於同一垂直層級V1。在一些實施例中，內凹部分241R的頂面241RT與頂部導電墊215的頂面215T可處於不同的垂直層級。例如，內凹部分241R的頂面241RT可以處於低於頂部導電墊215的頂面215T的垂直層級。

參照圖18，在一些實施例中，凸出部分241P可形成於內凹部分241R上，並覆蓋部分的頂部導電墊215。凸出部分241P可以圍繞一空間，其暴露頂部導電墊215的頂面215T，暴露頂部導電墊215的空間可視為開口241O。一第一台階S1與一第二台階S2可相對於開口241O且分別對應地形成於內凹部分241R與凸出部分241P之間的界面處。在一些實施例中，第一台階S1可位於電路區CA與非電路區NCA之間的邊界處，但不限於此。在一些實施例中，第二台階S2可位於電路區CA上方。

設置有不同部分的底部鈍化層241導致底部鈍化層241在垂直於Z方向的方向上具有變化的厚度分佈，通過變化的厚度分佈可以調節半導體元件1B的壓力以減少半導體元件1B的翹曲(warpage )。

參照圖19至圖23，重佈線層311、頂部鈍化層243、開口243O、連接件阻障層321和外部連接件323可以用類似於圖13至17所示的過程形成，，在此不再贅述。

由於本揭露的半導體元件的設計，緩衝結構230可降低形成外部連接件323的過程中的應力。結果，半導體元件1A的分層將得以減少。此外，由聚合材料形成的頂部鈍化層243可吸收和分散應力，以進一步提高半導體元件1A的應力緩衝能力。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1A:半導體元件 1B:半導體元件 10:製備方法 111:基底 113:底部介電層 115:中間介電層 117:頂部介電層 117O:開口 211:底部導電墊 213:中間導電墊 215:頂部導電墊 215T:頂面 221:中間內連接線 223:頂部內連接線 230:緩衝結構 231:底部緩衝層 233:頂部緩衝層 241:底部鈍化層 241O:開口 241P:凸出部分 241R:內凹部分 241RT:頂面 243:頂部鈍化層 243O:開口 311:重佈線層 321:連接件阻障層 321B:底面 323:外部連接件 AL:黏附層 CA:電路區 BL:阻障層 FL:填充層 IL:隔離層 NCA:非電路區 S1:第一台階 S2:第二台階 SL:晶種層 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 V1:垂直層級 W1:寬度 W2:寬度 W3:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。圖1為流程圖，例示本揭露一實施例的一種半導體元件的製備方法；圖2至圖6為剖面圖，例示本揭露於一實施例中製備半導體元件的部分流程；圖7為圖6放大示意的剖面圖；圖8至圖17為剖面圖，例示本揭露於一實施例中製備半導體元件的部分流程；及圖18至圖23為剖面圖，例示本揭露於另一實施例中製備半導體元件的部分流程。

1A:半導體元件

111:基底

113:底部介電層

115:中間介電層

117:頂部介電層

117O:開口

211:底部導電墊

213:中間導電墊

215:頂部導電墊

221:中間內連接線

223:頂部內連接線

230:緩衝結構

231:底部緩衝層

233:頂部緩衝層

241:底部鈍化層

241O:開口

243:頂部鈍化層

243O:開口

311:重佈線層

321:連接件阻障層

323:外部連接件

CA:電路區

NCA:非電路區

Claims

一種半導體元件，包括：一基底，其包括一電路區與一非電路區；一頂部介電層，其位於該基底上；一頂部內連接線，其沿著該頂部介電層且位於該電路區的上方；一緩衝結構，其沿著該頂部介電層且位於該非電路區的上方；一頂部導電墊，其位於該頂部內連接線上；一底部鈍化層，其包括：一內凹部分，位於該頂部介電層上、環繞該頂部導電墊，並覆蓋該緩衝結構；及多個凸出部分，其位於該內凹部分上、覆蓋部分的該頂部導電墊，並位於該電路區的上方；一重佈線層，其位於該頂部導電墊上、覆蓋該些凸出部分，並由該電路區延伸至該非電路區以覆蓋部分的該內凹部分；及一外部連接件，其位於該重佈線層上且位於該緩衝結構的上方，其中該緩衝結構包括一多孔聚合材料，其中該頂部內連接線包括：一填充層，其沿著該頂部介電層並電耦合至該頂部導電墊；一隔離層，其位於該填充層與該頂部介電層之間；及一阻障層，其位於該填充層與該隔離層之間。
如請求項1所述的半導體元件，還包括一連接件阻障層，其位於該外部連接件與該重佈線層之間。
如請求項2所述的半導體元件，其中該連接件阻障層的底面的寬度與該緩衝結構的寬度基本相同。
如請求項3所述的半導體元件，其中該頂部介電層與該底部鈍化層包括相同的材料。
如請求項4所述的半導體元件，還包括一頂部鈍化層，其位於該底部鈍化層上。
如請求項5所述的半導體元件，其中該頂部鈍化層包括一聚合物材料。
如請求項6所述的半導體元件，其中該緩衝結構包括：一底部緩衝層，其位於該頂部介電層中且包括一多孔聚合材料；及一頂部緩衝層，其位於該底部緩衝層上。
如請求項1所述的半導體元件，其中該頂部內連接線更包括：一黏附層，其位於該填充層與阻障層之間。
如請求項8所述的半導體元件，其中該頂部內連接線更包括：一晶種層，其位於該填充層與該黏附層之間。
如請求項9所述的半導體元件，其中該內凹部分的頂面與該頂部導電墊的頂面處於同一垂直層級。
如請求項10所述的半導體元件，其中該頂部緩衝層包括甲基倍半矽氧烷。
如請求項10所述的半導體元件，其中該底部緩衝層的厚度與該頂部緩衝層的厚度之間的比率介於約0.1和約1.5之間。
一種半導體元件的製備方法，包括：提供一基底，其包括一電路區與一非電路區；在該基底上形成一頂部介電層；沿著該頂部介電層並在該電路區上方形成一頂部內連接線；沿著該頂部介電層且在該非電路區上方形成一緩衝結構；在該頂部內連接線上形成一頂部導電墊；在該頂部介電層上形成一底部鈍化層，以包圍該頂部導電墊並覆蓋該緩衝結構；在該頂部導電墊上與該底部鈍化層上形成一重佈線層，其從該電路區延伸至該非電路區；在該重佈線層上與該緩衝結構的上方形成一外部連接件；及形成一連接件阻障層在該外部連接件與該重佈線層之間，其中該緩衝結構包括一多孔聚合材料。
如請求項13所述的製備方法，其中該頂部介電層和該底部鈍化層包括相同的材料。
如請求項14所述的製備方法，還包括：形成一頂部鈍化層在該底部鈍化層上。
如請求項15所述的製備方法，其中該頂部鈍化層包括一聚合材料。