TWI793501B - 積體晶片結構及其形成方法 - Google Patents

Abstract

在一些實施例中，本揭露是關於一種積體晶片結構。積體 晶片結構包含安置在基底的第一側上的標準通孔。過大通孔安置在基底的第一側上且與標準通孔橫向間隔開。過大通孔具有比標準通孔大的寬度。內連線導線垂直地接觸過大通孔。基底穿孔(TSV)自基底的第二側延伸並穿過基底以實體地接觸過大通孔或內連線導線。TSV具有小於過大通孔的寬度的最小寬度。

Description

積體晶片結構及其形成方法

本發明實施例是有關於一種積體晶片結構及其形成方法。

積體晶片製造為複雜的多步驟製程，在此期間，電子電路形成於由半導電材料(例如，矽)製成的晶圓上。積體晶片製造可廣泛劃分成前段製程(front-end-of-line；FEOL)處理及後段製程(back-end-of-line；BEOL)處理。FEOL處理大體上是關於在半導體材料內形成裝置(例如，電晶體)，而BEOL處理大體上是關於在半導體材料上方的介電結構內形成導電內連線導線(interconnect wire)層。在完成BEOL處理之後，形成接合襯墊，且隨後可將晶圓單體化(例如切割)以形成多個單獨積體晶片晶粒。

根據本揭露的實施例，一種積體晶片結構，包括標準通孔、過大通孔、內連線導線以及基底穿孔。標準通孔安置於基底的第一側上。過大通孔安置於所述基底的所述第一側上且與所述標 準通孔橫向間隔開，其中所述過大通孔具有比所述標準通孔大的寬度。內連線導線垂直地接觸所述過大通孔。基底穿孔自所述基底的第二側延伸並穿過所述基底以實體地接觸所述過大通孔或所述內連線導線，其中所述基底穿孔具有小於所述過大通孔的寬度的最小寬度。

根據本揭露的實施例，一種積體晶片結構，包括第一積體晶片層級、第二積體晶片層級以及基底穿孔。第一積體晶片層級包括安置於第一基底上的第一介電結構內的多個第一內連線層。第二積體晶片層級，包括安置於第二基底上的第二介電結構內的多個第二內連線層，所述多個第二內連線層包括標準通孔以及過大通孔。標準通孔實體地接觸第一內連線導線。過大通孔實體地接觸第二內連線導線，其中所述過大通孔具有比所述標準通孔大的尺寸。基底穿孔延伸穿過所述第二基底且實體地接觸所述過大通孔，其中所述過大通孔橫向包圍所述基底穿孔的相對側。

根據本揭露的實施例，一種形成積體晶片結構的方法，包括：在沿基底的第一側形成的第一層間介電層內形成內連線導線；在沿所述基底的所述第一側形成的第二層間介電層內形成標準通孔；在所述第二層間介電層內形成過大通孔，其中所述過大通孔具有比所述標準通孔大的寬度；蝕刻所述基底以形成延伸穿過所述基底到達所述內連線導線或所述過大通孔的基底穿孔開口，其中所述內連線導線接觸所述過大通孔；以及在所述基底穿孔開口內形成一或多種導電材料以限定基底穿孔。

100、500、600、700、800、900、1000:積體晶片結構

102:基底

102a:第一基底

102b:第二基底

103a:第一側

103b:第二側

104:介電結構

104a:第一介電結構

104b:第二介電結構

106、1402:內連線層

106a:第一內連線層

106b:第二內連線層

106d₁:第一虛設內連線

106d₂:第二虛設內連線

108a、108b:內連線導線層

108d:虛設內連線

108t:頂部內連線層

109w₁:第一內連線導線

109w₂:第二內連線導線

110a、110b:通孔層

111v_o:過大通孔

111v_o1:第一過大通孔

111v_o2:第二過大通孔

111v_s:標準通孔

112:基底穿孔

112a:第一TSV

112b:第二TSV

112e₁:第一端

112e₂:第二端

114:接合襯墊結構

116:鈍化結構

118:導電接合結構

118a:凸塊下金屬

118b:導電凸塊

200:多維積體晶片結構

202a、202b:積體晶片層級

203:接合介面

204:接合結構

204a:第一接合層

204b:第二接合層

206:金屬接合區

208:介電接合區

210:RDL通孔

212:RDL線

214、216:下部鈍化層

218、220:上部鈍化層

300:積體晶片

302:通孔陣列

400、1100、1200、1300、1306、1400、1500、1600、1700、1708、1800、1900、2000、2100、2300、2400、2402、2500、2600、2700、2800、2900、3000、3100、3200、3300:橫截面圖

402、502:電晶體裝置

404、504:閘極結構

406a:源極區

406b:汲極區

408、506:側壁間隔物

410:隔離結構

412、508:接觸蝕刻停止層

414a、414b:層間介電層

414c:第三ILD層

416a、416b:蝕刻停止層

418、424、430:寬度

420:俯視圖

422、428:長度

426:距離

510、512:中段製程內連線

514、516:厚度

601:接合結構

602a、602b:導電佈線層

604a:第一介電接合層

604b:第二介電接合層

606:導電虛設接合結構

802:襯裡

902:非零距離

904:下伏內連線

906:金屬芯

908:擴散障壁層

1002w₁:第一上覆內連線導線

1002w₂:第二上覆內連線導線

1302:標準介層窗孔

1304:過大介層窗孔

1602:線

1702:中間TSV開口

1704:第二蝕刻劑

1706:第二掩蔽層

1710:第三蝕刻劑

1712:第三掩蔽層

1714、2902:TSV開口

1902:第一開口

2002:第二開口

2004:第四蝕刻劑

2006:第四掩蔽層

2200、3400:方法

2202、2204、2206、2208、2210、2212、2214、2216、2218、2220、2222、2224、3402、3404、3406、3408、3410、3412、3414、3416、3418、3420、3422、3424:動作

t₁:第一厚度

t₂:第二厚度

根據結合隨附圖式閱讀的以下詳細描述會最佳地理解本揭露的各個態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，出於論述清楚起見，可任意地增加或減小各種特徵的尺寸。

圖1示出具有經配置以充當基底穿孔(through-substrate via；TSV)的停止層的過大(oversized)通孔的積體晶片結構的一些實施例的橫截面圖。

圖2示出具有過大通孔的多維積體晶片結構的一些實施例的橫截面圖。

圖3至圖10示出具有過大通孔的積體晶片結構的一些額外實施例。

圖11至圖21示出形成具有過大通孔的積體晶片結構的方法的一些實施例的橫截面圖。

圖22示出形成具有過大通孔的積體晶片結構的方法的一些實施例的流程圖。

圖23至圖33示出形成具有過大通孔的積體晶片結構的方法的一些替代實施例的橫截面圖。

圖34示出形成具有過大通孔的積體晶片結構的方法的一些替代實施例的流程圖。

以下揭示內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性 的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間可形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。

此外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語來描述如諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。

三維積體晶片(Three-dimensional integrated chips；3DIC)包括彼此堆疊的多個積體晶片(integrated chip；IC)層級。多個IC層級分別包括半導體基底。多個IC層級中的一或多者亦可包括安置於半導體基底的前側上的介電結構內的多個內連線層。多個內連線層包括導電內連線導線及通孔，所述導電內連線導線及通孔在尺寸方面隨著距半導體基底的距離增大而自較薄內連線層(例如，「金屬1」層)增至較厚內連線層(例如，「頂部金屬」層)。在一些3DIC中，可將多個內連線層耦接至沿半導體基底的背側定位的接合襯墊結構。在此3DIC中，基底穿孔(TSV)延伸穿過半導體基底以將多個內連線層耦接至接合襯墊結構。

可藉由如下步驟來形成TSV：蝕刻半導體基底的背側以 形成延伸穿過半導體基底到達多個內連線層中的一者的TSV開口。隨後在TSV開口內形成導電材料。為使多個內連線層的佈線干擾最小化，TSV開口可經形成為延伸至較薄內連線層(例如，「金屬1」層)。然而，已瞭解，用於形成TSV開口的蝕刻製程可能會損壞較薄內連線層。舉例而言，當用於形成TSV開口的蝕刻劑到達較薄內連線層時，蝕刻劑可垂直地過蝕刻穿過較薄內連線層。過蝕刻穿過較薄內連線層可導致可靠性問題(例如，時間依賴性介電崩潰(time dependent dielectric breakdown；TDDB)、洩漏及/或晶片故障)。

在一些實施例中，本揭露是關於一種積體晶片結構，所述積體晶片結構包括經配置以充當基底穿孔(TSV)的停止層的過大通孔。積體晶片結構可包括安置於基底上的介電結構內的多個內連線。多個內連線包括第一內連線導線層及第一通孔層。第一內連線導線層包括第一內連線導線及第二內連線導線。第一通孔層包括實體地接觸第一內連線導線的標準通孔及實體地接觸第二內連線導線的過大通孔。過大通孔大於(例如，寬於)標準通孔。TSV延伸穿過基底以實體地接觸第二內連線導線及/或過大通孔。過大通孔橫向延伸超過TSV的相對側，使得第二內連線導線及過大通孔能夠形成較厚內連線結構，所述較厚內連線結構可有效地充當用於形成TSV的蝕刻製程的停止層。藉由使用過大通孔來充當用於形成TSV的蝕刻製程的停止層的部分，可減輕過蝕刻穿過第二內連線導線的不利影響(例如，時間依賴性介電崩潰、洩漏及/或晶片故障)。

圖1示出具有經配置以充當基底穿孔(TSV)的停止層的 過大通孔的積體晶片結構100的一些實施例的橫截面圖。

積體晶片結構100包括安置於基底102的第一側103a(例如，前側)上的介電結構104內的多個內連線層106。多個內連線層106包括藉由多個通孔層110a至通孔層110b彼此垂直間隔開的多個內連線導線層108a至內連線導線層108b。多個內連線導線層108a至內連線導線層108b經配置以用於橫向佈線，而多個通孔層110a至通孔層110b經配置以用於在多個內連線導線層108a至內連線導線層108b中的鄰接者之間的垂直佈線。多個內連線導線層108a至內連線導線層108b及多個通孔層110a至通孔層110b可具有隨著距基底102的距離增大而增大的尺寸(例如，高度及/或寬度)。舉例而言，在一些實施例中，多個內連線導線層108a至內連線導線層108b可包括第一內連線導線層108a及藉由第一內連線導線層108a與基底102間隔開的第二內連線導線層108b。第一內連線導線層108a具有帶第一尺寸(例如，第一高度及/或寬度)的內連線導線，且第二內連線層108b具有帶大於第一尺寸的第二尺寸(例如，第二高度及/或寬度)的內連線導線。

在一些實施例中，第一內連線導線層108a可包括第一內連線導線109w₁及第二內連線導線109w₂。藉助於介電結構104將第一內連線導線109w₁與第二內連線導線109w₂橫向間隔開。在一些實施例中，多個通孔層110a至通孔層110b可包括具有標準通孔111v_s及過大通孔111v_o的第一通孔層110a。過大通孔111v_o具有比標準通孔111v_s大的尺寸(例如，寬度)。在一些實施例中，標準通孔111v_s實體地接觸第一內連線導線109w₁且過大通孔111v_o實體地接觸第二內連線導線109w₂。在一些實施例中，過大 通孔111v_o亦可具有比第二通孔層110b上的通孔大的尺寸(例如，寬度)。

基底穿孔(TSV)112延伸穿過基底102以接觸第二內連線導線109w₂及/或過大通孔111v_o。在一些實施例中，TSV 112可進一步接觸接合襯墊結構114，所述接合襯墊結構114沿基底102的第二側103b安置且由鈍化結構116包圍。導電接合結構118(例如，導電凸塊、導電柱及/或類似物)安置在接合襯墊結構114上。

TSV 112具有小於過大通孔111v_o的寬度的最小寬度。在一些實施例中，過大通孔111v_o橫向延伸超過TSV 112的相對側。由於過大通孔111v_o寬於TSV 112，因此第二內連線導線109w₂及過大通孔111v_o能夠共同地限定可有效地充當用於形成TSV 112的蝕刻的停止層的較厚內連線結構。使第二內連線導線109w₂及過大通孔111v_o共同地充當停止層減輕過蝕刻穿過較薄內連線層的不利影響。

此外，過大通孔111v_o亦能夠為積體晶片結構100提供良好電氣效能。舉例而言，在一些實施例中，TSV 112可經配置以攜載相對較大的電流(例如，大於10毫安、大於50毫安或類似者)，所述相對較大的電流可在較薄內連線層上的標準通孔內引起較大電流密度。較大電流密度可導致高電阻及/或內連線導線與通孔之間增加的電遷移，從而導致效能及/或可靠性問題。為防止標準通孔內的較大電流密度，可將多個標準通孔的較大陣列置放於耦接至TSV 112的較薄內連線導線之間以分佈較大電流。然而，此類通孔陣列消耗較大佔據面積，其可不利地影響內連線佈線。過大通孔111v_o能夠以相對較低的電流密度(例如，低於標準通孔的電流 密度)攜載較大電流，同時消耗相對較小的佔據面積(例如，小於將提供相同電流密度的通孔陣列的佔據面積)，從而提供良好電氣效能(例如，相對較低的電阻及/或電遷移)而不實質上損害多個內連線層106的佈線。

圖2示出具有過大通孔的多維積體晶片結構200的一些實施例的橫截面圖。

多維積體晶片結構200包括彼此堆疊的多個積體晶片(IC)層級202a至積體晶片層級202b。在一些實施例中，多個IC層級202a至IC層級202b可分別包括IC晶粒(自晶圓單體化)、包括多個IC晶粒的晶圓或類似者。在一些實施例中，多個IC層級202a至IC層級202b可包括第一IC層級202a及第二IC層級202b。在一些實施例中，第一IC層級202a可包括安置於第一基底102a上的第一介電結構104a內的多個第一內連線層106a。在一些實施例中，第二IC層級202b可包括安置於第二基底102b上的第二介電結構104b內的多個第二內連線層106b。在各種實施例中，第一基底102a及第二基底102b可為任何類型的半導體本體(例如，矽、SiGe、SOI等)以及與其相關聯的任何其他類型的半導體、磊晶、介電或金屬層。在一些實施例中，多個第一內連線層106a及多個第二內連線層106b可包括諸如銅、鋁、鎢或類似物的金屬。

藉助於接合結構204將第一IC層級202a耦接至第二IC層級202b。在一些實施例中，接合結構204可包括具有接合介面203的混合接合結構，所述混合接合結構包括多個金屬接合區206及多個介電接合區208。在一些實施例中，可將多個金屬接合區206 中的一或多者耦接至第一介電結構104a及第二介電結構104b內的內連線，將所述內連線耦接至第一基底102a及/或第二基底102b內的裝置。在一些額外實施例中，可將多個金屬接合區206中的一或多者耦接於第一介電結構104a內的第一虛設內連線106d₁與第二介電結構104b內的第二虛設內連線106d₂之間。第一虛設內連線106d₁及第二虛設內連線106d₂並未電耦接至積體晶片結構200內的裝置(例如，電晶體裝置)。在其他實施例(未繪示)中，接合結構204可包括具有沿接合介面203的整體延伸的一或多種介電材料的介電接合結構。

多個第二內連線層106b包括第一內連線導線層108a及第一通孔層110a。第一內連線導線層108a垂直地位於第二基底102b與第一通孔層110a之間。第一內連線導線層108a具有第一內連線導線109w₁及第二內連線導線109w₂。第一通孔層110a具有實體地接觸第一內連線導線109w₁的標準通孔111v_s及實體地接觸第二內連線導線109w₂的過大通孔111v_o。過大通孔111v_o具有比標準通孔111v_s大的寬度。在一些實施例中，標準通孔111v_s及過大通孔111v_o可為相同材料(例如，銅、鋁、鎢或類似物)。

TSV 112延伸穿過第二基底102b以接觸第二內連線導線109w₂。在一些實施例中，TSV 112可延伸至第二內連線導線109_w2中，使得第二內連線導線109_w2的多個側壁橫向包圍TSV 112的一部分。在一些額外實施例中，TSV 112可延伸穿過第二內連線導線109_w2以進一步接觸過大通孔111v_o。在一些實施例中，TSV 112進一步接觸接合襯墊結構114，所述接合襯墊結構114沿第二基底102b的背側安置且由鈍化結構116包圍。在一些實施例中，接合 襯墊結構114包括一或多個重佈線層(redistribution layers；RDL)。舉例而言，在一些實施例中，接合襯墊結構114可包括RDL通孔210及RDL線212。

在一些實施例中，鈍化結構116可包括在接合襯墊結構114下方的一或多個下部鈍化層214至下部鈍化層216及在接合襯墊結構114上方的一或多個上部鈍化層218至上部鈍化層220。在一些實施例中，一或多個下部鈍化層214至下部鈍化層216可包括安置於第二基底102b上的第一下部鈍化層214及安置於第一下部鈍化層214上的第二下部鈍化層216。在一些實施例中，一或多個上部鈍化層218至上部鈍化層220可包括安置於第二下部鈍化層216上的第一上部鈍化層218及安置於第一上部鈍化層218上的第二上部鈍化層220。在一些實施例中，第一下部鈍化層214及第二上部鈍化層220可包括氮化物(例如，氮化矽)、碳化物(例如，碳化矽)或類似者。在一些實施例中，第二下部鈍化層216及第一上部鈍化層218可包括矽玻璃(silicate glass；USG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)或類似者。

一或多個上部鈍化層218至上部鈍化層220具有將開口限定於接合襯墊結構114正上方的多個側壁。導電接合結構118安置於開口內及接合襯墊結構114上。在一些實施例中，導電接合結構118可包括安置於接合襯墊結構114上的凸塊下金屬(under bump metallurgy；UBM)118a及安置於UBM 118a上的導電凸塊118b(例如，焊料凸塊)。UBM 118a包含擴散障壁層及晶種層。在一些實施例中，擴散障壁層亦可充當黏著層(或黏膠層)。擴散障壁層可包括鉭、氮化鉭、鈦、氮化鈦或其組合。晶種層包括經配 置以使得能夠沈積金屬柱、焊料凸塊或類似者的材料。在其他實施例(未繪示)中，導電接合結構118可包括安置於接合襯墊結構114上的UBM 118a及安置於UBM 118a上的導電柱(例如，銅柱、銅微型柱或類似物)。

圖3示出具有經配置以充當TSV的停止層的過大通孔的積體晶片300的一些替代實施例的橫截面圖。

積體晶片300包括第一IC層級202a及第二IC層級202b。藉助於接合結構204將第一IC層級202a耦接至第二IC層級202b。第二IC層級202b包括安置於第二基底102b上的多個第二內連線層106b。多個第二內連線層106b包含第一內連線導線層108a及第一通孔層110a。第一通孔層110a垂直地位於第二基底102b與第一內連線導線層108a之間。第一內連線導線層108a具有第一內連線導線109w₁及第二內連線導線109w₂。第一通孔層110a具有接觸第一內連線導線109w₁的標準通孔111v_s及接觸第二內連線導線109w₂的過大通孔111v_o。

在一些實施例中，標準通孔111v_s及過大通孔111v_o可接觸第二基底102b。在一些此類實施例中，標準通孔111v_s及過大通孔111v_o可包括與第一內連線導線109w₁及第二內連線導線109w₂不同的材料。舉例而言，標準通孔111v_s及過大通孔111v_o可包括鎢，而第一內連線導線109w₁及第二內連線導線109w₂可包括銅。在其他實施例(未繪示)中，可藉由一或多個層(例如，一或多個中段製程(middle-end-of-the-line；MEOL)層)將標準通孔111v_s及過大通孔111v_o與第二基底102b間隔開。在一些此類實施例中，標準通孔111v_s及過大通孔111v_o可包括與第一內連線導線109w₁ 及第二內連線導線109w₂相同的材料(例如，銅)。

TSV 112延伸穿過第二基底102b以接觸過大通孔111v_o。在一些實施例中，TSV 112可延伸至過大通孔111v_o中，使得過大通孔111v_o的多個側壁橫向包圍TSV 112的一部分。在一些額外實施例中，TSV 112可延伸穿過過大通孔111v_o以進一步接觸第二內連線導線109_w2。

在一些實施例中，包括多個通孔的通孔陣列302可接觸第二內連線導線的與過大通孔111v_o相對的一側。通孔陣列302能夠攜載相對較大的電流而不在通孔陣列302的單獨通孔內產生高電流密度，所述高電流密度可能不利於可靠性或產生高電阻。在一些實施例中，通孔陣列302可具有大於或等於過大通孔111v_o的寬度。在一些實施例中，相比於直接著陸於第二內連線導線109w₂上的TSV，過大通孔111v_o可將TSV 112與第二內連線導線109w₂之間量測的電阻減小至多大約25%。在其他實施例(未繪示)中，第二過大通孔可接觸第二內連線導線109w₂的與過大通孔111v_o相對的一側。

圖4A至圖4B示出具有經配置以充當TSV的停止層的過大通孔的積體晶片結構的一些額外實施例。

如圖4A的橫截面圖400中所繪示，積體晶片結構包括配置於基底102的第一側(例如，前側)上的介電結構104。在一些實施例中，電晶體裝置402安置於基底102內。電晶體裝置402包括安置於源極區406a與汲極區406b之間的閘極結構404。在一些實施例中，閘極結構404可包括藉助於介電材料(例如，二氧化矽、氮化矽或類似物)與基底102間隔開的多晶矽閘極電極。在一 些實施例中，側壁間隔物408可沿閘極結構404的相對側安置。在一些實施例中，隔離結構410可安置於電晶體裝置402的相對側上的基底102內。在一些實施例中，隔離結構410可包括淺溝渠隔離(shallow trench isolation；STI)結構。

介電結構104包括彼此堆疊的多個層間介電(inter-level dielectric；ILD)層414a至層間介電層414b。在一些實施例中，多個ILD層414a至ILD層414b中的一或多者可包括超低介電常數(ultra low-k；ULK)介電材料或極低介電常數(extreme low-k；ELK)介電材料。ULK介電材料及ELK介電材料具有比介電結構104內的低介電常數介電材料低的機械強度(例如，更多孔)。在一些實施例中，可藉助於接觸蝕刻停止層(contact etch stop layer；CESL)412將介電結構104與基底102間隔開。在一些實施例中，CESL 412延伸至閘極結構404的上表面上方。在一些實施例中，多個ILD層414a至ILD層414b可藉由蝕刻停止層416a至蝕刻停止層416b彼此間隔開。

標準通孔111v_s及過大通孔111v_o安置於第一ILD層414a內。第一內連線導線109w₁及第二內連線導線109w₂安置於第一ILD層414a上的第二ILD層414b內。標準通孔111v_s接觸第一內連線導線109w₁，且過大通孔111v_o接觸第二內連線導線109w₂。過大通孔111v_o具有比標準通孔111v_s大的尺寸。

TSV 112延伸穿過基底102且在過大通孔111v_o與沿基底102的背側安置的接合襯墊結構114之間延伸。在一些實施例中，TSV 112可包括基底背側穿孔(back-side through-substrate via，BTSV)。在此類實施例中，TSV 112可具有錐形側壁，使得TSV 112沿基底102的第二側(例如，背側)的寬度大於沿基底102的第一側的寬度。在一些實施例中，TSV 112可具有頂面，所述頂面具有寬度418。在一些實施例中，寬度418可在大約500微米與大約900微米之間、在大約600微米與大約800微米之間、約等於大約700微米或其他類似值。

TSV 112沿介面接觸過大通孔111v_o，所述介面藉由過大通孔111v_o與介電結構104間隔開。已瞭解，當TSV 112沿包括ULK材料或ELK材料的介面接觸過大通孔111v_o時，用於形成TSV 112的蝕刻劑可橫向過蝕刻ULK材料或ELK材料，從而引起可靠性問題(例如，TDDB)。然而，藉由將TSV 112與介電結構104間隔開，可減輕對介電結構104內的ULK材料及/或ELK材料的損壞(例如，橫向過蝕刻)且可提高積體晶片結構的可靠性。在一些實施例中，TSV 112可延伸穿過多個隔離結構410中的一或多者。在此類實施例中，當蝕刻劑用於蝕刻穿過基底102時，蝕刻劑將在由隔離結構410橫向包圍的位置處接觸過大通孔111v_o。

如圖4B的俯視圖420中所繪示，過大通孔111v_o及第二內連線導線109w₂橫向延伸超過TSV 112的相對側壁。在一些實施例中，第二內連線導線109w₂亦可橫向延伸超過過大通孔111v_o的相對側壁。在一些實施例中，過大通孔111v_o沿第一方向且沿垂直於第一方向的第二方向在過大通孔111v_o的多個最外部側壁之間以無開口的情況下連續地延伸。

在一些實施例中，過大通孔111v_o可具有在大約0.5微米與大約2微米之間、大約0.8微米與大約1.0微米之間或其他類似值的範圍內的長度422及寬度424。在一些實施例中，過大通孔 111v_o可延伸超過TSV 112的邊緣達距離426，所述距離426在大約0微米與大約100微米之間、大約60微米與大約90微米之間或類似值的範圍內。

在一些實施例中，過大通孔111v_o的長度422及寬度424可在大於標準通孔111v_s的長度428及寬度430的大約400%與大約5,000%之間。在其他實施例中，過大通孔111v_o的長度422及寬度424可在大於標準通孔111v_s的長度428及寬度430的大約2,000%與大約5,000%之間。在一些實施例中，標準通孔111v_s的長度428及寬度430可在大約0.01微米(μm)與大約0.5微米之間、大約0.01微米與大約0.05微米之間或其他類似值的範圍內。

過大通孔111v_o的相對較大的尺寸相較於標準通孔111vs或標準通孔陣列而提供改良的電氣及設計特徵。舉例而言，過大通孔111v_o能夠與標準通孔陣列攜載相同電流，同時消耗較小區域(例如，具有大約3.22微米的共同長度及寬度的16個標準通孔陣列可能能夠共同攜載大約48毫安的電流，而具有大約1.6微米的長度及寬度的過大通孔111v_o可能能夠以相同電流密度攜載大約48毫安的電流)。在一些實施例中，過大通孔111v_o可與標準通孔陣列攜載相同電流，而消耗約等於25%的陣列的區域。替代地，過大通孔111v_o可攜載比具有相同區域的標準通孔陣列大的電流(例如，具有大約3.22微米的共同長度及寬度的16個標準通孔陣列可能能夠共同攜載大約48毫安的電流，而具有大約3.22微米的長度及寬度的過大通孔111v_o可能能夠以相同電流密度攜載190毫安的電流)。在一些實施例中，在相同電流密度下，過大通孔111v_o可攜載的電流超過標準通孔陣列的電流的4倍。

圖5示出具有經配置以充當TSV的停止層的過大通孔的積體晶片結構500的一些額外實施例的橫截面圖。

積體晶片結構500包括沿基底102的前側安置的電晶體裝置502。電晶體裝置502包括安置於源極區406a與汲極區406b之間的閘極結構504。閘極結構504可包括藉由高介電常數介電材料與基底102間隔開的金屬閘極電極。在一些實施例中，金屬閘極電極可包括鋁、鎢或類似物。在一些實施例中，高介電常數介電材料可包括氧化鉿、氧化鋁或類似物。在一些實施例中，側壁間隔物506可沿閘極結構504的相對側安置。

接觸蝕刻停止層(CESL)508安置於基底102上方且沿閘極結構504的側壁安置。CESL 508並不在閘極結構504的頂部上方延伸。閘極結構504由第一ILD層414a橫向包圍。第一蝕刻停止層416a安置於第一ILD層414a上，且第二ILD層414b安置於第一蝕刻停止層416a上。藉助於第二蝕刻停止層416b將第三ILD層414c與第二ILD層414b間隔開。標準通孔111v_s及過大通孔111v_o安置於第三ILD層414c內。標準通孔111v_s具有比過大通孔111v_o小的尺寸。在一些實施例中，過大通孔111v_o可具有在大約400埃(Å)與大約700埃之間、大約500埃與大約600埃之間、大約550埃或其他類似值的範圍內的厚度514。在一些實施例中，一或多個中段製程(MEOL)內連線510至中段製程內連線512垂直地安置於過大通孔111v_o與基底102之間。

第一內連線導線109w₁及第二內連線導線109w₂亦安置於第三ILD層414c內。第一內連線導線109w₁接觸標準通孔111v_s，且第二內連線導線109w₂接觸過大通孔111v_o。在一些實施例中， 第二內連線導線109w₂可具有在大約500埃與大約800埃之間、大約600埃與大約700埃之間、大約650埃或其他類似值的範圍內的厚度516。

TSV 112延伸穿過基底102、CESL 508、第一ILD層414a、第一蝕刻停止層416a以及第二ILD層414b。由於TSV 112延伸穿過第一ILD層414a及第二ILD層414b，因此TSV 112垂直地延伸超過一或多個MEOL內連線510至MEOL內連線512。在一些實施例中，過大通孔111v_o及第二內連線導線109w₂可共同具有大於或等於大約1,000埃、大約1,200埃、大約1,500埃或類似值的厚度。此類共同厚度提供對於過蝕刻的充分耐受性以防止用於形成TSV 112的蝕刻劑蝕刻穿過過大通孔111vo及第二內連線導線109w₂。

在各種實施例中，第二ILD層414b可具有第一機械強度，且第三ILD層414c可具有小於第一機械強度的第二機械強度(例如，第三ILD層414c可比第二ILD層414b更多孔)。舉例而言，在一些實施例中，第二ILD層414b可包括低介電常數介電材料(例如，具有約3.0的介電常數的介電質，諸如未摻雜矽玻璃(undoped silicate glass；USG)、氟矽酸鹽玻璃、有機矽酸鹽玻璃或類似物)，且第三ILD層414c可包括ULK材料或ELK材料(例如，具有約2.5或小於2.5的介電常數的介電質，諸如SiCOH、pSiCOH或類似物)。

TSV 112沿與第三ILD層414c間隔開的介面接觸過大通孔111v_o。由於TSV 112沿與第三ILD層414c間隔開的介面接觸過大通孔111v_o，因此過大通孔111v_o防止用於形成TSV 112的蝕 刻劑接觸第三ILD層414c。相反，用於形成TSV 112的蝕刻劑接觸具有比第三ILD層414c大的機械強度的第二ILD層414b。更大機械強度提供對沿橫向方向的過蝕刻的更大耐受性。藉由沿橫向方向減輕過蝕刻，減輕對介電結構104的損壞且提高可靠性。

圖6示出具有經配置以充當TSV的停止層的過大通孔的積體晶片結構600的一些額外實施例的橫截面圖。

積體晶片結構600包括第一IC層級202a及第二IC層級202b。第一IC層級202a包括安置於第一基底102a上且包圍多個第一內連線層106a的第一介電結構104a。第二IC層級202b包括安置於第二基底102b上且包圍多個第二內連線層106b的第二介電結構104b。在一些實施例中，感測器元件(未繪示)可安置於第二基底102b內。感測器元件經配置以回應於入射輻射(例如，光)而產生電訊號。在一些實施例中，感測器元件包含光偵測器，諸如光電二極體。

以面對背(face-to-back)接合配置將第一IC層級202a接合至第二IC層級202b。在面對背接合配置中，第一基底102a垂直地位於第一介電結構104a與第二介電結構104b之間。在一些實施例中，藉助於安置在第一基底102a的背側與第二介電結構104b之間的接合結構601將第一IC層級202a接合至第二IC層級202b。在一些實施例中，接合結構601包括沿第一基底102a的背側安置的第一介電接合層604a及沿第二介電結構104b安置的第二介電接合層604b。多個導電佈線層602a至導電佈線層602b(例如，RDL層)及一或多個導電虛設接合結構606安置於第一介電接合層604a內。第一介電接合層604a接合至第二介電接合層 604b，多個導電佈線層602a至導電佈線層602b耦接至頂部內連線層108t，且多個導電虛設接合結構606沿混合接合介面接合至虛設內連線108d。

第一TSV 112a延伸穿過第一基底102a以將多個第一內連線層106a耦接至多個第二內連線層106b。第一TSV 112a接觸第一過大通孔111v_o1，所述第一過大通孔111v_o1安置於第一基底102a上的第一介電結構104a內。在一些實施例中，第一TSV 112a可延伸穿過第一過大通孔111v_o1以進一步接觸第一介電結構104a內的第一內連線導線109w₁。

第二TSV 112b延伸穿過第二基底102b以將多個第二內連線層106b耦接至沿第二基底102b的背側安置的接合襯墊結構114。第二TSV 112b接觸第二內連線導線109w₂，所述第二內連線導線109w₂安置於第二基底102b上的第二介電結構104b內。在一些實施例中，第二TSV 112b可延伸穿過第二內連線導線109w₂以進一步接觸第二介電結構104b內的第二過大通孔111v_o2。

圖7示出具有經配置以充當TSV的停止層的過大通孔的積體晶片結構700的一些額外實施例的橫截面圖。

積體晶片結構700包括以面對背接合配置接合至第二IC層級202b的第一IC層級202a。第一TSV 112a延伸穿過第一基底102a以將第一介電結構104a內的多個第一內連線層106a耦接至第二介電結構104b內的多個第二內連線層106b。第一TSV 112a接觸第一內連線導線109w₁，所述第一內連線導線109w₁實體地接觸第一介電結構104a內的第一過大通孔111v_o1。

第二TSV 112b延伸穿過第二基底102b以將多個第二內 連線層106b耦接至沿第二基底102b的背側安置的接合襯墊結構114。第二TSV 112b接觸第二內連線導線109w₂，所述第二內連線導線109w₂實體地接觸安置於第二介電結構104b內的第二過大通孔111v_o2。

圖8示出具有經配置以充當TSV的停止層的過大通孔的積體晶片結構800的一些額外實施例的橫截面圖。

積體晶片結構800包括介電結構104，所述介電結構104沿基底102的第一側103a安置且包圍內連線導線層108及通孔層110。內連線導線層108包括第一內連線導線109w₁及第二內連線導線109w₂。通孔層110包括接觸第一內連線導線109w₁的標準通孔111v_s及接觸第二內連線導線109w₂的過大通孔111v_o。

TSV 112沿與基底102的第一側103a相對的基底102的第二側103b延伸穿過過大通孔111v_o與接合襯墊結構114之間的基底102。在一些實施例中，TSV 112具有接近於基底102的第一側103a的第一端112e₁及接近於基底102的第二側103b的第二端112e₂。TSV 112的第一端112e₁具有第一寬度，且TSV 112的第二端112e₂具有大於第一寬度的第二寬度。在一些實施例中，TSV 112的第一端112e₁具有圓形表面，所述圓形表面接觸過大通孔111v_o及/或第二內連線導線109w₂。在一些實施例中，TSV 112可延伸穿過過大通孔111v_o到達第二內連線導線109w₂內。

在一些實施例中，藉由襯裡802將TSV 112與基底102橫向間隔開。在一些實施例中，襯裡802可包括介電材料，諸如氧化物(例如，二氧化矽)、氮化物(例如，氮化矽)或類似物。

圖9示出具有經配置以充當TSV的停止層的過大通孔的 積體晶片結構900的一些額外實施例的橫截面圖。

積體晶片結構900包括沿基底102的第一側安置的介電結構104。介電結構104具有藉由蝕刻停止層416a至蝕刻停止層416b間隔開的多個ILD層414a至ILD層414c。在一些實施例中，標準通孔111v_s、過大通孔111v_o、第一內連線導線109w₁以及第二內連線導線109w₂可由第三ILD層414c包圍。在一些實施例中，過大通孔111v_o可自第三ILD層414c內延伸穿過第二蝕刻停止層416b且延伸至第二ILD層414b內。在此類實施例中，過大通孔111v_o可以非零距離902延伸超過標準通孔111v_s的底部，使得過大通孔111v_o具有沿與下伏內連線904(例如，MEOL內連線)相交的水平線安置的表面。在一些此類實施例中，面向基底102的過大通孔111v_o的表面並不接觸內連線。

TSV 112延伸穿過基底102。在一些實施例中，TSV 112可包括將TSV 112的金屬芯906與襯裡802間隔開的擴散障壁層908。在一些實施例中，金屬芯906可包括銅、鎢、鋁或類似物。在一些實施例中，擴散障壁層908可包括氮化鉭、氮化鈦或類似物。

在一些實施例中，襯裡802可自基底102向外延伸並穿過介電結構104的多個ILD層414a至ILD層414b及/或蝕刻停止層416a至蝕刻停止層416b中的一或多者。舉例而言，在一些實施例中，襯裡802可延伸穿過第一ILD層414a及第一蝕刻停止層416a到達位於第二ILD層414b內的一端。在一些實施例中，藉助於介電結構104將襯裡802與過大通孔111v_o間隔開。

圖10示出具有經配置以充當TSV的停止層的過大通孔 的積體晶片結構1000的一些額外實施例的橫截面圖。

積體晶片結構1000包括藉由基板102上的介電結構104與標準通孔111v_s橫向間隔開的過大通孔111v_o。標準通孔111v_s垂直地位於第一內連線導線109w₁與第一上覆內連線導線1002w₁之間。過大通孔111v_o垂直地位於第二內連線導線109w₂與第二上覆內連線導線1002w₂之間。在一些實施例中，藉由一或多個額外內連線層(例如，一或多個MEOL內連線層)將第一內連線導線109w₁及第二內連線導線109w₂與基底102間隔開。標準通孔111v_s及過大通孔111v_o具有實質上類似的高度。TSV 112垂直地延伸穿過第二內連線導線109w₂並延伸至過大通孔111v_o及/或第二上覆內連線導線1002w₂中。

圖11至圖21示出形成具有經配置以充當TSV的停止層的過大通孔的積體晶片結構的方法的一些實施例的橫截面圖1100至橫截面圖2100。儘管關於方法描述了圖11至圖21，但應瞭解，圖11至圖21中所揭露的結構不限於此方法，而反而可單獨作為獨立於所述方法的結構。

如圖11的橫截面圖1100中所繪示，形成第一積體晶片(IC)層級202a。在一些實施例中，可藉由在形成於第一基底102a上方的第一介電結構104a內形成多個第一內連線層106a來形成第一IC層級202a。在一些實施例中，第一介電結構104a可包括彼此堆疊的多個ILD層。在一些實施例中，多個第一內連線層106a可包括導電接點、內連線導線以及內連線通孔。在一些實施例中，可藉由鑲嵌製程形成多個第一內連線層106a。在此類實施例中，多個第一內連線層106a可藉由以下操作形成：形成多個ILD層中 的一者；選擇性地蝕刻ILD層以將介層窗孔及/或溝渠限定於ILD層內；在介層窗孔及/或溝渠內形成導電材料(例如，銅、鋁等)以填充開口；以及執行平坦化製程(例如，化學機械平坦化製程)。在一些實施例(未繪示)中，可在形成第一介電結構104a之前在第一基底102a內形成一或多個電晶體裝置。

如圖12的橫截面圖1200中所繪示，包括第一內連線導線109w₁及第二內連線導線109w₂的第一內連線導線層形成於第二基底102b上的第一ILD層414a內。在一些實施例中，藉由一或多個ILD層(未繪示)將第一ILD層414a與第二基底102b間隔開。在一些實施例中，可藉助於鑲嵌製程形成第一內連線導線層108a。在此類實施例中，第一ILD層414a形成於第二基底102b上方。選擇性地蝕刻第一ILD層414a以形成內連線溝渠，隨後用導電材料(例如，鎢、銅及/或鋁)填充所述內連線溝渠。隨後執行平坦化製程(例如，CMP製程)以自第一ILD層414a上方移除過量導電材料以限定第一內連線導線109w₁及第二內連線導線109w₂。在一些實施例(未繪示)中，可在形成第一ILD層414a之前在第二基底102b內形成一或多個電晶體裝置。

如圖13A及圖13B的橫截面圖1300及橫截面圖1306中所繪示，形成包括標準通孔111v_s及過大通孔111v_o的通孔層。標準通孔111v_s形成於第一內連線導線109w₁上方，且過大通孔111v_o形成於第二內連線導線109w₂上方。在一些實施例中，可藉助於鑲嵌製程形成標準通孔111v_s及過大通孔111v_o。在一些此類實施例中，如圖13A的橫截面圖1300中所繪示，在第一ILD層414a上形成第二ILD層414b。第二ILD層414b隨後經圖案化以限定 標準介層窗孔1302及過大介層窗孔1304。過大介層窗孔1304具有比標準介層窗孔1302大的寬度。在一些實施例中，可使用單一微影製程(例如，使用單一光罩)形成標準介層窗孔1302及過大介層窗孔1304。隨後用導電材料(例如，鎢、銅、鋁及/或類似物)填充標準介層窗孔1302及過大介層窗孔1304。

在一些實施例中，如圖13B的橫截面圖1306中所繪示，隨後執行化學機械平坦化(chemical mechanical planarization；CMP)製程以自第二ILD層414b上方移除過量導電材料且限定標準通孔111v_s及過大通孔111v_o。在一些實施例中，CMP製程可在過大通孔111v_o上產生比在標準通孔111v_s上略微更多的凹陷。然而，已瞭解，過大通孔111v_o的凹陷較小，以便防止直接上覆過大通孔111v_o的內連線導線內的短路或明顯洩漏。

如圖14的橫截面圖1400中所繪示，在標準通孔111v_s及過大通孔111v_o上形成一或多個額外內連線層1402以將多個第二內連線層106b限定在第二IC層級202b內。在一些實施例中，一或多個額外內連線層1402可具有比第一內連線導線層及通孔層大的尺寸(例如，寬度及/或高度)。在一些實施例中，可藉助於鑲嵌製程形成一或多個額外內連線層1402。

如圖15的橫截面圖1500中所繪示，藉助於接合結構204將第一IC層級202a接合至第二IC層級202b。在一些實施例中，可藉助於混合接合製程將第一IC層級202a接合至第二IC層級202b。在此類實施例中，可在第一IC層級202a上形成第一接合層204a，且可在第二IC層級202b上形成第二接合層204b。第一接合層204a及第二接合層204b分別包括金屬接合區206及介電 接合區208。使第一接合層204a與第二接合層204b接觸，以使得將第一接合層204a及第二接合層204b的多個金屬接合區206與多個介電接合區208對準。隨後升高第一接合層204a及第二接合層204b的溫度以形成接合結構204。在替代實施例中，直接接合(direct bonding)製程、共晶接合(eutectic bonding)製程或類似製程可用於將第一IC層級202a接合至第二IC層級202b。

如圖16的橫截面圖1600中所繪示，薄化第二基底102b以將第二基底102b的厚度自第一厚度t₁減小至第二厚度t₂。在各種實施例中，可藉由沿線1602蝕刻及/或機械研磨第二基底102b的背側來薄化第二基底102b。在一些實施例中，可藉由第一研磨製程、後續第二研磨製程以及化學機械研磨(chemical mechanical polishing；CMP)製程來薄化第二基底102b。

如圖17A至圖17B的橫截面圖1700及橫截面圖1708中所繪示，選擇性地蝕刻第二基底102b的背側以限定延伸穿過第二基底102b到達第二內連線導線109w₂的基底穿孔(TSV)開口1714。由第二基底102b的側壁限定TSV開口1714。亦可由第二介電結構104b的側壁限定TSV開口1714。

在一些實施例中，可使用兩種單獨蝕刻製程形成TSV開口1714。舉例而言，如圖17A的橫截面圖1700中所繪示，第一蝕刻製程根據第二掩蔽層1706使第二基底102b的背側暴露於第二蝕刻劑1704以限定中間TSV開口1702。中間TSV開口1702延伸穿過第二基底102b到達與第二內連線導線109w₂間隔開的第二介電結構104b的表面。沿中間TSV開口1702的內表面形成襯裡802。在各種實施例中，可藉助於沈積製程(例如，CVD、PE- CVD、ALD或類似製程)形成襯裡。如圖17B的橫截面圖1708中所繪示，第二蝕刻製程根據第三掩蔽層1712使襯裡802及第二介電結構104b暴露於第三蝕刻劑1710以限定暴露第二內連線導線109w₂的TSV開口1714。在一些實施例中，第二蝕刻劑1704及/或第三蝕刻劑1710可包括具有蝕刻化學物質的乾式蝕刻劑，所述蝕刻化學物質包括氟、氯或類似物。在一些實施例中，第二掩蔽層1706及第三掩蔽層1712可包括感光性材料(例如，光阻)、硬罩幕或類似物。

如圖18的橫截面圖1800中所繪示，TSV 112形成於TSV開口1714內。在一些實施例中，可藉由在TSV開口1714內形成一或多種導電材料來形成TSV 112。在一些實施例中，襯裡802可將一或多種導電材料與第二基底102b間隔開。在各種實施例中，可藉助於沈積製程(例如，CVD、PE-CVD、ALD或類似製程)、鍍覆製程(例如，電鍍、無電鍍覆等)或類似製程形成一或多種導電材料。在各種實施例中，一或多種導電材料可包括鎢、銅、鋁或類似物。在一些實施例中，可在TSV開口1714內形成一或多種導電材料之後執行平坦化製程(例如，CMP製程)以自第二基底102b的背側移除過量的一或多種導電材料。

如圖19的橫截面圖1900中所繪示，在TSV 112上形成接合襯墊結構114。在一些實施例中，接合襯墊結構114可包括形成於TSV 112上的一或多個重佈線層(RDL)。在一些實施例中，可在形成接合襯墊結構114之前在第二基底102b的背側上形成一或多個下部鈍化層214至下部鈍化層216。在一些實施例中，可藉助於沈積製程(例如，CVD、PE-CVD、ALD或類似製程)形成一 或多個下部鈍化層214至下部鈍化層216。在此類實施例中，一或多個下部鈍化層214至下部鈍化層216可經圖案化以限定暴露TSV 112的第一開口1902。隨後在第一開口1902內且在一或多個下部鈍化層214至下部鈍化層216上方形成導電材料。導電材料可隨後經圖案化以限定接合襯墊結構114。在一些實施例中，導電材料可包括鋁、鎢或類似物。在各種實施例中，可藉助於沈積製程、鍍覆製程或類似製程形成一或多種導電材料。

如圖20的橫截面圖2000中所繪示，在接合襯墊結構114上方形成一或多個上部鈍化層218至上部鈍化層220。一或多個上部鈍化層218至上部鈍化層220可包括第一上部鈍化層218及第二上部鈍化層220。在一些實施例中，可藉助於沈積製程(例如，CVD、PE-CVD、ALD或類似製程)形成一或多個上部鈍化層218至上部鈍化層220。

一或多個上部鈍化層218至上部鈍化層220經選擇性地圖案化以形成延伸穿過一或多個上部鈍化層218至上部鈍化層220的第二開口2002。在一些實施例中，第二開口2002暴露接合襯墊結構114的上表面。在一些實施例中，可根據第四掩蔽層2006藉由使一或多個上部鈍化層218至上部鈍化層220暴露於第四蝕刻劑2004來選擇性地圖案化一或多個上部鈍化層218至上部鈍化層220。在一些實施例中，第四蝕刻劑2004可包括具有蝕刻化學物質的乾式蝕刻劑，所述蝕刻化學物質包括氟、氯或類似物。在一些實施例中，第四掩蔽層2006可包括感光性材料(例如，光阻)、硬罩幕或類似物。

如圖21的橫截面圖2100中所繪示，在由一或多個上部 鈍化層218至上部鈍化層220限定的第二開口2002內形成導電接合結構118。在一些實施例中，導電接合結構118可包括形成於接合襯墊結構114上的UBM 118a及形成於UBM 118a上的導電凸塊118b(例如，焊料凸塊)。

圖22示出形成具有經配置以充當TSV的停止層的過大通孔的積體晶片結構的方法2200的一些實施例的流程圖。

雖然在本文中將本文所揭示的方法(例如，方法2200及方法3400)示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解釋此類動作或事件的所示出次序。舉例而言，除了本文中所示出及/或所描述的動作或事件以外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，可能並不需要所有所示出動作來實施本文中的描述的一或多個態樣或實施例。另外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。

在動作2202處，形成第一積體晶片(IC)層級以在第一基底上的第一介電結構內具有多個第一內連線層。圖11示出對應於動作2202的一些實施例的橫截面圖1100。

在動作2204處，在第二基底上的第一ILD層內形成包括第一內連線導線及第二內連線導線的第一內連線導線層。圖12示出對應於動作2204的一些實施例的橫截面圖1200。

在動作2206處，在第二ILD層內及第一內連線導線正上方形成標準通孔。圖13A至圖13B示出對應於動作2206的一些實施例的橫截面圖1300及橫截面圖1306。

在動作2208處，在第二ILD層內及第二內連線導線正上 方形成過大通孔。圖13A至圖13B示出對應於動作2208的一些實施例的橫截面圖1300及橫截面圖1306。

在動作2210處，在標準通孔及過大通孔上方的額外ILD層內形成一或多個額外內連線層以限定第二IC層級。圖14示出對應於動作2210的一些實施例的橫截面圖1400。

在動作2212處，藉助於接合結構將第一IC層級接合至第二IC層級。圖15示出對應於動作2212的一些實施例的橫截面圖1500。

在動作2214處，減小第二基底的厚度。圖16示出對應於動作2214的一些實施例的橫截面圖1600。

在動作2216處，選擇性地蝕刻第二基底的背側以限定延伸至第二內連線導線的TSV開口。圖17A與圖17B示出對應於動作2216的一些實施例的橫截面圖1700。

在動作2218處，在TSV開口內形成TSV。圖18示出對應於動作2218的一些實施例的橫截面圖1800。

在動作2220處，在TSV上形成接合襯墊結構。圖19示出對應於動作2220的一些實施例的橫截面圖1900。

在動作2222處，在接合襯墊結構上形成一或多個上部鈍化層。圖20示出對應於動作2222的一些實施例的橫截面圖2000。

在動作2224處，在接合襯墊結構上且在延伸穿過一或多個上部鈍化層的開口內形成導電接合結構。圖21示出對應於動作2224的一些實施例的橫截面圖2100。

圖23至圖33示出形成具有經配置以充當TSV的停止層的過大通孔的積體晶片結構的方法的一些替代實施例的橫截面圖 2300至橫截面圖3300。儘管關於方法描述了圖23至圖33，但應瞭解，圖23至圖33中所揭露的結構不限於此方法，而反而可單獨作為獨立於所述方法的結構。

如圖23的橫截面圖2300中所繪示，形成第一積體晶片(IC)層級202a。第一IC層級202a包括安置於第一基底102a上的第一介電結構104a內的多個第一內連線層106a。在一些實施例中，可如上文關於圖11的橫截面圖1100所描述一般形成第一IC層級202a。

如圖24A至圖24B的橫截面圖2400及橫截面圖2402中所繪示，在第一ILD層414a內形成具有標準通孔111v_s及過大通孔111v_o的通孔層。在一些實施例中，可使用鑲嵌製程形成標準通孔111v_s及過大通孔111v_o舉例而言，如圖24A的橫截面圖2400中所繪示，可在第二基底102b上形成第一ILD層414a。第一ILD層414a隨後經圖案化以限定標準介層窗孔1302及過大介層窗孔1304。過大介層窗孔1304具有比標準介層窗孔1302大的寬度。如圖24B的橫截面圖2400中所繪示，標準通孔111v_s形成於標準介層窗孔1302內，且過大通孔111v_o形成於過大介層窗孔1304內。

如圖25的橫截面圖2500中所繪示，在第一ILD層414a上方形成包括第一內連線導線109w₁及第二內連線導線109w₂的第一內連線導線層。第一內連線導線109w₁形成於標準通孔111v_s上方，且第二內連線導線109w₂形成於過大通孔111v_o上方。在一些實施例中，可在第一ILD層414a上的第二ILD層414b內形成第一內連線導線109w₁及第二內連線導線109w₂。在其他實施例 (未繪示)中，可在第一ILD層414a內形成第一內連線導線109w₁及第二內連線導線109w₂。

如圖26的橫截面圖2600中所繪示，在第一內連線導線109w₁及第二內連線導線109w₂上形成一或多個額外內連線層1402以限定第二IC層級202b。在一些實施例中，可如上文關於圖14的橫截面圖1400所描述一般形成一或多個額外內連線層1402。

如圖27的橫截面圖2700中所繪示，藉助於接合結構204將第一IC層級202a接合至第二IC層級202b。在各種實施例中，可如上文關於圖15的橫截面圖1500所描述一般將第一IC層級202a接合至第二IC層級202b。

如圖28的橫截面圖2800中所繪示，減小第二基底102b的厚度。在各種實施例中，可如上文關於圖16的橫截面圖1600所描述一般減小第二基底102b的厚度。

如圖29的橫截面圖2900中所繪示，選擇性地蝕刻第二基底102b的背側以限定延伸穿過第二基底102b到達過大通孔111v_o的TSV開口2902。在一些實施例中，可如上文關於圖17A至圖17B的橫截面圖1700及橫截面圖1708所描述一般形成TSV開口2902。

如圖30的橫截面圖3000中所繪示，TSV 112形成於TSV開口2902內。在一些實施例中，可如上文關於圖18的橫截面圖1800所描述一般形成TSV 112。

如圖31的橫截面圖3100中所繪示，在TSV 112上形成接合襯墊結構114。在一些實施例中，可如上文關於圖19的橫截 面圖1900所描述一般形成接合襯墊結構114。

如圖32的橫截面圖3200中所繪示，在接合襯墊結構114上方形成一或多個上部鈍化層218至上部鈍化層220。在一些實施例中，可如上文關於圖20的橫截面圖2000所描述一般形成一或多個上部鈍化層218至上部鈍化層220。

如圖33的橫截面圖3300中所繪示，在由一或多個上部鈍化層218至上部鈍化層220限定的第二開口2002內形成導電接合結構118。在一些實施例中，導電接合結構118可包括形成於接合襯墊結構114上的UBM 118a及形成於UBM 118a上的導電凸塊118b(例如，焊料凸塊)。

圖34示出形成具有經配置以充當TSV的停止層的過大通孔的積體晶片結構的方法3400的一些替代實施例的流程圖。

在動作3402處，形成第一積體晶片(IC)層級以在第一基底上的第一介電結構內具有多個第一內連線層。圖23示出對應於動作3402的一些實施例的橫截面圖2300。

在動作3404處，在形成於第二基底上的第一ILD層內形成標準通孔。圖24A至圖24B示出對應於動作3404的一些實施例的橫截面圖2400至橫截面圖2402。

在動作3406處，在第一ILD層內形成過大通孔。圖24A至圖24B示出對應於動作3406的一些實施例的橫截面圖2400至橫截面圖2402。

在動作3408處，形成第一內連線導線層。第一內連線導線層包括形成於標準通孔上的第一內連線導線及形成於過大通孔上的第二內連線導線。圖25B示出對應於動作3408的一些實施例 的橫截面圖2500。

在動作3410處，在第一內連線導線上方的額外ILD層內形成一或多個額外內連線層以限定第二IC層級。圖26示出對應於動作3410的一些實施例的橫截面圖2600。

在動作3412處，藉助於接合結構將第一IC層級接合至第二IC層級。圖27示出對應於動作3412的一些實施例的橫截面圖2700。

在動作3414處，減小第二基底的厚度。圖28示出對應於動作3414的一些實施例的橫截面圖2800。

在動作3416處，選擇性地蝕刻第二基底的背側以限定延伸至過大通孔的TSV開口。圖29示出對應於動作3416的一些實施例的橫截面圖2900。

在動作3418處，在TSV開口內形成TSV。圖30示出對應於動作3418的一些實施例的橫截面圖3000。

在動作3420處，在TSV上形成接合襯墊結構。圖31示出對應於動作3420的一些實施例的橫截面圖3100。

在動作3422處，在接合襯墊結構上形成一或多個上部鈍化層。圖32示出對應於動作3422的一些實施例的橫截面圖3200。

在動作3424處，在接合襯墊結構上且在一或多個上部鈍化層中的開口內形成導電接合結構。圖33示出對應於動作3424的一些實施例的橫截面圖3300。

因此，在一些實施例中，本揭露是關於一種積體晶片結構，所述積體晶片結構包括經配置以充當基底穿孔(TSV)的停止層的過大通孔。

在一些實施例中，本揭露是關於一種積體晶片結構。積體晶片結構包含：標準通孔，安置於基底的第一側上；過大通孔，安置於基底的第一側上且與標準通孔橫向間隔開，所述過大通孔具有比標準通孔大的寬度；內連線導線，垂直地接觸過大通孔；以及基底穿孔(TSV)，自基底的第二側延伸並穿過基底以實體地接觸過大通孔或內連線導線，所述TSV具有小於過大通孔的寬度的最小寬度。在一些實施例中，過大通孔垂直地位於內連線導線與基底的第一側之間。在一些實施例中，內連線導線垂直地位於過大通孔與基底的第一側之間。在一些實施例中，TSV垂直地延伸穿過內連線導線並延伸至過大通孔中。在一些實施例中，TSV垂直地延伸穿過過大通孔並延伸至內連線導線中。在一些實施例中，積體晶片結構更包含：閘極結構，安置於基底上；第一層間介電(ILD)層，橫向包圍閘極結構；以及第二ILD層，在第一ILD層上，TSV延伸穿過第一ILD層以在藉由過大通孔與第二ILD層間隔開的位置處接觸過大通孔。在一些實施例中，內連線導線及過大通孔共同具有大於或等於大約1,000埃的厚度。在一些實施例中，過大通孔橫向延伸超過TSV的相對側。在一些實施例中，過大通孔具有第一寬度，所述第一寬度大於標準通孔的第二寬度的大約2,000%與大約5,000%之間。在一些實施例中，TSV具有實體地接觸內連線導線或過大通孔的圓形表面。

在其他實施例中，本揭露是關於一種積體晶片結構。積體晶片結構包含：第一積體晶片層級，具有安置於第一基底上的第一介電結構內的多個第一內連線層；第二積體晶片層級，具有安置於第二基底上的第二介電結構內的多個第二內連線層，所述第二多 個內連線層包含：標準通孔，實體地接觸第一內連線導線；及過大通孔，實體地接觸第二內連線導線，所述過大通孔具有比標準通孔大的尺寸；以及基底穿孔(TSV)，延伸穿過第二基底且實體地接觸過大通孔，所述過大通孔橫向包圍TSV的相對側。在一些實施例中，過大通孔具有比TSV的面向第二內連線導線的表面的寬度大的寬度。在一些實施例中，積體晶片結構更包含安置第二基底上的閘極結構，TSV自第二基底的多個側壁之間垂直地延伸超過閘極結構的背對第二基底的表面。在一些實施例中，積體晶片結構更包含安置於第二基底上的一或多個中段製程(MEOL)內連線，TSV自第二基底的多個側壁之間垂直地延伸超過一或多個MEOL內連線。在一些實施例中，積體晶片結構更包含：第一層間介電(ILD)層，在第二基底上；第二ILD層，在第一ILD層上，第一ILD層具有比第二ILD層高的介電常數；以及TSV，延伸穿過第一ILD層以在藉由過大通孔與第二ILD層間隔開的位置處接觸過大通孔。在一些實施例中，第一ILD層為氧化物或低介電常數介電材料，且第二ILD層為極低介電常數(ELK)介電材料或超低介電常數(ULK)介電材料。在一些實施例中，積體晶片結構更包含沿TSV的側壁安置且垂直地延伸穿過第二介電結構的第一ILD層的襯裡，所述襯裡與過大通孔垂直地間隔開非零距離。

在又其他實施例中，本揭露是關於一種形成積體晶片結構的方法。方法包含：在沿基底的第一側形成的第一層間介電(ILD)層內形成內連線導線；在沿基底的第一側形成的第二ILD層內形成標準通孔；在第二ILD層內形成過大通孔，其中過大通孔具有比標準通孔大的寬度；蝕刻基底以形成延伸穿過基底到達 內連線導線或過大通孔的基底穿孔(TSV)開口，其中內連線導線接觸過大通孔；以及在TSV開口內形成一或多種導電材料以限定基底穿孔(TSV)。在一些實施例中，第一ILD層在第二ILD層與基底之間。在一些實施例中，第二ILD層是在第一ILD層與基底之間。

前文概述若干實施例的特徵，以使得所屬技術領域中具有通常知識者可較佳地理解本揭露的態樣。所屬技術領域中具有通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬技術領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

100:積體晶片結構

102:基底

103a:第一側

103b:第二側

104:介電結構

106:內連線層

108a、108b:內連線導線層

109w₁:第一內連線導線

109w₂:第二內連線導線

110a、110b:通孔層

111v_o:過大通孔

111v_s:標準通孔

112:基底穿孔

114:接合襯墊結構

116:鈍化結構

118:導電接合結構

Claims (11)

1. 一種積體晶片結構，包括：標準通孔，安置於基底的第一側上；過大通孔，安置於所述基底的所述第一側上且與所述標準通孔橫向間隔開，其中所述過大通孔具有比所述標準通孔大的寬度；內連線導線，垂直地接觸所述過大通孔；基底穿孔，自所述基底的第二側延伸並穿過所述基底以實體地接觸所述過大通孔或所述內連線導線，其中所述基底穿孔具有小於所述過大通孔的寬度的最小寬度；以及鈍化層，在所述基底上，其中所述基底穿孔的遠離所述內連線導線或所述過大通孔的表面與所述鈍化層的接觸所述基底的表面實質上共面。
2. 如請求項1之積體晶片結構，其中所述過大通孔垂直地位於所述內連線導線與所述基底的所述第一側之間。
3. 如請求項1之積體晶片結構，其中所述內連線導線垂直地位於所述過大通孔與所述基底的所述第一側之間。
4. 如請求項1之積體晶片結構，其中所述基底穿孔垂直地延伸穿過所述內連線導線並延伸至所述過大通孔中。
5. 如請求項1之積體晶片結構，其中所述基底穿孔垂直地延伸穿過所述過大通孔並延伸至所述內連線導線中。
6. 如請求項1之積體晶片結構，更包括：閘極結構，安置於所述基底上；第一層間介電層，橫向包圍所述閘極結構；以及第二層間介電層，在所述第一層間介電層上，其中所述基底 穿孔延伸穿過所述第一層間介電層以在藉由所述過大通孔與所述第二層間介電層間隔開的位置處接觸所述過大通孔。
7. 如請求項1之積體晶片結構，其中所述過大通孔橫向延伸超過所述基底穿孔的相對側。
8. 一種積體晶片結構，包括：第一積體晶片層級，包括安置於第一基底上的第一介電結構內的多個第一內連線層；第二積體晶片層級，包括安置於第二基底上的第二介電結構內的多個第二內連線層，所述多個第二內連線層包括：標準通孔，實體地接觸第一內連線導線；過大通孔，實體地接觸第二內連線導線，其中所述過大通孔具有比所述標準通孔大的尺寸；基底穿孔，延伸穿過所述第二基底且實體地接觸所述過大通孔，其中所述過大通孔橫向包圍所述基底穿孔的相對側；以及接合結構，夾置於所述第一積體晶片層級與所述第二積體晶片層級之間並將所述第一積體晶片層級接合至所述第二積體晶片層級。
9. 如請求項8之積體晶片結構，更包括：第一層間介電層，在所述第二基底上；第二層間介電層，在所述第一層間介電層上，其中所述第一層間介電層具有比所述第二層間介電層高的介電常數；以及其中所述基底穿孔延伸穿過所述第一層間介電層以在藉由所述過大通孔與所述第二層間介電層間隔開的位置處接觸所述過大通孔。
10. 如請求項8之積體晶片結構，更包括：襯裡，沿所述基底穿孔的多個側壁安置且垂直地延伸穿過所述第二介電結構的第一層間介電層，其中所述襯裡與所述過大通孔垂直地間隔開非零距離。
11. 一種形成積體晶片結構的方法，包括：在沿基底的第一側形成的第一層間介電層內形成內連線導線；在沿所述基底的所述第一側形成的第二層間介電層內形成標準通孔；在所述第二層間介電層內形成過大通孔，其中所述過大通孔具有比所述標準通孔大的寬度；蝕刻所述基底以形成延伸穿過所述基底到達所述內連線導線或所述過大通孔的基底穿孔開口，其中所述內連線導線接觸所述過大通孔；以及在所述基底穿孔開口內形成一或多種導電材料以限定基底穿孔。

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