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TWI793422B - 三維記憶體裝置及其製作方法 - Google Patents

三維記憶體裝置及其製作方法 Download PDF

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TWI793422B
TWI793422B TW109117350A TW109117350A TWI793422B TW I793422 B TWI793422 B TW I793422B TW 109117350 A TW109117350 A TW 109117350A TW 109117350 A TW109117350 A TW 109117350A TW I793422 B TWI793422 B TW I793422B
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大陸商長江存儲科技有限責任公司
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Abstract

提供了一種三維(3D)記憶體裝置，其包括基底、交替堆疊層和通道結構。交替堆疊層設置在基底上，並且，交替堆疊層包括交替堆疊的複數個導電層和複數個氣隙層。通道結構設置在基底上，並且垂直延伸穿過導電層和氣隙層。交替堆疊層更一步地包括在氣隙層和通道結構之間的複數個蝕刻停止塊。

Description

三維記憶體裝置及其製作方法
本發明有關於三維(3D)記憶體裝置及其製作方法。
透過改進製程技術，電路設計，編程演算法以及製造製程，可以將平面儲存單元縮減小到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高昂。因此，平面儲存單元的儲存密度接近上限。
3D記憶體結架構可以解決平面儲存單元中的密度限制。3D儲存架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的外部元件。如本領域中己知，3D NAND是一種快閃記憶體技術，其垂直地堆疊儲存單元以增加容量，從而獲得更高的儲存密度和更低的每十億位元組的成本。隨著3D NAND技術向著高密度和大容量發展，儲存單元的數量需要增加，尤其是對從64層到128層的方案來說。為了更好地蝕刻通道孔，並且控制製程成本，應當減小每一個儲存單元的厚度。然而，隨著每個儲存單元的厚度的不斷變薄，相鄰儲存單元的控制閘極之間的耦合會更嚴重，從而導致記憶體裝置中更大的RC延遲及編程操作期間儲存單元之間的干擾。
因此，本文公開了三維(3D)記憶體裝置架構及其製作方法的實施例。所公開的結構和方法提供了許多益處，包括但不限於，容易地控制製程，減小控制閘極之間的耦合電容，以及，降低編程操作過程中3D記憶體裝置的RC延遲。
在一些實施例中，公開了3D記憶體裝置。該3D記憶體裝置包括基底，交替堆疊層和通道結構。該交替堆疊層設置在基底上，交替堆疊層包括交替堆疊的複數個導電層和複數個氣隙層。該通道結構設置在基底上，並且垂直延伸穿過導電層和氣隙層。該交替堆疊層進一步地包括在氣隙層和通道結構之間的複數個蝕刻停止塊。
在一些實施例中，交替堆疊層包括垂直延伸穿過交替堆疊層的通道孔，並且，通道結構包括依次設置在通道孔側壁上的阻障層、儲存層、穿隧層和通道層。
在一些實施例中，通道結構進一步包括設置在通道孔中的填充層。
在一些實施例中，蝕刻停止塊和阻障層包含不同的材料。在一些實施例中，阻障層直接接觸蝕刻停止塊。在一些實施例中，蝕刻停止塊包括多晶矽。
在一些實施例中，3D記憶體裝置進一步包括垂直延伸穿過交替堆疊層的狹縫結構，其中，通道結構，導電層和狹縫結構將氣隙層密封。狹縫結構包括絕緣層和觸點，並且絕緣層設置在觸點和交替堆疊層之間。
在一些實施例中，公開了3D記憶體裝置的製造方法。首先，在基底上形成交替介電質堆疊層，其中，交替介電質堆疊層包括交替堆疊在基底上的複數個第一介電層和複數個第二介電層，並且複數個第一介電層和複數個第二介電層包含不同材料。接著，形成垂直穿過交替介電質堆疊層的通道孔，並且在通道孔的側壁上橫向形成複數個凹槽。最後，在凹槽內形成複數個蝕刻停止 塊，然後，在通道孔中形成通道結構，並垂直穿過交替介電質堆疊層。然後，將第二介電層替換為複數個導電層。隨後，形成複數個氣隙層，從而，形成交替堆疊層，其中，交替堆疊層包括交替堆疊的導電層和氣隙層，並且，透過至少去除第一介電層的每一層的一部分來形成氣隙層。
在一些實施例中，蝕刻停止塊包含與第一介電層和第二介電層不同的材料。在一些實施例中，蝕刻停止塊包括多晶矽。
在一些實施例中，形成蝕刻停止塊包括，在凹槽中形成蝕刻停止層，其中，蝕刻停止層在第二介電層的每一層的側壁上延伸；並且，氧化凹槽外部的蝕刻停止層以形成阻障層，其中，蝕刻停止層的剩餘部分形成蝕刻停止塊。
在一些實施例中，形成通道結構包括在阻障層上依次形成儲存層、穿隧層以及通道層。
在一些實施例中，蝕刻停止層和導電層包含不同的材料。
在一些實施例中，形成氣隙層包括去除第一介電層。形成氣隙層進一步地包括去除蝕刻停止層。
在一些實施例中，該方法進一步地包括形成垂直穿過交替介電質堆疊層的狹縫，其中，透過狹縫用導電層替代第二介電層。
在一些實施例中，該方法進一步地包括在狹縫中形成絕緣層以密封氣隙層。該方法進一步地包括在狹縫中形成觸點，其中，絕緣層設置在狹縫與交替堆疊層之間。
在一些實施例中，該方法進一步地包括在形成狹縫後在基底上形成一個摻雜區。
在閱讀了以下對各圖式中示出的較佳實施例的詳細說明後，本發明的這些和其他目的無疑地將對本領域的普通技術人員變得顯而可見。
1,2,3:3D記憶體裝置
102:基底
104:交替介電質堆疊層
104H1:通道孔
104H2:狹縫
104R:凹槽
106:第一介電層
108:第二介電層
110:介電層對
112:通道結構
114:蝕刻停止層
114B:蝕刻停止塊
114H:通孔
116:阻障層
118:記憶體層
120:通道層
122:儲存層
124:穿隧層
126:填充層
128:導電層
130:摻雜區
132,232,332:交替堆疊層
134:氣隙層
138:狹縫結構
140:絕緣層
142:觸點
D:距離
LD:橫向
P1:第一部分
P2:第二部分
S12,S14,S16,S18:步驟
T:厚度
VD:方向
W1,W2:寬度
圖1示意性地示出了根據本發明一個實施例的三維(3D)記憶體裝置製造方法的流程圖；圖2-9示意性地示出了根據本發明一個實施例的在圖1所示方法中不同步驟處的示例性結構的截面圖；圖10示意性地示出了根據本發明一些實施例的示例性3D記憶體裝置的截面圖；圖11示意性地示出了根據本發明一些實施例的示例性3D記憶體裝置的截面圖。
儘管對具體的配置和佈置進行了討論，但應該理解，這只是為了說明性的目的。相關技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其它配置和佈置。對於相關技術領域人員顯而易見的是，本發明也可以用於各種其它應用。
要注意的是，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示：所描述的實施例可以包括特定的特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，這將在相關領域技術人員的認知內以結合其它實施例(無論是否明確描述的)來實現這樣的特徵、結構或特性。
一般而言，術語至少可以部分地根據上下文中的使用來理解。例如，本文所使用的術語“一個或複數個”(至少部分地取決於上下文)可以用於描述單 數意義上的任何特徵、結構或特性，或者可以用於描述複數意義上的特徵、結構或特性的組合。類似地，術語例如“一”、“一個”或“所述”同樣可以理解為表達單數使用或表達複數使用，這至少部分取決於上下文。
應簡單理解的是，在本發明中，“在......上”、“上方”和“之上”的含義應該以最廣泛的方式來解釋，使得“在......上”不僅意味著“直接在某物上”，而且還包括“在某物上”並具有中間特徵或位於中間的層的含義。“上方”或“之上”不僅意味著在某物“上方”或“之上”的含義，而且還可以包括在某物“上方”或“之上”並不具中間特徵或位於中間的層(即，直接在某物上)的含義。
此外，空間相對術語，例如“之下”、“下方”、“下”、“上方”、“上”等在本文中為了便於描述可以描述一個元素或特徵與另一個(複數個)元素或(複數個)特徵的關係，如圖中所示。空間相對術語旨在涵蓋在使用或操作中的除了圖中描繪的取向之外的元件的不同取向。裝置可以以其它方式取向(旋轉90度或在其它取向下)，並且本文所使用的空間相對描述符也可以相應地進行解釋。
如本文所述使用的，術語“基底”是指一種後續在其上添加材料層的材料。這種基底本身可以被圖案化。加在基底頂部的材料可以被圖案化，也可保持非圖案化。基底可以包括多種半導體材料，例如矽，鍺，砷化鎵，磷化銦等。替代地，基底也可由非導電材料構成，例如玻璃，塑膠，藍寶石晶片等。
如本文所述使用的，術語“層”是指包含具有厚度的區域的材料部分。層可以在整個上層結構或下層結構延伸，或者可以擁有小於上層結構或下層結構的範圍。此外，層可以是具有均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間，或在連續結構的頂表面和底表面處的任何一對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個 層。例如，互連層可以包括一個或複數個導體和觸點層(其中形成觸點、互連線和/或通孔)以及一個或複數個介電層。
如本文所述使用的，術語“標稱/標稱地”指的是在產品或過程的設計階段設置的用於部件或過程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值一定範圍的值。值的範圍可能由於製造過程或容差的微小變化而產生。如本文所使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“關於”可以指示在給定量內變化的值。例如，值的10%到30%(例如，值的±10%、±20%或±30%)。
如本文所述使用的，術語“3D記憶體裝置”是指一種在橫向定向的基底上，具有垂直定向的儲存單元電晶體串(本文稱為“記憶體串”，例如NAND串)的半導體元件，其使得記憶體串在相對於基底的垂直方向上延伸。如本文所用，術語“垂直/垂直地”是指標稱地垂直於基底的側表面。
如本申請通篇所使用的，詞語"可以"是許可的意義上的(例如，意味著具有可能性)，而不是強制的意義上的(例如，意味著必須)。詞語"包括"、"包含"和"含有"指示開放式關係，因此意味著包括但不限於。類似地，詞語"有"、"具有"和"擁有"也表示開放式關係，因此意味著具有但不限於。如本文所用的術語"第一"、"第二"、"第三"等意指作為區別不同元件的標記，並且可不必具有根據其數位命名的序數含義。
在本發明中，以下描述中描述的不同實施例中的不同技術特徵可以彼此組合、替換或混合以構成另一實施例。
圖1示意性地示出了根據本發明一個實施例的三維(3D)記憶體裝置製造方法的流程圖。圖2-9示意性地示出了根據本發明一個實施例的圖1所示方法中不同步驟處的示例性結構的截面圖，其中，圖9示意性地示出了根據本發明第一實施例的示例性3D記憶體裝置的截面圖。為清楚起見，圖2-9僅示出3D記憶體 裝置1的一部分而不是3D記憶體裝置1的整個結構，並且本發明不限於此。如圖1所示，本實施例提供的3D記憶體裝置的製造方法包括以下步驟S12、S14、S16、S18，並同時參照圖1以及圖2-9進行詳細說明。應當理解，該方法中所示的步驟不是全部，並且在所示步驟中的任何步驟之前、之後或之間也可以進行其它步驟。
如圖1和圖2所示，該方法開始於步驟S12，其中，在基底102上形成交替介電質堆疊層104。具體而言，在步驟S12中，首先提供基底102，然後在基底102形成交替介電質堆疊層104。在一些實施例中，基底102可以包括任何半導體基底，這些半導體基底包括用於形成三維記憶體裝置的任何合適的材料。例如，基底102可以包括矽、矽鍺、碳化矽、絕緣體上矽(SOI)。絕緣體上鍺(GOI)、玻璃、氮化鎵(GaN)、砷化鎵(GaAs)和/或其他適合的III-V族化合物，但不限於此。在一些實施例中，基底102可以包括任何所需的摻雜區，但不限於此。
如圖2所示，交替介電質堆疊層104可以包括交替堆疊在基底102上的複數個第一介電層106和複數個第二介電層108。第一介電層106中的一個和第二介電質108中相應的一個彼此相鄰，可以形成介電層對110，其中，第一介電層106和第二介電層108包含不同的材料。例如，第一介電層106可以包含氧化矽，而且第二介電層108可以包括氮化矽。交替介電質堆疊層104可以透過一個或複數個薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施例中，可以在交替介電質堆疊層104的一個或複數個邊緣處形成階梯結構(未示出)。例如，可以在交替介電質堆疊層104的至少一側(在橫向LD上)進行修整蝕刻製程來形成多層級的階梯結構。每個層級可以包括一個或複數個介電層對110，其中第一介電層106和第二介電層108交替堆疊。
如圖1和圖6所示，該方法進行到步驟S14，其中，形成通道結構112，其垂直穿過交替介電質堆疊層104。在這個實施例中，形成通道結構112的製造 過程將在下面的描述中結合圖2-6詳細介紹。
首先，如圖2所示，垂直延伸穿過交替介電質堆疊層104的通道孔104H1可以透過例如濕式蝕刻和/或乾式蝕刻形成。例如，通道孔104H1可以沿著垂直於基底102的方向VD延伸。在一些實施例中，形成通道孔104H1的蝕刻製程對第一介電層106與第二介電層108的蝕刻速率可基本上相同。在一些實施例中，通道孔104H1的俯視形狀可以是例如圓形、矩形或其它合適的形狀。在一些實施例中，通道孔104H1的數量可以是複數個。為求簡潔，以下說明以一個通道孔104H1為例，但不以此為限。
如圖3所示，在形成通道孔104H1之後，複數個凹槽104R可以橫向地形成在通道孔104H1的側壁上。在一些實施例中，用於形成凹槽104R的蝕刻製程可以相對於第二介電層108選擇性地蝕刻第一介電層106，使得凹槽104R中的一個位於與凹槽104R相鄰的兩個第二介電層108之間，並且橫向延伸到第一介電層106中的對應一層中。具體而言，在形成凹槽104R的步驟中，可進行第一介電層106相對於第二介電層108的高蝕刻選擇性的蝕刻製程，以便蝕刻第一介電層106的每一層的暴露的側壁並形成凹槽。凹槽104R在橫向LD的深度可根據需求透過控制蝕刻條件來調整，例如蝕刻持續時間、蝕刻速度或蝕刻劑。
在一些實施例中，可在通道孔104H1的底部形成通道磊晶層(圖中未示出)。通道磊晶層可以透過適當的沉積製程或適當的磊晶製程形成。通道磊晶層可以包括半導體材料。
如圖4所示，在通道孔104H1與凹槽104R中形成蝕刻停止層114，接著圖案化蝕刻停止層114以形成通孔114H。蝕刻停止層114可透過一個或複數個薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合。蝕刻停止層114可以包括與第一介電層106的材料和第二介電層108的材料不同的材料。例如，蝕刻停止層114可包括半導體材料，例如多晶矽或其它適合的半導體材料， 但不以此為限。通孔114H可延伸穿過蝕刻停止層114，且可透過例如微影及蝕刻製程形成。通孔114H的寬度W1比通道孔104H1的寬度W2窄，使得部分蝕刻停止層114可保留並延伸在第二介電層108的側壁上，例如覆蓋第二介電層108的側壁。具體而言，圖案化蝕刻停止層114可具有位於凹槽104R內的複數個第一部分P1，以及位於凹槽104R外且位於第二介電層108的側壁上的第二部分P2。透過控制通孔114H的寬度W1，可以調節第二部分P2在橫向LD上的厚度T。
如圖5所示，在形成通孔114H之後，位於凹槽104R外的圖案化蝕刻停止層114(即第二部分P2)可被氧化以形成阻障層116，而蝕刻停止層114的其餘部分可形成複數個蝕刻停止塊114B。因此，所形成的阻障層116可直接接觸蝕刻停止塊114B。在一些實施例中，第二部分P2可完全氧化成阻障層116，而剩餘的第一部分P1可形成蝕刻停止塊114B，因此所形成的阻障層116可設置在通道孔104H1的側壁上並接觸第二介電層108的側壁，但本發明不限於此。在圖5的實施例中，阻障層116可以是單層結構，並且包括氧化物，例如氧化矽，但不限於此。所形成的阻障層116在橫向LD上的厚度可以例如透過改變第二部分P2的厚度T來調節。在一些實施例中，阻障層116可以是多層結構，並且包括氧化矽/氮化矽/氧化矽(ONO)的組合。在一些實施例中，蝕刻停止塊114B的材料可仍與蝕刻停止層114的材料相同。
在一些實施例中，圖案化蝕刻停止層114可不包括第二部分P2，而可形成蝕刻停止塊114B。在此情況下，阻障層116可進一步透過一個或複數個薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其任何組合，且阻障層116可包括絕緣材料，例如氧化矽。
如圖6所示，接著，可依次形成記憶體層118與通道層120於通道孔104H1中，其中，記憶體層118設置於通道層120與交替介電質堆疊層104之間，並且，蝕刻停止塊114B中的一個設置於記憶體層118與第一介電層106中對應的 一個之間。記憶體層118可以是複合介電層，例如可以包括阻障層116、儲存層122和穿隧層124。儲存層122和穿隧層124可以在形成通道層120之前依次地形成在阻障層116上，因此，阻障層116、儲存層122、穿隧層124以及通道層120沿著通道孔104H1的側壁至通道孔104H1的中心的方向依序排列。儲存層122可以包括用於儲存用於記憶體操作的電荷的材料。儲存層122的材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。穿隧層124可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。通道層120可以例如包括半導體材料，諸如多晶矽。來自通道層120的電子或電洞可以透過穿隧層124穿隧到儲存層122。儲存層122、穿隧層124和通道層120可透過一個或複數個薄膜沉積製程形成，例如ALD、CVD、PVD、任何其它合適的製程或其任何組合。
在一些實施例中，如圖6所示，填充層126可形成於通道孔104H1中，從而形成通道結構112。例如，填充層126可填充於通道孔104H1的中心處的空間中。填充層126可以透過在通道層120上沉積適當的介電材料來形成。填充層126可以包括合適的介電材料，例如氧化矽和/或有機矽酸鹽玻璃。在一些實施例中，通道結構112可以不限於圖1所示的結構，並且可以包括其他合適的元件。
如圖1與圖7所示，在形成通道結構112之後，此方法進行至步驟S16，其中，透過閘極置換製程(也稱為"字元線置換"製程)以複數個導電層128置換第二介電層108。導電層128中的一層可充當記憶體單元電晶體的控制閘極，且通道結構112及導電層128可形成垂直定向的NAND串。在一些實施例中，通道結構112的數量可以是複數個，使得通道結構112和導電層128可以形成複數個NAND串。
在一些實施例中，在取代第二介電層108之前，可垂直穿過交替介電質堆疊層104形成狹縫104H2，因此第二介電層108可經由狹縫104H2而被導電層 128取代，但本發明不限於此。狹縫104H2可透過對介電質(例如，氧化矽和氮化矽)進行濕式蝕刻和/或乾式蝕刻而形成。在一些實施例中，在狹縫104H2形成後，可以透過例如離子注入和/或熱擴散的方式透過狹縫104H2，在狹縫104H2下方的基底102上形成摻雜區130。例如，可以在替換第二介電層108之前形成摻雜區130。在一些實施例中，摻雜區130可以在形成狹縫104H2和交替介電質堆疊層104之前形成。
可以透過相對於第一介電層106(例如氧化矽)選擇性濕式蝕刻第二介電層108，並用導電層128(例如鎢(W))填充被去除的第二介電層108的空間，來實現導電層128到第二介電層108的替換。導電層128可透過PVD、CVD、ALD、任何其它合適的製程或其任何組合來填充。導電層128可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。
如圖1和圖9所示，該方法進行至步驟S18，其中，至少透過去除第一介電層106的每一層的一部分形成複數個氣隙層134，從而形成交替堆疊層132。交替堆疊層132可以包括交替堆疊的導電層128和複數個氣隙層134，其中氣隙層134由空氣形成。在此實施例中，如圖8所示，在形成導電層128之後，可相對於導電層128和蝕刻停止塊114B選擇性地蝕刻第一介電層106，以去除所有的第一介電層106。在此情形下，由於用於第一介電層106的蝕刻製程對蝕刻停止塊114B的蝕刻速率小於或遠小於對第一介電層106的蝕刻速率，因此透過將蝕刻停止塊114B設置於阻障層116與第一介電層106之間，可在蝕刻停止塊114B處停止對第一介電層106的蝕刻。此外，在移除所有第一介電層106時，包括與第一介電層106相同的材料或具有與第一介電層106類似的蝕刻速率的材料的阻障層116可避免損壞。因此，容易控制第一介電層106的蝕刻，並且可以完全去除第一介電層106。在一些實施例中，第一介電層106的一部分可以保留。
如圖9所示，透過相對於導電層128(例如W)和阻障層116(例如氧 化矽)選擇性濕式蝕刻蝕刻停止塊114B(例如多晶矽)，蝕刻停止層114可透過狹縫104H2及所移除的第一介電層106的空間來去除，以形成本實施例的空氣間隙層134。因此，形成了該實施例的交替堆疊層132。用於蝕刻停止塊114B的蝕刻製程對蝕刻停止塊114B的蝕刻速率可大於或遠大於對導電層128及阻障層116的蝕刻速率。例如，蝕刻停止塊114B與導電層128可包含不同的材料，使得在移除蝕刻停止塊114B期間不會損壞導電層128。
由於所有的蝕刻停止塊114B以及兩個導電層128之間的整個第一介電層106都被移除，因此相鄰兩個導電層128之間的耦合電容可使用兩個導電層128之間的氣隙層134作為其介電質。因此，相較於使用第一介電層106作為其介電質的電容，本實施例的相鄰兩導電層128之間的耦合電容的電容值顯著減小，從而減少儲存電晶體的RC延遲並加速3D記憶體裝置1的操作。此外，於編程操作期間，由於相鄰兩導電層128之間的耦合電容的電容降低，因此可減輕相鄰兩導電層128之間的干擾。利用這種佈置，可以減小導電層128中的相鄰兩個導電層之間的距離D，而相鄰兩個導電層128之間具有相同的干擾或更少的干擾，使得可以減小3D記憶體裝置1的總厚度。
在一些實施例中，如圖9所示，在形成交替堆疊層132之後，可以在狹縫104H2中形成狹縫結構138以密封氣隙層134。從而，可以形成該實施例的3D記憶體裝置1。具體而言，狹縫結構138可包括絕緣層140與觸點142(例如陣列共源觸點)，且絕緣層140配置於觸點142與交替堆疊層132之間。絕緣層140可形成於狹縫104H2的側壁上，例如透過PVD、CVD、ALD、任何其它適當的製程、或上述的任何組合。在形成絕緣層140之後，可以在狹縫104H2中形成觸點142。在一些實施例中，3D記憶體裝置1可以進一步包括圖中未示出的其他合適的元件。
本發明的3D記憶體裝置及其製造方法不限於上述實施例，並且可以包括不同的實施例。為了簡化描述，不同實施例的元件和第一實施例的相同元 件將使用相同的標記。為了比較第一實施例和不同實施例之間的差異，以下內容將聚焦在不同實施例和第一實施例之間的差異，並且將不重複描述重複部分。
圖10示意性地示出了根據本發明一些實施方式的示例性3D記憶體裝置的截面圖。為清楚起見，圖10僅示出3D記憶體裝置的一部分而不是3D記憶體裝置的整個結構，並且本發明不限於此。參照圖1以及圖10詳細地說明在一些實施例中提供的3D記憶體裝置2的製造方法。應當理解，該方法中所示的步驟不是全部，並且在所示步驟中的任何步驟之前、之後或之間也可以進行其它步驟。如圖1與圖10所示，一些實施例的方法與先前圖2至圖9所示的實施例的不同之處在於，在移除第一介電層之後，可以不移除蝕刻停止塊114B，因此，可在移除第一介電層之後，形成絕緣層140與觸點142。而且，剩餘的蝕刻停止塊114B可用於支撐導電層128。在此情形下，蝕刻停止塊114B可包括絕緣材料以防止相鄰的導電層128電連接，且蝕刻停止塊114B的絕緣材料可不同於如圖7所示的第一介電層106的絕緣材料，使得蝕刻停止塊114B與第一介電層106在移除第一介電層106期間可具有不同的蝕刻速率。在一些實施例中，交替堆疊層232可進一步包括在氣隙層134和通道結構112之間的蝕刻停止塊114B，並且蝕刻停止塊114B和阻障層116包括不同的材料。由於通道結構112、狹縫104H2、導電層128與狹縫結構138與前述實施例相同，因此形成通道結構112、狹縫104H2、導電層128與狹縫結構138的製造過程將不再贅述。
圖11示意性地示出了根據本發明一些實施方式的示例性3D記憶體裝置的截面圖。為清楚起見，圖11僅示出3D記憶體裝置的一部分而不是3D記憶體裝置的整個結構，並且本發明不限於此。參照圖1以及圖11詳細地說明在一些實施例中提供的3D記憶體裝置3的製造方法。應當理解，該方法中所示的步驟不是全部，並且在所示步驟中的任何步驟之前、之後或之間也可以進行其它步驟。如圖1與圖11所示，在一些實施例中，可不形成圖3所示的凹槽104R，且可在形 成通道孔104H1之後，在通道孔104H1中形成通道結構112。在此情況下，阻障層116可包括絕緣材料，例如氧化矽，且可透過一個或複數個薄膜沉積製程形成於通道孔104H1的側壁上，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。由於通道結構112、狹縫104H2與導電層128的其它部分與前述實施例相同，因此形成通道結構112、狹縫104H2與導電層128的製作過程將不再贅述。在一些實施例中，第一介電層106中的每一層的與通道結構112相鄰的另一部分至少可以保留並且形成絕緣塊106B，由此在去除第一介電層106中的每一層的一部分之後形成氣隙層134。在此情況下，交替堆疊層332可進一步包括複數個絕緣塊106B，其設置於氣隙層134與通道結構112之間，以避免阻障層116在移除部分第一介電層106時受到損傷。而且，剩餘的絕緣塊106B可以用於支撐導電層128。在一些實施例中，絕緣塊和阻障層116可以包括相同的材料，例如氧化矽。而且，狹縫結構138可以在交替堆疊層332形成之後形成，並且可以與先前實施例中提到的相同，因此狹縫結構138將不再重複詳細描述。
透過利用本發明所揭露的3D記憶體裝置及其製造方法，在任意兩個相鄰的作為儲存單元電晶體的控制閘極的導電層之間形成每一個氣隙層，可以減小相鄰兩個導電層之間的耦合電容的電容值，從而減小儲存電晶體的RC延遲，加快3D記憶體裝置的操作速度。此外，在進行編程操作時，由於相鄰兩導電層之間的耦合電容的電容值會降低，因此可減輕相鄰兩導電層之間的干擾。利用這種佈置，可以減小相鄰兩個導電層之間的距離，而在相鄰兩個導電層之間具有相同的干擾或更少的干擾，使得可以減小3D記憶體裝置的總厚度。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要創造性勞動，並且不脫離本發明的總體構思。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所發明的實 施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文己經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附申請專利範圍。
本領域技術人員將容易地觀察到，在保持本發明的教導的同時，可以對裝置和方法進行許多修改和改變。因此，上述發明內容應當被解釋為僅由所附申請專利範圍的邊界和界限來限制。
1:3D記憶體裝置
102:基底
104H1:通道孔
104H2:狹縫
112:通道結構
116:阻障層
118:記憶體層
120:通道層
122:儲存層
124:穿隧層
126:填充層
128:導電層
130:摻雜區
132:交替堆疊層
134:氣隙層
138:狹縫結構
140:絕緣層
142:觸點
D:距離
LD:橫向
VD:方向

Claims (19)

  1. 一種三維(3D)記憶體裝置，包括：基底；設置在所述基底上的交替堆疊層，其中，所述交替堆疊層包括交替堆疊的複數個導電層和複數個氣隙層；以及，設置在所述基底上的通道結構，並且所述通道結構垂直延伸穿過所述導電層和所述氣隙層，其中，所述交替堆疊層進一步地包括在所述氣隙層和所述通道結構之間的複數個蝕刻停止塊，且所述複數個蝕刻停止塊包括多晶矽。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述交替堆疊層包括垂直延伸穿過所述交替堆疊層的通道孔，並且，所述通道結構包括依次設置在所述通道孔的側壁上的阻障層、儲存層、穿隧層以及通道層。
  3. 根據請求項2所述的3D記憶體裝置，其中，所述通道結構進一步地包括設置在所述通道孔中的填充層。
  4. 根據請求項2所述的3D記憶體裝置，其中，所述複數個蝕刻停止塊和所述阻障層包含不同的材料。
  5. 根據請求項2所述的3D記憶體裝置，其中，所述阻障層直接地接觸所述複數個蝕刻停止塊。
  6. 根據請求項1所述的3D記憶體裝置，進一步地包括：垂直延伸穿過所述交替堆疊層的狹縫結構，其中，所述通道結構、所述導電層以及所述 狹縫結構將所述氣隙層密封。
  7. 根據請求項6所述的3D記憶體裝置，其中，所述狹縫結構包括絕緣層和觸點，並且所述絕緣層設置在所述觸點和所述交替堆疊層之間。
  8. 一種3D記憶體裝置的製作方法，包括：在基底上形成交替介電質堆疊層，其中，所述交替介電質堆疊層包括交替堆疊在所述基底上的複數個第一介電層和複數個第二介電層，並且，所述複數個第一介電層與所述複數個第二介電層包含不同的材料；形成垂直穿過所述交替介電質堆疊層的通道孔，並且，在所述通道孔的側壁上橫向地形成複數個凹槽；在所述凹槽裡形成複數個蝕刻停止塊；在所述通道孔中形成通道結構，並且所述通道結構垂直穿過所述交替介電質堆疊層；將所述複數個第二介電層替換為複數個導電層；並且形成複數個氣隙層，從而形成交替堆疊層，其中，所述交替堆疊層包括交替堆疊的所述複數個導電層和所述複數個氣隙層，並且透過至少去除所述複數個第一介電層中每一層的一部分來形成所述複數個氣隙層。
  9. 根據請求項8所述的3D記憶體裝置的製作方法，其中，所述複數個蝕刻停止塊包含與所述複數個第一介電層和所述複數個第二介電層不同的材料。
  10. 根據請求項8所述的3D記憶體裝置的製作方法，其中，所述 複數個蝕刻停止塊包含多晶矽。
  11. 根據請求項8所述的3D記憶體裝置的製作方法，其中，形成所述複數個蝕刻停止塊包括：在所述複數個凹槽中形成蝕刻停止層，其中，所述蝕刻停止層在所述複數個第二介電層的每一層的側壁上延伸；並且，氧化所述複數個凹槽外部的所述蝕刻停止層以形成阻障層，其中，所述蝕刻停止層的剩餘部分形成所述複數個蝕刻停止塊。
  12. 根據請求項11所述的3D記憶體裝置的製作方法，其中，形成所述通道結構包括在所述阻障層上依次形成儲存層、穿隧層以及通道層。
  13. 根據請求項11所述的3D記憶體裝置的製作方法，其中，所述複數個蝕刻停止層和所述複數個導電層包含不同的材料。
  14. 根據請求項8所述的3D記憶體裝置的製作方法，其中，形成所述複數個氣隙層包括去除所述第一介電層。
  15. 根據請求項14所述的3D記憶體裝置的製作方法，其中，形成所述複數個氣隙層進一步地包括去除所述複數個蝕刻停止塊。
  16. 根據請求項8所述的3D記憶體裝置的製作方法，進一步地包括形成垂直地穿過所述交替介電質堆疊層的狹縫，其中，透過所述狹縫用所述複數個導電層替代所述複數個第二介電層。
  17. 根據請求項16所述的3D記憶體裝置的製作方法，進一步地包括：在所述狹縫中形成絕緣層，以密封所述複數個氣隙層。
  18. 根據請求項17所述的3D記憶體裝置的製作方法，進一步地包括：在所述狹縫中形成觸點，其中，所述絕緣層設置在所述狹縫和所述交替堆疊層之間。
  19. 根據請求項16所述的3D記憶體裝置的製作方法，進一步地包括：在形成所述狹縫之後，在所述基底中形成摻雜區。
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