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TWI809363B - 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法 - Google Patents

具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法 Download PDF

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TWI809363B
TWI809363B TW110109533A TW110109533A TWI809363B TW I809363 B TWI809363 B TW I809363B TW 110109533 A TW110109533 A TW 110109533A TW 110109533 A TW110109533 A TW 110109533A TW I809363 B TWI809363 B TW I809363B
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耿萬波
磊 薛
劉小欣
高庭庭
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大陸商長江存儲科技有限責任公司
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Abstract

3D記憶體元件，包括一記憶體疊層以及一通道結構沿著垂直方向延伸穿過記憶體疊層。記憶體疊層包括多個導電層和與所述多個導電層交錯的多個介電層。通道結構具有沿著一橫向方向突出並分別面向所述多個導電層的多個突出部分，以及分別面向所述多個介電層而不沿著所述橫向方向突出的多個非突出部分。通道結構還包括位在突出部分中的阻擋結構，以及位在各突出部分中並在阻擋結構之上的儲存結構，其中阻擋結構的一垂直尺寸與在其上的儲存結構的一垂直尺寸在名義上相同。

Description

具有在三維記憶體元件中的突出部分的通道結構和用於形成 其的方法
本發明內容涉及半導體技術領域。更具體地，本發明內容涉及三維(3D)記憶體元件以及其製造方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維(three-dimensional,3D)記憶體元件架構可以解決在平面式記憶體元件密度限制。3D記憶體元件架構包括儲存單元陣列和用於控制傳送和接收來自儲存單元陣列的信號的周邊元件。
本發明公開了一種3D記憶體元件及其製作方法的一些實施例本發明。
本發明內容的一個方面提供一種3D記憶體元件，其包括一記憶體疊層，其包括多個導電層和與所述多個導電層交錯的多個介電層，以及一通道結構，其沿著一垂直方向延伸穿過所述記憶體疊層，所述通道結構具有沿著一橫向方向突出並分別面向所述多個導電層的多個突出部分以及分別面向所述多個介電層而不沿著所述橫向方向突出的多個非突出部分。其中，所述通道結構包括有分別在所述突出部分中的多個阻擋結構，以及分別在所述突出部分中並在所述多個阻擋結構之上的多個儲存結構。所述阻擋結構中的每個阻擋結構的一垂直尺寸與在所述阻擋結構之上的所述多個儲存結構中的一相應儲存結構的垂直尺寸在名義上相同。
本發明內容的另一個方面提供一種3D記憶體元件，其包括一記憶體疊層，包括多個導電層和與所述多個導電層交錯的多個介電層，以及一通道結構，沿著垂直方向延伸穿過所述記憶體疊層，並且所述通道結構包括。其中，所述通道結構包括彼此分離的多個阻擋結構，以及分別在所述多個阻擋結構之上的多個儲存結構，其中，所述儲存結構中的每個儲存結構在相應之一對所述介電層之間延伸，並與所述阻擋結構中的相應之一該阻擋結構平行。
本發明內容的又另一方面提供了用於形成3D記憶體元件的方法，包括以下步驟。在一基底之上形成一疊層結構，所述疊層結構包括多個第一層和與所述多個第一層交錯的多個第二層。形成沿著一垂直方向延伸穿過所述疊層結構的一開口。移除所述多個第二層的面向所述開口的部分以形成多個凹槽。 沿著所述多個凹槽的側壁形成多個阻擋結構。分別在所述多個阻擋結構之上形成多個儲存結構，使得所述多個阻擋結構中的每個阻擋結構的一垂直尺寸與在所述多個阻擋結構之上的所述多個儲存結構中的一相應儲存結構的垂直尺寸在名義上相同。
100:3D記憶體元件
102:基底
104:記憶體疊層
106:導電層
108:介電層
110:通道結構
112:半導體插塞
113:突出部分
114:儲存膜
115:非突出部分
116:阻擋結構
118:儲存層
118A:儲存結構
118B:保護結構
120:穿隧層
122:上覆層
124:通道插塞
126:半導體通道
202:矽基底
204:介電質疊層
206:犧牲層
208:介電層
210:開口
212:單晶矽插塞
216:阻擋結構
218:儲存層
220:凹槽
221:穿隧層
222:上覆層
226:半導體通道
228:通道插塞
234:通道結構
302:犧牲層
402:犧牲層
404:犧牲層
500:方法
502:步驟
504:步驟
506:步驟
508:步驟
510:步驟
512:步驟
600:方法
601:方法
602:步驟
603:步驟
604:步驟
605:步驟
606:步驟
607:步驟
609:步驟
611:步驟
700:方法
702:步驟
704:步驟
706:步驟
218':儲存結構
302':剩餘部分
402':剩餘部分
404':剩餘部分
LB:阻擋長度
LG:閘極長度
LT:陷阱長度
X:方向
Y:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。
圖1A和圖1B示出根據本發明內容的一些實施方式的示例性3D記憶體元件的剖面的側視圖。
圖2A至圖2G示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性製造製程剖面示意圖。
圖3A至圖3C示出根據本發明內容的一些實施方式的用於形成3D記憶體元件中的阻擋結構的示例性製造製程剖面示意圖。
圖4A至圖4F示出根據本發明內容的一些實施方式的用於形成3D記憶體元件中的阻擋結構的另一示例性製造製程剖面示意圖。
圖5示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性方法的步驟流程圖。
圖6A示出根據本發明內容的一些實施方式的用於形成3D記憶體元件中的阻擋結構的示例性方法的步驟流程圖。
圖6B示出根據本發明內容的一些實施方式的用於形成3D記憶體元件中的阻 擋結構的另一示例性方法的步驟流程圖。
圖7示出根據本發明內容的一些實施方式的用於形成3D記憶體元件中的儲存結構的示例性方法的步驟流程圖。
圖8示出通道結構的電子顯微圖像。
將參考附圖描述本發明內容的實施方式。
接下來文中實施例的具體配置和設置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和設置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本發明所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是 可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在...上」、「在...之上」和「在...上方」的含義應以最寬廣的方式來解釋，使得「在...上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在...之上」或「在...上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本發明使用例如「在...之下」、「在...下方」、「下」、「在...之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本發明使用的空間相關描述詞。
如本發明所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可置換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本發明所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層(其中形成有接觸、互連線和/或垂直互連插塞(VIA))以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本發明所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本發明所使用的，術語「三維(3D)記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本發明中稱為「記憶單元串」或「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶單元串相對於基底在垂直方向上延伸。如在本發明使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
電荷捕捉是在一些記憶體元件(例如3D NAND記憶體元件)中使用的半導體記憶體技術，其使用氮化矽膜作為儲存層以儲存電子。在一些記憶體元件中，一個記憶體單元的電荷捕捉層(例如，氮化矽膜)通常不沿著記憶單元串與另一記憶體單元的電荷捕捉層隔離。相反地，電荷捕捉層可在記憶單元串中的多個記憶體單元當中被共享。在電荷層在多個記憶體單元當中被共享的情況下，為一個記憶體單元捕捉的電荷可擴散至另一記憶體單元，從而引起在相鄰記憶體單元之間的電荷擴散(也被稱為電荷遷移)。電荷擴散可能對資料保留特性造成問題並引起干擾問題，特別是當3D記憶體元件繼續垂直地按比例擴大且單元尺寸和間距積極地縮小。
避免在電荷捕捉層中的電荷遷移問題的一種方法是針對每個記憶體單元將連續的氮化矽膜切割成單獨的部分，從而在物理上阻止電荷在記憶體單元之間擴散。由這樣的方法形成的每個通道結構的側壁通常具有在側視圖中的蛇形剖面，以及連續阻擋層(即，通道結構的最外面的層)沿著蛇形剖面(例如，如圖8所示)，電荷捕捉層形成在連續阻擋層之上。於是，在每個記憶體單元中，電荷捕捉層的相應部分的垂直尺寸(例如，圖8中的陷阱長度LT)變得比阻擋層的相應部分的垂直尺寸(例如，圖8中的阻擋長度LB)和相應的閘極長度(例如，圖8中的LG)小。換句話說，蛇形阻擋層的部分在電荷捕捉層的每個部分和閘極到閘極介電層之間橫向地延伸，使陷阱長度LT變得比閘極長度LG小。在陷阱長度LT和閘極長度LG之間的差異以及垂直地在電荷捕捉層部分和閘極到閘極介電層之間的額外阻擋層部分可以引起在每個記憶體單元中的電場的不均勻分佈，從而影響3D記憶體元件的性能。
為了改善上文提到的問題，本發明內容提供了一種解決方案，其中，通道結構具有在3D記憶體元件中的突出部分，其在名義上具有相同的陷阱長度和閘極長度。根據本發明一些實施例，彼此分離的多個阻擋結構(不同於在一些已知解決方案中沿著通道結構的蛇形剖面的連續阻擋層)不橫向地延伸，以佔據在每個儲存部分和閘極到閘極介電層之間的空間，這減小在已知解決方案中的儲存部分的陷阱長度。於是，在每個記憶體單元中的電場可以更均勻地分佈，使記憶體單元的控制變得更容易。可以使用各種方法來形成本文公開的通道結構。
圖1A和圖1B示出根據本發明內容的一些實施方式的示例性3D記憶體元件100的剖面的側視圖。3D記憶體元件100可以包括基底102，其可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化矽(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)、絕緣上覆鍺(GOI)或任何其它適當的材料。根據本發明一些實施例，基底102是經薄化的基底(例如，半導體層)，其通過研磨、蝕刻、化學氣相沉積(CMP)或其任何組合而薄化。應注意的是，在圖1A和圖1B中標示出X方向和Y方向以進一步示出在3D記憶體元件100中的部件的空間關係。3D記憶體元件100的基底102包括在X方向(即，橫向方向)上橫向地延伸的兩個橫向表面(例如，頂表面和底表面)。如在本文使用的，當基底在Y方向上位於3D記憶體元件的最低平面中時，一個部件(例如，層或元件)是否在3D記憶體元件(例如，3D記憶體元件100)的另一部件(例如，或層或元件)「上」、「上方」還是「下方」是在Y方向(即，垂直方向)上相對於3D記憶體元件的基底(例如，基底102)而確定的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
3D記憶體元件100可以是單塊3D記憶體元件的部分。術語「單塊」 意指在單個基底上形成的3D記憶體元件的部件(例如，周邊元件和記憶體陣列元件)。對於單塊3D記憶體元件，由於周邊器件的製作和記憶體陣列元件的製作的錯綜複雜，製造製程中常遇到額外的限制。舉例來說，記憶體陣列元件(例如，NAND記憶單元串)的製造由與在同一基底上已形成或將形成的周邊器件相關聯的熱預算限制。
可選地，3D記憶體元件100可以是非單塊3D記憶體元件的部分，其中，部件(例如，周邊器件和記憶體陣列元件)可單獨地在不同的基底上形成並接著例如以面對面方式被鍵合。根據本發明一些實施例，記憶體陣列元件基底(例如，基底102)保留作為鍵合非單塊3D記憶體元件的基底，且周邊器件(例如，包括用於3D記憶體元件100的驅動的任何合適的數位、類比和/或混合信號周邊電路，例如，頁面緩衝器、解碼器和鎖存器；未示出)翻轉並朝著記憶體陣列元件(例如，NAND記憶單元串)面向下用於混合鍵合。應理解，根據本發明一些實施例，記憶體陣列元件基底(例如，基底102)翻轉並朝著周邊器件(未示出)面向下用於混合鍵合，使得在鍵合非單塊3D記憶體元件中，記憶體陣列元件在周邊器件之上。記憶體陣列元件基底(例如，基底102)可以是經薄化的基底(其不是鍵合非單塊3D記憶體元件的基底)，且非單塊3D記憶體元件的後段製程(BEOL)互連可在經薄化的記憶體陣列元件基底的背側上形成。
根據本發明一些實施例，3D記憶體元件100是NAND快閃記憶體元件，其中，在基底102之上垂直地延伸的NAND記憶單元串的陣列中提供記憶體單元。每個NAND記憶單元串可以為穿過多個對延伸的通道結構110的形式，每個對包括導電層106和介電層108(在本文被稱為“導電/介電層對”)。堆疊的導體/介電層對在本文也被稱為“記憶體疊層”104。根據本發明一些實施例，焊墊 層(未示出)(例如，氧化矽層)形成在基底102和記憶體疊層104之間。在記憶體疊層104中的導電/介電層對的數量(例如，32、64、96、128、160、192、224、256等)可確定在3D記憶體元件100中的記憶體單元的數量。記憶體疊層104可包括多個垂直交錯的導電層106和介電層108。在記憶體疊層104中的導電層106和介電層108可在垂直方向上交替。導電層106可包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層106可包括由粘接層和閘極介電層包圍的閘極電極(閘極線)。導電層106的閘極電極可作為字線橫向地延伸，終止於記憶體疊層104的一個或多個階梯結構處。介電層108可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。雖然圖中未示出，應理解，根據本發明一些實施例，記憶體疊層104具有多疊層架構，其包括堆疊在彼此之上的多個記憶體疊層以增加導體/介電層對的數量。
如圖1A和圖1B所示，通道結構110可包括在通道結構110的下部分中(例如，在下端處)的半導體插塞112。如在本文使用的，當基底102位於3D記憶體元件100的最低平面中時，部件(例如，通道結構110)的「上端」是在Y方向上更遠離基底102的端部，以及部件(例如，通道結構110)的「下端」是在Y方向上更接近基底102的端部。在一些實例中，半導體插塞112可包括在任何適合的方向上從基底102磊晶地生長的單晶體半導體材料(也被稱為「單晶半導體材料」)，例如，單晶矽。在單晶材料中，整個樣品的晶格可以一直到樣品的邊緣是連續的和不間斷的而沒有晶粒邊界。根據本發明一些實施例，半導體插塞112包括單晶矽(基底102的相同材料)。換句話說，半導體插塞112可包括與基底102的材料相同的磊晶地生長的半導體層。例如，基底102可以是矽基底，且半導體插塞112可以是單晶矽插塞。半導體插塞112可以起由通道結構110的源級 選擇閘極控制的通道的作用。
如圖1A和圖1B所示，在半導體插塞112之上，通道結構110可具有突出部分113和在垂直方向(例如，Y方向)上與突出部分113交錯的非突出部分115。根據一些實施方式，通道結構110的突出部分113面向記憶體疊層104的導電層106，以及通道結構110的非突出部分115面向記憶體疊層104的介電層108。根據本發明一些實施例，與非突出部分115比較，每個突出部分113橫向地(例如，在圖1A和圖1B中的X方向上)突出到相應的導電層106內。相反的，根據一些實施方式，每個非突出部分115面向相應的介電層108而不橫向地突出。也就是說，突出部分113的橫向尺寸(例如，在圖1A和圖1B中的X方向上)可大於通道結構110的非突出部分115的橫向尺寸。於是，根據本發明一些實施例，通道結構110的側壁具有在側視圖中的蛇形剖面，如圖1A和圖1B所示。
如圖1A和圖1B所示，通道結構110也可包括填充有半導體材料(例如，作為半導體通道126)和介電質材料(例如，作為儲存膜114)的開口。根據本發明一些實施例，儲存膜114是在半導體插塞112之上並沿著通道結構110的側壁的複合層。應理解，在一些實施例中，儲存膜114的底部可進一步在半導體插塞112的頂表面之上橫向地延伸。根據本發明一些實施例，儲存膜114包括從側壁朝著通道結構110的中心以這個順序的多個阻擋結構116、多個儲存結構118A和穿隧層120。
根據一些實施方式，不同於在已知解決方案中的阻擋層(其為在通道結構之上並沿著通道結構的側壁形成的連續層，沿著在側視圖中的通道結構的側壁的蛇形剖面)，阻擋結構116(也被稱為阻擋氧化物)是在通道結構110的 突出部分113中而不是非突出部分115中的分立結構。也就是說，根據一些實施方式，阻擋結構在通道結構110的非突出部分115中彼此分離，即，在突出部分113和非突出部分115中不是連續的。阻擋結構116可包括氧化矽、氮氧化矽、高介電常數(high-k)介電質或其任何組合。根據本發明一些實施例，阻擋結構116包括氧化矽。根據本發明一些實施例，閘極介電層(未示出)橫向地佈置在每個阻擋結構116和相應的導電層106之間。例如，閘極介電層可包括高介電常數介電層，包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZnO2)、氧化鉭(Ta2O5)等。
多個儲存結構118A(也被稱為儲存氮化物)可分別在多個阻擋結構116之上形成。儲存結構118A可包括氮化矽、氮氧化矽、矽或其任何組合。根據本發明一些實施例，儲存結構118A包括氮化矽。根據一些實施方式，如圖1A所示，儲存結構118A佈置在通道結構110的突出部分113中。也就是說，通道結構110的每個突出部分113可包括相應的阻擋結構116和在阻擋結構116之上的相應儲存結構118A。根據一些實施方式，每個儲存結構118A在相應對的介電層108之間延伸，且與阻擋結構116中的相應阻擋結構平行。不同於在已知解決方案中的連續阻擋層(其在儲存結構和相應對的介電層(即，閘極到閘極介電層)之間橫向地延伸)，分離的阻擋結構116不佔據垂直地在每個儲存結構118A和相應對的介電層108(在儲存結構118A之上和之下)之間的空間。因此，每個儲存結構118A可與記憶體疊層104的相應對的介電層108垂直地接觸。因此，根據一些實施方式，儲存結構118A的垂直尺寸(即，陷阱長度LT)與阻擋結構116的垂直尺寸(即，阻擋長度LB)在名義上相同。根據本發明一些實施例，因為阻擋結構116的垂直尺寸(即，阻擋長度LB)與導電層106(即，記憶體單元的閘極電極)的垂直尺寸(即，閘極長度LG)在名義上相同，儲存結構118A的垂直尺寸 (即，陷阱長度LT)與導電層106(即，閘極電極)的垂直尺寸(即，閘極長度LG)也在名義上相同。這不同於在已知解決方案中的通道結構，其中，陷阱長度LT小於閘極長度LG和阻擋長度LB(例如，在圖8中示出)。
在突出部分113中的每個儲存結構118A可以與相應的導電層106共平面，並可被由導電層106(即，記憶體單元的閘極電極)產生的電場影響。於是，儲存結構118A可儲存來自半導體通道126的電荷(例如，電子或電洞)。在儲存結構118A中的電荷的儲存或移除可影響接通/斷開狀態和/或半導體通道126的電導率。因為每個導電層106和相應的儲存結構118A可具有名義上相同的垂直尺寸，與已知的解決方案比較，由導電層106產生並施加到儲存結構118A的電場可以在通道結構110中是更均勻的，從而使對在儲存結構118A中的電荷的儲存或移除的控制變得更容易。
雖然儲存結構118A在圖1A中被示為彼此分離，應理解，在一些實施例中，儲存結構118A可以是連續儲存層的部分。例如，根據一些實施方式，如圖1B所示，儲存層118包括具有不同厚度的兩種類型的結構(例如，在圖1B中的X方向上)：在通道結構110的突出部分113中的多個儲存結構118A以及連接在通道結構110的非突出部分115中的儲存結構118A的多個保護結構118B。根據本發明一些實施例，在通道結構110的非突出部分115中的每個保護結構118B與相應的介電層108(例如，閘極到閘極介電層)共平面，且根據一些實施方式，可以不被由導電層106產生的電場影響。不是儲存電荷，保護結構118B可在3D記憶體元件100的製造製程期間連接相鄰的儲存結構118A並保護介電層108。根據本發明一些實施例，在通道結構110的非突出部分115中的保護結構118B連接在通道結構110的突出部分113中的儲存結構118A，使得儲存層118是連續的。保護結構 118B和儲存結構118A可具有相同的材料，例如氮化矽。
應理解，儲存層118的每個保護結構118B的厚度需要足夠小，以抑制在儲存層118的相鄰儲存結構118A之間的電荷遷移。另一方面，儲存層118的保護結構118B的厚度不能太小，以便在製造製程期間保護在下面的介電層108。根據本發明一些實施例，保護結構118B的厚度在大約1nm和大約5nm之間，例如在1nm和5nm之間(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由這些值中的任一個由下端劃界的任何範圍或在由這些值中的任兩個限定的任何範圍中)。由於通道結構110的突出部分113的比非突出部分115的橫向尺寸更大的橫向尺寸，儲存結構118A的厚度可大於保護結構118B的厚度，這可允許電荷儲存在其中。根據本發明一些實施例，儲存結構118A的厚度在大約10nm和大約20nm之間，例如在10nm和20nm之間(例如，10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm，例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由這些值中的任一個由下端劃界的任何範圍或在由這些值中的任兩個限定的任何範圍中)。
如圖1A和圖1B所示，穿隧層120(也被稱為穿隧氧化物)可在儲存結構118A之上形成。根據本發明一些實施例，穿隧層120的厚度在儲存層118(例如，在圖1B中示出)之上在名義上是相同的。根據一些實施方式，穿隧層120在突出部分113中和在非突出部分115中是連續的。因此，在通道結構110的突出部分113和非突出部分115中的穿隧層120的厚度可以是名義上相同的。來自半導體通道126的電荷(例如，電子或電洞)可穿過穿隧層120穿隧到儲存結構118A。穿隧層120可包括氧化矽、氮氧化矽或其任何組合。根據本發明一些實施例，阻 擋結構116包括氧化矽，儲存結構118A包括氮化矽，以及穿隧層120包括氧化矽。儲存膜114因此可被稱為電荷捕捉類型的3D NAND快閃記憶體的「ONO」儲存膜。
如圖1A和圖1B所示，半導體通道126可在穿隧層120之上形成。根據本發明一些實施例，半導體通道126的厚度在穿隧層120之上在名義上是相同的。根據一些實施方式中，半導體通道126在突出部分113中和在非突出部分115中是連續的。因此，在通道結構110的突出部分113和非突出部分115中的半導體通道126的厚度可以是名義上相同的。半導體通道126可向儲存結構118A提供電荷(例如，電子或電洞)，穿隧通過穿隧層120。半導體通道126可包括矽，例如非晶形矽、多晶矽或單晶矽。根據本發明一些實施例，半導體通道126包括多晶矽。如圖1A和圖1B所示，根據本發明一些實施例，半導體通道126的底部穿過穿隧層120的底部垂直地延伸以與半導體插塞112接觸，使得半導體插塞112電性地連接到半導體通道126。根據本發明一些實施例，通道結構110的剩餘空間部分地或全部填充有包括介電質材料(例如，氧化矽)的上覆層122(在其中有或沒有空氣間隙的情況下)。上覆層122可在半導體通道126之上形成。根據本發明一些實施例，NAND記憶單元串的每個記憶體單元包括相應的阻擋結構116、相應的儲存結構118A，以及在通道結構110的相應突出部分113中的穿隧層120和半導體通道126的部分。
根據本發明一些實施例，通道結構110還包括在通道結構110的上部分中(例如，在上端處)的通道插塞124。通道插塞124可在半導體通道126之上並與半導體通道126的上端接觸，以增加用於位線接觸的接觸區域。通道插塞124可包括半導體材料(例如，多晶矽)。通過在3D記憶體元件100的製造期間覆蓋 每個通道結構110的上端，通道插塞124可以起蝕刻停止層的作用，以防止對在通道結構110中填充的介電質(例如，氧化矽和氮化矽)的蝕刻。根據本發明一些實施例，通道插塞124也起NAND記憶單元串的漏極的部分的作用。
雖然未在圖1A和圖1B中示出，應理解，任何其它適當的部件可作為3D記憶體元件100的部分而被包括。例如，閘極線狹縫、陣列共用源極(ACS)和局部接觸結構(例如，位線接觸結構、字線接觸結構和源極線接觸結構)可被包括在3D記憶體元件100中用於充填，即，電性地連接通道結構110用於到互連(例如，中段製程(MEOL)互連和BEOL互連)的金屬佈線。根據本發明一些實施例，3D記憶體元件100還包括周邊器件，例如任何適當的數位、類比及/或混合信號控制和感測電路，其包括但不限於頁面緩衝器、解碼器(例如行解碼器和列解碼器)、感測放大器、驅動器(例如字元線驅動器)、電荷泵、電流或電壓參考或者電路的任何主動或被動元件(例如電晶體、二極管、電阻器或電容器)。
圖2A至圖2G示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性製造製程。圖5示出根據本發明內容的一些實施方式的用於形成3D記憶體元件的示例性方法500的流程圖。在圖2A至圖2G和圖5中描繪的3D記憶體元件的實施例包括在圖1A中描繪的3D記憶體元件100。圖2A至圖2G和圖5將在一起被描述。應當理解，本發明之並不限於方法500中所示的步驟，也可以在方法500所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法500的步驟可以用不同的順序或同時進行。
參考圖5，方法500在步驟502處開始，在步驟502中，在基底之上形 成疊層結構。根據本發明一些實施例，基底可以是矽基底。疊層結構可包括多個垂直地交錯的第一層和第二層。根據本發明一些實施例，疊層結構包括介電質疊層，其包括垂直地交錯的介電層和犧牲層。根據本發明一些實施例，第一層包括氧化矽，以及第二層包括氮化矽。
如圖2A所示，在矽基底202之上形成包括垂直地交錯的第一介電層208和第二介電層(在本文被稱為「犧牲層」206，在本文一起被稱為「介電層對」)的介電質疊層204。根據本發明一些實施例，通過在介電質疊層204的形成之前在矽基底202上沉積介電質材料(例如，氧化矽或熱氧化)來在介電質疊層204和矽基底202之間形成焊墊層(未示出)。介電層208和犧牲層206可以可選地沉積在矽基底202之上以形成介電質疊層204。根據本發明一些實施例，每個介電層208包括一層氧化矽，且每個犧牲層206包括一層氮化矽。可通過一種或多種薄膜沉積製程(包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其組合)來形成介電質疊層204。應理解，在一些實施例中，可在矽基底202之上形成包括垂直地交錯的介電層208和導電層的疊層結構。例如，每個介電層208可包括一層氧化矽，以及每個導電層可包括一層多晶矽。
方法500繼續進行到步驟504，如圖5所示，其中，形成穿過介電質疊層垂直地延伸的開口。如圖2A所示，形成穿過介電質疊層204垂直地延伸的開口210。根據本發明一些實施例，穿過介電質疊層204形成多個開口210，使得每個開口210在稍後的製程中用於使單獨的通道結構生長的位置。根據本發明一些實施例，用於形成開口210的製造製程包括濕蝕刻和/或乾蝕刻，例如，深離子反應蝕刻(DRIE)。根據本發明一些實施例，開口210進一步延伸穿過矽基底202的頂 部。穿過介電質疊層204的蝕刻製程可以不在矽基底202的頂表面處停止，且可繼續蝕刻矽基底202的部分。根據本發明一些實施例，單獨的蝕刻製程用於在穿過介電質疊層204蝕刻之後蝕刻矽基底202的部分。如上所述，應理解，在一些實施例中，可形成穿過另一類型的疊層結構垂直地延伸的開口210，疊層結構包括垂直地交錯的介電層208和導電層。
如圖2B所示，根據本發明一些實施例，通過用在任何適當的方向上從矽基底202(例如，從底表面和/或側表面)磊晶地生長的單晶矽選擇性地填充開口210的下部分來形成單晶矽插塞212。用於使單晶矽插塞212生長的製造製程可包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或其組合。
方法500繼續進行到步驟506，如圖5所示，其中，第二層的面向開口的部分被移除以形成多個凹槽。根據本發明一些實施例，為了移除犧牲層的部分，可進行相對於第一層具有蝕刻選擇性的濕蝕刻以移除第二層的部分。
如圖2B所示，通過移除面向開口210的側壁的犧牲層206的部分來形成多個凹槽220。根據一些實施方式，在犧牲層206和開口210之間橫向地形成凹槽220。可通過穿過開口210進行相對於介電層208具有蝕刻選擇性的濕蝕刻來回蝕刻部分犧牲層206來形成凹槽220。在犧牲層206包括氮化矽以及介電層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑通過開口210被提供以蝕刻犧牲層206的面向開口210的部分，以形成凹槽220。根據一些實施方式，通過控制蝕刻速率和/或蝕刻時間，只有犧牲層206的部分被蝕刻至獲得期望橫向尺寸(例如，在X方向上)。如上所述，應理解，在一些實施例中，通過(例如，使用相 對於介電層208的選擇性濕蝕刻)移除面向開口210的側壁的面向層的部分，來形成多個凹槽220。在導電層包括多晶矽以及介電層208包括氧化矽的一個實施例中，包括羥化四甲銨(TMAH)的濕蝕刻劑可穿過開口210被提供以蝕刻導電層的面向開口210的部分，以形成凹槽220。還理解，在一些實施例中，用於形成凹槽220的濕蝕刻製程可以是在形成單晶矽插塞212之前的清洗製程的部分。也就是說，可在凹槽220的形成之後形成單晶矽插塞212。
方法500繼續進行到步驟508，如圖5所示，其中，沿著凹槽的側壁形成多個阻擋結構。根據本發明一些實施例，為了形成多個阻擋結構，第二層的剩餘部分的鄰接凹槽的側壁的部分被氧化。
如圖2C所示，多個阻擋結構216分別沿著凹槽220的側壁形成。根據本發明一些實施例，面向相應凹槽220的側壁的每個犧牲層206(在蝕刻之後)的相應部分被氧化以形成天然氧化物作為相應的阻擋結構216。可通過熱氧化製程和/或化學氧化製程來執行氧化製程。在犧牲層206包括氮化矽的一些實施方式中，阻擋結構216包括氧化矽。應理解，根據氧化製程(例如，氮原子和離子從天然氧化物移除的程度)，阻擋結構216可以是全部氧化矽、全部氮氧化矽以及氧化矽和氮氧化矽的混合物。根據本發明一些實施例，通過熱氧化製程來氧化犧牲層206的部分。使用分子氧作為氧化劑的乾氧化或使用水蒸氣作為氧化劑的濕氧化可用於在例如不大於大約850℃的溫度下形成阻擋結構216。例如，熱氧化可包括原位蒸汽生成(ISSG)製程，其使用氧氣和氫氣來產生以蒸汽的形式的水。
可以利用控制氧化製程，使得只有犧牲層206的部分被氧化，保持犧 牲層206的剩餘部分完整無損。可通過熱氧化溫度和/或時間來控制因而得到的阻擋結構216的厚度。根據本發明一些實施例，通過例如包括臭氧的化學氧化製程來氧化犧牲層206的部分。根據本發明一些實施例，濕化學物質是氫氟酸和臭氧(例如，FOM)的混合物。可通過濕化學成分、溫度和/或時間來控制因而得到的阻擋結構216的厚度。如上所述，應理解，在一些實施例中，另一類型的疊層結構的導電層(例如，多晶矽層)的部分可被氧化，以沿著凹槽220的側壁形成阻擋結構216(例如，包括氧化矽)。
沿著凹槽的側壁的阻擋結構的形成並不被上文關於圖2B和圖2C所述的實施例限制。圖3A至圖3C示出根據本發明內容的一些實施方式的用於形成在3D記憶體元件中的阻擋結構的示例性製造製程。圖6A示出根據本發明內容的一些實施方式的用於形成在3D記憶體元件中的阻擋結構的示例性方法600的流程圖。
參考圖6A，方法600在步驟602開始，在步驟602中，沿著開口的側壁以及凹槽的側壁及頂表面和底表面形成第一犧牲層。根據本發明一些實施例，第一犧牲層包括氮化矽。如圖3A所示，沿著開口210的側壁以及凹槽220(例如，在圖2B中示出)的側壁及頂表面和底表面形成犧牲層302。根據本發明一些實施例，通過穿過開口210使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)沉積一層氮化矽來形成犧牲層302。根據本發明一些實施例，ALD製程用於精確地控制犧牲層302的厚度，使得犧牲層302覆蓋開口210的側壁以及凹槽220的側壁及頂表面和底表面。
方法600繼續進行到步驟604，如圖6A所示，其中，移除第一犧牲層 的沿著開口的側壁以及凹槽的頂表面和底表面的部分。根據本發明一些實施例，為了移除第一犧牲層的部分，可進行相對於第一層具有選擇性的濕蝕刻來移除第一犧牲層的部分。如圖3B所示，沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層302(例如，在圖3A中示出)的部分被移除，保留沿著凹槽220的側壁的犧牲層302的剩餘部分302’與犧牲層206接觸。根據本發明一些實施例，通過相對於介電層208選擇性地濕蝕刻犧牲層302，來移除沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層302的部分。在犧牲層302包括氮化矽以及介電層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口210被提供以蝕刻犧牲層302。可控制蝕刻速率和/或蝕刻時間，使得沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層302的部分被移除，保留沿著凹槽220的側壁的犧牲層302的剩餘部分302’。
方法600繼續進行到步驟606，如圖6A所示，其中，氧化第一犧牲層的沿著凹槽的側壁的剩餘部分。如圖3C所示，沿著凹槽220的側壁的犧牲層302的剩餘部分302’被氧化以形成阻擋結構216。可通過熱氧化製程和/或化學氧化製程來執行氧化製程。可以利用控制氧化製程，使得只有犧牲層302的剩餘部分302’被氧化，保持犧牲層206完整無損，如上文詳細描述的。應理解，上文關於圖3A至圖3C和6A所述的用於形成阻擋結構216的製程可類似地應用於也包括垂直地交錯的介電層208和導電層的另一類型的疊層結構。
圖4A至圖4F示出根據本發明內容的一些實施方式的用於形成在3D記憶體元件中的阻擋結構的另一示例性製造製程。圖6B示出根據本發明內容的一些實施方式的用於形成在3D記憶體元件中的阻擋結構的另一示例性方法601的流程圖。
參考圖6B，方法601在步驟603開始，在步驟603中，沿著開口的側壁以及凹槽的側壁及頂表面和底表面形成第一犧牲層。根據本發明一些實施例，第一犧牲層包括氮化矽。如圖4A所示，沿著開口210的側壁以及凹槽220(例如，在圖2B中示出)的側壁及頂表面和底表面形成犧牲層402。根據本發明一些實施例，通過穿過開口210使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)沉積一層氮化矽來形成犧牲層402。根據本發明一些實施例，ALD製程用於精確地控制犧牲層402的厚度，使得犧牲層402覆蓋開口210的側壁以及凹槽220的側壁及頂表面和底表面。與可完全填充凹槽220的圖3A中的犧牲層302相比，圖4A中的犧牲層402的厚度可以小於犧牲層302的厚度，使得犧牲層402可以不完全地填充凹槽220，為未來的製程(例如，形成另一犧牲層)保留空間。
方法601繼續進行到步驟605，如圖6B所示，其中，在第一犧牲層之上形成第二犧牲層。根據本發明一些實施例，第二犧牲層包括多晶矽。如圖4B所示，在犧牲層402之上形成犧牲層404。根據本發明一些實施例，通過穿過開口210使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)沉積一層多晶矽(或不同於犧牲層402的材料的任何其它適當的材料)來形成犧牲層404。根據本發明一些實施例，ALD製程用於精確地控制犧牲層404的厚度，使得犧牲層404完全覆蓋沿著開口210的側壁以及凹槽220的側壁及頂表面和底表面的犧牲層402。
方法601繼續進行到步驟607，如圖6B所示，其中，移除第二犧牲層的部分，保留在凹槽中的第二犧牲層的剩餘部分，以暴露第一犧牲層的沿著開 口的側壁以及凹槽的頂表面和底表面的部分。根據本發明一些實施例，為了移除第二犧牲層的部分，可進行相對於第一犧牲層具有選擇性的濕蝕刻以移除第二犧牲層的部分。如圖4C所示，沿著開口201的側壁以及凹槽220的頂表面和底表面的犧牲層404(例如，在圖4B中示出)的部分被移除，保留在凹槽220(例如，在圖2B中示出)中的犧牲層404的剩餘部分404’，以暴露沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層402的部分。根據本發明一些實施例，通過相對於犧牲層402選擇性地濕蝕刻犧牲層404，來移除沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層404的部分。在犧牲層404包括多晶矽以及犧牲層402包括氮化矽的一些實施方式中，包括TMAH的濕蝕刻劑穿過開口210被提供以蝕刻犧牲層404。可控制蝕刻速率和/或蝕刻時間，使得沿著開口210的側壁的犧牲層404的部分被移除，保留在凹槽220中的犧牲層404的剩餘部分404’。如圖4C所示，在凹槽220中的犧牲層404的剩餘部分404’可覆蓋沿著凹槽220的側壁的犧牲層402的部分。
方法601繼續進行到步驟609，如圖6B所示，其中，移除第一犧牲層的暴露部分。根據本發明一些實施例，為了移除第一犧牲層的暴露部分，相對於第二犧牲層的剩餘部分和第一層選擇性地濕蝕刻第一犧牲層的暴露部分。如圖4D所示，沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層402(例如，在圖4C中示出)的暴露部分被移除，保持沿著凹槽220的側壁的犧牲層402的剩餘部分402’完整無損。根據本發明一些實施例，通過相對於介電層208和犧牲層404的剩餘部分404’選擇性地濕蝕刻犧牲層402的暴露部分，來移除犧牲層402的暴露部分。在犧牲層404包括多晶矽、犧牲層402包括氮化矽以及介電層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口210被提供以蝕刻犧牲層402。犧牲層404的剩餘部分404’可充當蝕刻遮罩，以在蝕刻期間保護沿著 凹槽220的側壁(即，與犧牲層206接觸)的犧牲層402的剩餘部分402’。也可控制蝕刻速率和/或蝕刻時間，使得沿著開口210的側壁以及凹槽220的頂表面和底表面的犧牲層402的部分被移除，保留沿著凹槽220的側壁的犧牲層402的剩餘部分402’。
方法601繼續進行到步驟611，如圖6B所示，其中，氧化第一犧牲層的沿著凹槽的側壁的剩餘部分。如圖4E所示，可進行相對於犧牲層402的剩餘部分402’和介電層208具有選擇性的濕蝕刻來移除犧牲層404的剩餘部分404’(例如，在圖4D中示出)。如圖4F所示，沿著凹槽220的側壁的犧牲層402的剩餘部分402’被氧化，以形成阻擋結構216。可通過熱氧化製程和/或化學氧化製程來執行氧化製程。可以利用控制氧化製程，使得只有犧牲層402的剩餘部分402’被氧化，保持犧牲層206完整無損，如上文詳細描述的。應理解，上文關於圖4A至圖4F和6B所述的用於形成阻擋結構216的製程可類似地應用於也包括垂直地交錯的介電層208和導電層的另一類型的疊層結構。
請回到圖5，方法500繼續進行到步驟510，如圖5所示，其中，多個儲存結構分別在阻擋結構之上形成，使得阻擋結構中的每個阻擋結構的垂直尺寸與在阻擋結構之上的儲存結構中的相應儲存結構的垂直尺寸在名義上相同。根據本發明一些實施例，為了形成多個儲存結構，沿著開口的側壁、凹槽的頂表面和底表面以及在阻擋結構之上的凹槽的側壁形成儲存層，並移除儲存層的部分。
如圖2D所示，在阻擋結構216之上沿著開口210的側壁、凹槽220(例如，在圖2C中示出)的頂表面和底表面以及凹槽220的側壁形成儲存層218。根 據本發明一些實施例，通過穿過開口210使用一種或多種薄膜沉積製程(例如，ALD、CVD、PVD、任何其它適當的製程或其任何組合)沉積一層氮化矽來形成儲存層218。根據本發明一些實施例，ALD製程用於精確地控制儲存層218的厚度。例如，儲存層218的厚度沿著開口210的側壁以及凹槽220的側壁及頂表面和底表面在名義上是相同的。根據本發明一些實施例，儲存層218的厚度(例如，在圖2D中的Y方向上)在名義上是每個凹槽220的深度的一半，以在垂直方向上完全填充凹槽220。另一方面，阻擋結構216和儲存層218也可在圖2D中的橫向方向(例如，X方向)上完全地填充凹槽220。根據本發明一些實施例，儲存層218的厚度在大約5nm和大約20nm之間，例如，在5nm和20nm之間(例如，5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、20nm、由這些值中的任一個由下端劃界的任何範圍或在由這些值中的任兩個限定的任何範圍中)。
如圖2E所示，沿著開口210的側壁的儲存層218(例如，在圖2D中示出)的部分可被移除，保留在凹槽220(例如，在圖2C中示出)中的儲存層218的剩餘部分，以分別在阻擋結構216之上形成儲存結構218’。因為儲存層218可完全地填充凹槽220，在蝕刻之後的在凹槽220中的儲存層218的剩餘部分(即，每個儲存結構218’)可具有與相應的阻擋結構216名義上相同的垂直尺寸。根據本發明一些實施例，為了移除儲存層218的部分，相對於介電層208選擇性地濕蝕刻儲存層218。在儲存層218包括氮化矽且介電層208包括氧化矽的一些實施方式中，包括磷酸的濕蝕刻劑穿過開口210被提供以蝕刻儲存層218。也可控制蝕刻速率和/或蝕刻時間，使得儲存層218的沿著開口210的側壁的部分被移除，保持凹槽220中的儲存結構218’完整無損。
在阻擋結構之上的儲存結構的形成不被上文所述的實施例限制。圖7示出根據本發明內容的一些實施方式的用於形成在3D記憶體元件中的儲存結構的示例性方法700的流程圖。在步驟702處，在阻擋結構之上沿著開口的側壁、凹槽的頂表面和底表面以及凹槽的側壁形成儲存層。
根據本發明一些實施例，通過熱氧化或化學氧化中的至少一個來執行氧化。熱氧化可包括ISSG。可以通過控制氧化製程，使得只有儲存層218的部分被氧化，保持儲存層218的剩餘部分完整無損。可通過熱氧化溫度和/或時間來控制因而得到的天然氧化物(和儲存層218的剩餘部分)的厚度。根據本發明一些實施例，通過例如包括臭氧的化學氧化製程來氧化儲存層218的部分。根據本發明一些實施例，濕化學物質是氫氟酸和臭氧(例如，FOM)的混合物。可通過濕化學成分、溫度和/或時間來控制因而得到的天然氧化物的厚度。應理解，由於在凹槽220中的凸結構和凹結構，儲存層218的氧化速率可在其不同部分處改變，例如，在凹槽220中(面向犧牲層206)較慢，以及在凹槽220之外(在圖2D中，面向介電層208)並沿著開口210的側壁較快。於是，在氧化製程之後可減小儲存層218的剩餘部分的側壁粗糙度。
根據本發明一些實施例，氧化製程被控制，使得在氧化之後的儲存層218的剩餘部分包括具有不同厚度的兩個部分(例如，在X方向上)：在凹槽220中和在阻擋結構216之上的儲存結構218’，以及在凹槽220之外並面向介電層208的保護結構(在圖2E中未示出，例如，在圖1B中的保護結構118B)。由於凹槽220，儲存結構218’的厚度可大於保護結構的厚度。根據本發明一些實施例，氧化製程被控制以保留具有大約2nm到大約3nm的厚度的儲存層218的剩餘部分的保護結構，其可充當蝕刻停止層的作用，以在稍後的製程中保護在下面的介電層 208。根據一些實施方式，在氧化之後的儲存層218的剩餘部分保留具有非均勻厚度的連續層。根據本發明一些實施例，為了如所述精確地控制氧化厚度(和儲存層218的剩餘部分的厚度)，每次以相對小的氧化厚度增量執行多個氧化製程。
在步驟704處，儲存層的部分被氧化。在步驟706處，移除儲存層的被氧化的部分。根據本發明一些實施例，為了移除儲存層的被氧化的部分，相對於儲存層的剩餘部分選擇性地濕蝕刻儲存層的被氧化的部分。根據本發明一些實施例，儲存層包括氮化矽，且通過濕蝕刻使用的蝕刻劑包括氫氟酸。根據本發明一些實施例，儲存層的剩餘部分包括在凹槽220中和在阻擋結構216之上的儲存結構218’以及在凹槽220之外並面向介電層208的保護結構(在圖2E中未示出，例如，在圖1B中的保護結構118B)。應理解，上文關於圖2D和2E以及圖7描述的用於形成儲存結構218’的各種製程也可類似地應用於包括垂直地交錯的介電層208和導電層的另一類型的疊層結構。
請回到圖5，方法500繼續進行到步驟512，其中，穿隧層和半導體通道在儲存結構之上依序地形成。如圖2F所示，穿隧層221和半導體通道226在儲存結構218’之上依序地形成。根據本發明一些實施例，使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)在儲存結構218’之上依序地沉積一層氧化矽和一層多晶矽。根據本發明一些實施例，在針對半導體通道226沉積多晶矽之前，蝕刻穿過穿隧層221的底部，使得半導體通道226的底部與單晶矽插塞212接觸。如圖2F所示，根據本發明一些實施例，在半導體通道226之上形成上覆層222，以通過使用一種或多種薄膜沉積製程(包括但不限於PVD、CVD、ALD或其任何組合)將一層氧化矽沉積到開口210內，來部分地或 完全地填充開口210(在圖2E中)。
如圖2G所示，可例如通過回蝕刻半導體通道226、上覆層222和穿隧層221的頂部並用一層多晶矽填充所蝕刻的後部，來在半導體通道226之上並與半導體通道226接觸地形成通道插塞228。如圖2G所述，根據一些實施方式，因此穿過介電質疊層204形成包括通道插塞228、單晶矽插塞212、阻擋結構216、儲存結構218’、穿隧層221和半導體通道226的通道結構234。應理解，上文關於圖2F和圖2G描述的用於形成通道結構的製程也可類似地應用於也包括垂直地交錯的介電層208和導電層的另一類型的疊層結構。
根據本發明一些實施例，進一步執行閘極置換製程以用記憶體疊層(例如，在圖1A和圖1B中的記憶體疊層104)更換介電質疊層204。根據本發明一些實施例，例如通過濕蝕刻來移除犧牲層206(例如，氮化矽層)，以形成垂直地在介電層208之間的多個橫向凹槽(未示出)。根據本發明一些實施例，蝕刻劑穿過狹縫開口(未示出)被提供以相對於介電層208的氧化矽選擇性地蝕刻犧牲層206的氮化矽。具有氮化矽的犧牲層206的蝕刻可由具有氧化矽的阻擋結構216停止，以防止對通道結構234的進一步損壞。可接著穿過狹縫開口使用一種或多種薄膜沉積製程(例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)來沉積導電層(例如，鎢層)，以填充橫向凹槽。根據一些實施方式，記憶體疊層因此被形成有交錯的介電層208和導電層。應理解，閘極置換製程對包括垂直地交錯的介電層208和導電層的另一類型的疊層結構可能不是必要的。
綜合以上，本發明內容的一個方面提供一種3D記憶體元件，其包括一記憶體疊層，其包括多個導電層和與所述多個導電層交錯的多個介電層，以 及一通道結構，其沿著一垂直方向延伸穿過所述記憶體疊層，所述通道結構具有沿著一橫向方向突出並分別面向所述多個導電層的多個突出部分以及分別面向所述多個介電層而不沿著所述橫向方向突出的多個非突出部分。其中，所述通道結構包括有分別在所述突出部分中的多個阻擋結構，以及分別在所述突出部分中並在所述多個阻擋結構之上的多個儲存結構。所述阻擋結構中的每個阻擋結構的一垂直尺寸與在所述阻擋結構之上的所述多個儲存結構中的一相應儲存結構的垂直尺寸在名義上相同。
根據本發明一些實施例，所述多個阻擋結構在所述通道結構的所述非突出部分中彼此分離。
根據本發明一些實施例，所述儲存結構中的每個儲存結構沿著所述垂直方向與相應對的所述介電層接觸。
根據本發明一些實施例，所述儲存結構中的每個儲存結構的所述垂直尺寸與所述多個導電層中的相應導電層的垂直尺寸在名義上相同。
根據本發明一些實施例，所述通道結構還包括連接在所述通道結構的所述非突出部分中的所述多個儲存結構的多個保護結構。
根據本發明一些實施例，所述阻擋結構的材料包括氧化矽，並且所述儲存結構的材料包括氮化矽。
根據本發明一些實施例，所述通道結構還包括在所述儲存結構之上 的穿隧層以及在所述穿隧層之上的一半導體通道。
本發明內容的另一個方面提供一種3D記憶體元件，其包括一記憶體疊層，包括多個導電層和與所述多個導電層交錯的多個介電層，以及一通道結構，沿著垂直方向延伸穿過所述記憶體疊層，並且所述通道結構包括。其中，所述通道結構包括彼此分離的多個阻擋結構，以及分別在所述多個阻擋結構之上的多個儲存結構，其中，所述儲存結構中的每個儲存結構在相應之一對所述介電層之間延伸，並與所述阻擋結構中的相應之一該阻擋結構平行。
根據本發明一些實施例，所述儲存結構中的每個儲存結構沿著所述垂直方向與所述相應對的所述介電層接觸。
根據本發明一些實施例，所述阻擋結構中的每個阻擋結構的垂直尺寸與在所述阻擋結構之上的所述儲存結構中的一相應儲存結構的垂直尺寸在名義上相同。
根據本發明一些實施例，所述儲存結構中的每個儲存結構的所述垂直尺寸與所述多個導電層中的一相應導電層的垂直尺寸在名義上相同。
根據本發明一些實施例，所述阻擋結構的材料包括氧化矽，並且所述儲存結構的材料包括氮化矽。
根據本發明一些實施例，所述通道結構還包括在所述儲存結構之上的穿隧層以及在所述穿隧層之上的一半導體通道。
本發明內容的又另一方面提供了用於形成3D記憶體元件的方法，包括以下步驟。在一基底之上形成一疊層結構，所述疊層結構包括多個第一層和與所述多個第一層交錯的多個第二層。形成沿著一垂直方向延伸穿過所述疊層結構的一開口。移除所述多個第二層的面向所述開口的部分以形成多個凹槽。沿著所述多個凹槽的側壁形成多個阻擋結構。分別在所述多個阻擋結構之上形成多個儲存結構，使得所述多個阻擋結構中的每個阻擋結構的一垂直尺寸與在所述多個阻擋結構之上的所述多個儲存結構中的一相應儲存結構的垂直尺寸在名義上相同。
根據本發明一些實施例，為了形成所述多個阻擋結構，包括氧化所述多個第二層的面向所述多個凹槽的所述側壁的部分。
根據本發明一些實施例，形成所述多個阻擋結構包括以下步驟。沿著所述開口的側壁以及所述多個凹槽的所述側壁及頂表面和底表面形成第一犧牲層，移除沿著所述開口的所述側壁以及所述多個凹槽的所述頂表面和底表面的所述第一犧牲層的部分，以及氧化沿著所述凹槽的所述側壁的所述第一犧牲層的剩餘部分。
根據本發明一些實施例，其中所述第一犧牲層的材料包括氮化矽。
根據本發明一些實施例，移除所述第一犧牲層的所述部分包括相對於所述第一層選擇性地濕蝕刻所述第一犧牲層的所述部分。
根據本發明一些實施例，形成所述多個阻擋結構包括以下步驟。沿著所述開口的側壁以及所述多個凹槽的所述側壁以及頂表面和底表面形成第一犧牲層。在所述第一犧牲層之上形成第二犧牲層。移除所述第二犧牲層的部分，保留所述第二犧牲層的在所述凹槽中的一剩餘部分，以暴露所述第一犧牲層的沿著所述開口的所述側壁以及所述凹槽的所述頂表面和所述底表面的一暴露部分。移除所述第一犧牲層的所述暴露部分。氧化所述第一犧牲層的沿著所述凹槽的所述側壁的一剩餘部分。
根據本發明一些實施例，所述第一犧牲層的材料包括氮化矽，以及所述第二犧牲層的材料包括多晶矽。
根據本發明一些實施例，移除所述第二犧牲層的所述部分包括相對於所述第一犧牲層選擇性地濕蝕刻所述第二犧牲層的所述部分。
根據本發明一些實施例，移除所述第一犧牲層的所述暴露部分包括相對於所述第二犧牲層的所述剩餘部分和所述第一層選擇性地濕蝕刻所述第一犧牲層的所述暴露部分。
根據本發明一些實施例，形成所述多個儲存結構包括以下步驟。在所述多個阻擋結構之上沿著所述開口的側壁、所述多個凹槽的頂表面和底表面以及所述凹槽的所述側壁形成一儲存層。氧化所述儲存層的部分，以及移除所述儲存層的被氧化的部分。
根據本發明一些實施例，形成所述多個儲存結構包括以下步驟。在 所述多個阻擋結構之上沿著所述開口的側壁、所述凹槽的頂表面和底表面以及所述凹槽的所述側壁形成一儲存層，以及移除所述儲存層的部分。
根據本發明一些實施例，所述儲存層的材料包括氮化矽。
根據本發明一些實施例，移除所述多個第二層的所述部分包括相對於所述多個第一層選擇性地濕蝕刻所述多個第二層的所述部分。
根據本發明一些實施例，所述第一層的材料包括氧化矽，以及第二層包括氮化矽。
根據本發明一些實施例，在形成多個儲存結構之後，還包括在所述儲存結構之上依序地形成穿隧層和半導體通道。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功 能構建塊的邊界。可以定義置換邊界，只要適當地執行指定功能及其關係。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
102:基底
104:記憶體疊層
106:導電層
108:介電層
110:通道結構
112:半導體插塞
113:突出部分
114:儲存膜
115:非突出部分
116:阻擋結構
118A:儲存結構
120:穿隧層
122:上覆層
124:通道插塞
126:半導體通道
X:方向
Y:方向

Claims (20)

  1. 一種三維(3D)記憶體元件，包括：一基底；一記憶體疊層位於所述基底上，其包括多個導電層以及與所述多個導電層交錯的多個介電層；以及一通道結構，其沿著一垂直方向延伸穿過所述記憶體疊層，所述通道結構具有沿著一橫向方向突出並分別面向所述多個導電層的多個突出部分以及分別面向所述多個介電層而不沿著所述橫向方向突出的多個非突出部分，其中所述通道結構包括：一半導體插塞，位於所述通道結構的底部且與所述基底直接接觸；分別在所述多個突出部分中的多個阻擋結構；分別在所述多個突出部分中並在所述多個阻擋結構之上的多個儲存結構；以及沿著所述垂直方向延伸並且位在所述多個儲存結構的各者之上的一穿隧層；其中，所述多個阻擋結構中的每個阻擋結構的一垂直尺寸與在所述多個阻擋結構之上的所述多個儲存結構中的一相應儲存結構的垂直尺寸在名義上相同，所述穿隧層的一底面與所述半導體插塞直接接觸。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述多個阻擋結構在所述通道結構的所述多個非突出部分中彼此分離。
  3. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述多個儲 存結構中的各者沿著所述垂直方向與相應對的所述多個介電層接觸。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述多個儲存結構中的各者的所述垂直尺寸與所述多個導電層中的一相應導電層的垂直尺寸在名義上相同。
  5. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述通道結構還包括：連接在所述通道結構的所述多個非突出部分中的所述多個儲存結構的多個保護結構。
  6. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述多個阻擋結構的材料包括氧化矽，並且所述多個儲存結構的材料包括氮化矽。
  7. 根據申請專利範圍第1項所述的3D記憶體元件，其中，所述通道結構還包括：在所述穿隧層之上的一半導體通道，其中所述半導體通道的一底面與所述半導體插塞直接接觸。
  8. 一種三維(3D)記憶體元件，包括：一基底；一記憶體疊層位於所述基底上，其包括多個導電層和與所述多個導電層交錯的多個介電層；以及一通道結構，其沿著垂直方向延伸穿過所述記憶體疊層，並且所述通道結 構包括：一半導體插塞，位於所述通道結構的底部且與所述基底直接接觸；一穿隧層，位於所述半導體插塞上且沿著垂直方向延伸；多個阻擋結構，位於所述多個導電層與所述穿隧層之間並且彼此分離；以及分別在所述多個阻擋結構與所述穿隧層之間的多個儲存結構，其中，所述多個儲存結構其中的各者在該多個介電層其中的一對相應介電層之間延伸，並與所述多個阻擋結構中的一相應阻擋結構平行，所述穿隧層的一底面與所述半導體插塞直接接觸。
  9. 根據申請專利範圍第8項所述的3D記憶體元件，其中，所述儲存結構其中的各者沿著所述垂直方向與所述對相應介電層接觸。
  10. 根據申請專利範圍第8項所述的3D記憶體元件，其中，所述阻擋結構其中的各者的一垂直尺寸與在所述多個阻擋結構之上的所述多個儲存結構中的一相應儲存結構的一垂直尺寸在名義上相同。
  11. 根據申請專利範圍第10項所述的3D記憶體元件，其中，所述儲存結構其中的各者的所述垂直尺寸與所述多個導電層中的一相應導電層的垂直尺寸在名義上相同。
  12. 一種用於形成三維(3D)記憶體元件的方法，包括：在一基底之上形成一疊層結構，所述疊層結構包括多個第一層和與所述多個第一層交錯的多個第二層； 形成沿著一垂直方向延伸穿過所述疊層結構的一開口；於所述開口底部形成一半導體插塞，所述半導體插塞與所述基底直接接觸；移除所述多個第二層之面向所述開口的部分，以形成多個凹槽；沿著所述多個凹槽的側壁形成多個阻擋結構；分別在所述多個阻擋結構之上形成多個儲存結構，使得所述多個儲存結構填滿所述多個凹槽，且所述多個阻擋結構其中的各者的一垂直尺寸與在所述多個阻擋結構之上的所述多個儲存結構中的一相應儲存結構的一垂直尺寸在名義上相同；以及形成一穿隧層於所述開口內並覆蓋所述多個儲存結構，其中所述穿隧層的一底面與所述半導體插塞直接接觸。
  13. 根據申請專利範圍第12項所述的方法，其中，形成所述多個阻擋結構包括：氧化所述多個第二層之面向所述多個凹槽的所述側壁的部分。
  14. 根據申請專利範圍第12項所述的方法，其中，形成所述多個阻擋結構包括：沿著所述開口的側壁以及所述多個凹槽的所述側壁及頂表面和底表面形成一第一犧牲層；移除沿著所述開口的所述側壁以及所述多個凹槽的所述頂表面和底表面的所述第一犧牲層的一部分；以及氧化沿著所述凹槽的所述側壁的所述第一犧牲層的一剩餘部分。
  15. 根據申請專利範圍第14項所述的方法，其中，移除所述第一犧牲層的所述部分包括：進行相對於所述第一層具有選擇性的濕蝕刻以移除所述第一犧牲層的所述部分。
  16. 根據申請專利範圍第12項所述的方法，其中，形成所述多個阻擋結構包括：沿著所述開口的側壁以及所述多個凹槽的所述側壁及頂表面和底表面形成一第一犧牲層；在所述第一犧牲層之上形成一第二犧牲層；移除所述第二犧牲層的一部分，保留所述第二犧牲層在所述多個凹槽中的一剩餘部分，以暴露所述第一犧牲層沿著所述開口的所述側壁以及所述多個凹槽的所述頂表面和所述底表面的一暴露部分；移除所述第一犧牲層的所述暴露部分；以及氧化所述第一犧牲層的沿著所述凹槽的所述側壁的一剩餘部分。
  17. 根據申請專利範圍第16項所述的方法，其中：移除所述第二犧牲層的所述部分包括進行相對於所述第一犧牲層具有選擇性的濕蝕刻以移除所述第二犧牲層的所述部分；以及移除所述第一犧牲層的所述暴露部分包括進行相對於所述第二犧牲層的所述剩餘部分和所述第一層具有選擇性的濕蝕刻以移除所述第一犧牲層的所述暴露部分。
  18. 根據申請專利範圍第12項所述的方法，其中，形成所述多個儲存結構包括： 在所述多個阻擋結構之上沿著所述開口的側壁、所述多個凹槽的頂表面和底表面以及所述凹槽的所述側壁形成一儲存層；氧化所述儲存層的一部分；以及移除所述儲存層的被氧化的所述部分。
  19. 根據申請專利範圍第12項所述的方法，其中，形成所述多個儲存結構包括：在所述多個阻擋結構之上沿著所述開口的側壁、所述多個凹槽的頂表面和底表面以及所述多個凹槽的所述側壁形成一儲存層；以及移除所述儲存層的部分。
  20. 根據申請專利範圍第12項所述的方法，其中，移除所述多個第二層的所述部分包括：進行相對於所述多個第一層具有選擇性的濕蝕刻以移除所述多個第二層的所述部分。
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