TWI758017B - 具有新穎虛設通道結構的立體ｎａｎｄ記憶體元件及其形成方法 - Google Patents
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Abstract
提供了一種半導體元件。該半導體元件包括在垂直於該半導體元件的基底的垂直方向上交替佈置的字元線層和絕緣層的堆疊體。該堆疊體包括第一陣列區域和相鄰的第一階梯區域。該半導體元件包括虛設通道結構，該虛設通道結構在垂直方向上延伸穿過堆疊體的第一階梯區域中的字元線層和絕緣層。字元線層中的至少一個的位置比與字元線層中的該至少一個相鄰的絕緣層更加遠離虛設通道結構的中心軸。
Description
本發明係有關於半導體領域。在本發明內容中，提供了具有螺紋配置的虛設通道結構。虛設通道結構可以包括沿絕緣層並圍繞中心軸形成的第一側壁，以及沿字元線層並圍繞中心軸形成的第二側壁，其中第二側壁位於比第一側壁更遠離中心軸。基於螺紋配置，可以增加虛設通道結構的有效臨界尺寸(CD)。因此，可以減小虛設通道結構之間的間隔，並且可以防止階梯區域中的塌陷。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
快閃記憶體元件已經經過了快速發展。快閃記憶體元件能夠使所儲
存的資料保留長時間段而無需施加電壓。此外，快閃記憶體元件的讀取速率相對高，並且容易擦除所儲存的資料並將資料重新寫入快閃記憶體元件中。因此，已經在微電腦、自動控制系統等等中廣泛使用快閃記憶體元件。為了增加快閃記憶體元件的比特密度並降低比特成本，已開發了立體(3D)-NAND(非AND)記憶體元件。
3D-NAND記憶體元件可以包括位於基底之上的交替的字元線層和絕緣層的堆疊體。該堆疊體可以包括陣列區域和階梯區域。可以在陣列區域中形成通道結構，並且可以在階梯區域中形成虛設通道結構。虛設通道結構被配置為：當基於後閘極(gate-last)製造技術來形成字元線(或閘極線)層時支撐階梯區域，其中可以首先形成犧牲層，並且隨後利用字元線層來替代。近年來，隨著3D-NAND的單元層超過100層，基於後閘極製造技術來形成字元線層(或閘極線層)越來越具有挑戰性，這是因為在形成字元線層期間在階梯區域中會發生塌陷。
在本發明內容中，各實施例涉及一種包括螺紋配置中的虛設通道結構的3D-NAND記憶體元件並且提供了製造該3D-NAND記憶體元件的方法。
在本發明內容中，提供了一種半導體元件。該半導體元件可以包括在垂直於該半導體元件的基底的垂直方向上交替佈置的字元線層和絕緣層的堆疊體。該堆疊體可以包括第一陣列區域和相鄰的第一階梯區域。該半導體元件可以包括虛設通道結構，該虛設通道結構在垂直方向上延伸穿過堆疊體的第一階梯區域中的字元線層和絕緣層。字元線層中的至少一個的位置可以比與字元
線層中的該至少一個相鄰的絕緣層更加遠離虛設通道結構的中心軸。
在本發明的其中一些實施例中，各個字元線層可以位於比與相應字元線層相鄰的絕緣層更加遠離虛設通道結構的中心軸。
該半導體元件還可以包括在基底之上形成的隔離層，其中第一階梯區域可以位於該隔離層中，並且虛設通道結構可以延伸到基底中並在垂直方向上進一步延伸穿過該隔離層。
此外，虛設通道結構可以包括虛設層，該虛設層沿字元線層和絕緣層佈置並進一步延伸到基底中。
在本發明的其中一些實施例中，該半導體元件可以包括第二陣列區域，其中第一階梯區域被佈置在第一陣列區域與第二陣列區域之間。
在本發明的其中一些實施例中，該半導體元件可以包括第二階梯區域，其中第一陣列區域被佈置在第一階梯區域與第二階梯區域之間。
在本發明的其中一些實施例中，虛設通道結構可以具有垂直於中心軸的圓形橫截面。在本發明的其中一些實施例中，虛設通道結構可以具有垂直於中心軸的非圓形橫截面。
在虛設通道結構中，虛設層可以包括SiO、SiN、SiCN、SiCON、SiON或多晶矽中的至少一種。
該半導體元件還可以包括多個通道結構、一個或多個縫隙結構、以及多個字元線接觸。通道結構可以在第一陣列區域中形成，並延伸穿過字元線層和絕緣層並進一步延伸到基底中。該一個或多個縫隙結構可以在平行於基底的水平方向上延伸並進一步延伸到基底中。在本發明的其中一些實施例中，該一個或多個縫隙結構可以進一步延伸穿過第一陣列區域和第一階梯區域以被佈置在通道結構之中。字元線接觸可以在垂直方向上從第一階梯區域的字元線層延伸。
在本發明的其中一些實施例中，該半導體元件可以包括另一虛設通道結構，該另一虛設通道結構在垂直方向上延伸穿過堆疊體的第一陣列區域中的字元線層和絕緣層。
根據本發明內容的另一方面，提供了一種用於製造半導體元件的方法。在該方法中，可以形成初始堆疊體。該初始堆疊體可以包括在垂直於基底的垂直方向上交替佈置的犧牲層和絕緣層。該初始堆疊體可以包括第一陣列區域和相鄰的第一階梯區域。隨後可以形成虛設通道孔。虛設通道孔可以在垂直方向上延伸穿過第一階梯區域中的犧牲層和絕緣層並進一步延伸到基底中。可以執行蝕刻製程以使犧牲層的各部分從虛設通道孔的中心軸凹進，以使得犧牲層中的至少一個的位置比與犧牲層中的該至少一個相鄰的絕緣層更加遠離虛設通道孔的中心軸。
為了形成虛設通道孔，可以在基底之上形成隔離層以使得第一階梯區域被佈置在隔離層中。隨後，可以形成虛設通道孔以延伸穿過隔離層、以及
第一階梯區域中的犧牲層和絕緣層。
此外，可以在虛設通道孔中沉積虛設層以形成虛設通道結構，其中該虛設層沿犧牲層和絕緣層佈置並進一步延伸到基底中。
在該方法中，可以在初始堆疊體的第一陣列區域中形成通道結構，其中該通道結構可以延伸穿過犧牲層和絕緣層並進一步延伸到基底中。
另外，可以形成縫隙結構以在平行於基底的水平方向上延伸並進一步延伸到基底中。在本發明的其中一些實施例中，縫隙結構可以進一步延伸穿過第一陣列區域和第一階梯區域。此外，在初始堆疊體中可以利用字元線層來替代犧牲層以形成交替的字元線層和絕緣層的堆疊體，其中字元線層可以由導電材料形成。此外，可以形成字元線接觸以在垂直方向上從第一階梯區域的字元線層延伸。
在本發明的其中一些實施例中，初始堆疊體可以包括第二陣列區域，其中第一階梯區域可以被佈置在第一陣列區域與第二陣列區域之間。
在本發明的其中一些實施例中，初始堆疊體可以包括第二階梯區域，其中第一陣列區域可以被佈置在第一階梯區域與第二階梯區域之間。
在本發明的其中一些實施例中，虛設通道孔可以具有垂直於中心軸的橫截面。橫截面可以具有圓形形狀或非圓形形狀。
根據本發明內容的另一方面，提供了一種3D-NAND記憶體元件。該3D-NAND記憶體元件可以包括在垂直於該3D-NAND記憶體元件的基底的垂直方向上交替佈置的字元線層和絕緣層的堆疊體。該堆疊體可以包括第一陣列區域和相鄰的第一階梯區域。該3D-NAND記憶體元件還可以包括虛設通道結構，該虛設通道結構在垂直方向上延伸穿過堆疊體的第一階梯區域中的字元線和絕緣層，其中字元線層中的至少一個的位置比與字元線層中的該至少一個相鄰的絕緣層更加遠離虛設通道結構的中心軸。該3D-NAND記憶體元件可以包括在第一陣列區域中形成的通道結構。該通道結構可以延伸穿過字元線層和絕緣層並進一步延伸到基底中。3D-NAND記憶體元件可以包括延伸到基底中的縫隙結構。該縫隙結構可以進一步在平行於基底的水平方向上延伸，以延伸穿過第一陣列區域和第一階梯區域。該3D-NAND記憶體元件還可以包括字元線接觸，該字元線接觸在垂直方向上從第一階梯區域的相應字元線層延伸。
在本發明的其中一些實施例中，各個字元線層可以位於比與相應字元線層相鄰的絕緣層更加遠離虛設通道結構的中心軸。
在該半導體元件中，虛設通道結構可以包括虛設層，該虛設層沿字元線層和絕緣層佈置並進一步延伸到基底中。
10:基底
12:字元線層
12a:字元線層(BSG層)
12b:字元線層
12c:字元線層
12n:字元線層
12o:字元線層
12p:字元線層(TSG層)
14:絕緣層
14a:絕緣層
14b:絕緣層
14c:絕緣層
14q:絕緣層
16:陣列公共源極區域
17:虛設通道結構
17a:第一側壁
17b:第二側壁
18:通道結構
19:頂部通道接觸
20a:縫隙結構
20b:縫隙結構
21:底部通道接觸
22:字元線接觸結構
24:介電層(隔離層)
26:介電間隔體
28:接觸
30:導電層
100:3D-NAND記憶體元件
100A:陣列區域
100B:階梯區域
100C:階梯區域
202:虛設層
204:間隙
302:虛設通道孔
302’:第一側壁
302”:第二側壁
302a:初始側壁
302b:底部
304:犧牲層
700:過程
S702:步驟
S704:步驟
S706:步驟
S799:步驟
D1:有效臨界尺寸
D2:距離
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明內容的各方面。注意的是，根據業界中的標準實踐，各種特徵沒有按比例繪製。事實上，為了論述的清楚，各種特徵的尺寸可以任意增加或減少。
透過與附圖一起閱讀以下具體實施方式最佳地理解本發明內容的各方面。注意，根據行業中的標準實踐，各個特徵未按比例繪製。事實上，為討論清晰起見，各個特徵的尺寸可以任意地增加或縮小。
圖1是根據本發明內容的示例性實施例的示例性3D-NAND記憶體元件的橫截面視圖。
圖2是根據本發明內容的示例性實施例的虛設通道結構的橫截面視圖。
圖3-圖6是根據本發明內容的示例性實施例的製造虛設通道結構的各個中間步驟的橫截面視圖。
圖7是根據本發明內容的示例性實施例的用於製造3D-NAND記憶體元件的過程的流程圖。
當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
以下公開內容提供了用於實現所提供主題內容的不同特徵的不同實施例或示例。以下描述組件和佈置的特定示例以簡化本發明內容。當然，這些僅僅是示例而並非旨在限制。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括其中第一和第二特徵可以直接接觸的實施例，並且還可以包括其中可以在第一和第二特徵之間形成另外的特徵以使得第一和第二特徵可能不直接接觸的實施例。另外，本發明內容可以在各個示例中重複附圖標記和/或字母。該重複是為了簡化和清晰的目的，並且自身並不規定所討論的各個實施例和/或配置之間的關係。
此外，在本文中可以使用空間相對術語(例如“之下”、“下方”、“下部”、“之上”、“上部”等等)以簡化描述，以便描述一個元素或特徵與另一元素或特徵的關係，如附圖中所示出的。空間相對術語旨在涵蓋除了附圖中所描繪的取向之外設備在使用或操作步驟中的不同取向。裝置可以以其它方式取向(旋轉90度或處於其它取向)並且本文所使用的空間相對描述符同樣可以相應地解讀。
下文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
現在將詳細參考在附圖中示出的本發明的示例性實施例。在可能的
情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以下公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，下面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構
或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地根據上下文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上下文，術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上下文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在......上”、“在......上面”和“在......之上”的含義應以最廣泛的方式被解釋，使得“在......上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在......上面”或“在......之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即，直接在某物上)的含義。
此外，空間相對術語例如“在......下面”、“在......之下”、“下部”、“在......之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以
另外方式被定向(旋轉90度或在其它定向處)，且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地，基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線
和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，值的±10%、±20%或±30%)內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”，例如NAND串)的
立體(3D)半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
下文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。下文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
3D-NAND記憶體元件可以包括在字元線層和絕緣層的堆疊體中形成的階梯區域和陣列區域。字元線層和絕緣層可以交替地設置在基底之上。字元線層可以包括順序地佈置在基底之上的一個或多個底部選擇閘極(BSG)層、閘極層(或字元線層)、以及一個或多個頂部選擇閘極(TSG)層。陣列區域可以包括多個通道結構。各個通道結構可以耦合到字元線層以形成相應的垂直NAND記憶體單元串。垂直NAND記憶體單元串可以包括沿基底的高度方向(或Z方向)順序地且串聯地設置在基底之上的一個或多個底部選擇電晶體(BST)、多個記憶體單元(MC)、以及一個或多個頂部選擇電晶體(TST)。該一個或多個BST可以由通道結構和該一個或多個BSG層形成，MC可以由通道結構和字元線層形成，並且該一個或多個TST可以由通道結構和該一個或多個TSG層形成。
在3D-NAND元件中，階梯區域可以包括多個虛設通道結構，這些虛
設通道結構被配置為：在基於後閘極製造技術來形成字元線層期間支撐/支承階梯區域。在後閘極製造技術中，可以在基底之上形成交替的犧牲層和絕緣層的初始堆疊體。隨後可以在初始堆疊體中形成通道結構，並且隨後可以移除犧牲層並利用字元線層來替代。在相關示例中，由於在絕緣層之間形成空間，因此在移除犧牲層時會發生絕緣層的塌陷。當虛設通道結構之間的間隔增大時，塌陷會更容易發生。
在本發明內容中，提供了例如具有螺紋配置的虛設通道結構。虛設通道結構可以包括沿絕緣層並圍繞中心軸形成的第一側壁，以及沿字元線層並圍繞中心軸形成的第二側壁，其中第二側壁位於比第一側壁更遠離中心軸。基於螺紋配置，可以增加虛設通道結構的有效臨界尺寸(CD)。因此，可以減小虛設通道結構之間的間隔，並且可以防止階梯區域中的塌陷。
圖1是示例性3D-NAND記憶體元件100(也被稱為元件100)的橫截面視圖。如圖1中所示，3D-NAND記憶體元件100可以具有基底10。在基底10之上交替地堆疊體多個字元線層12a-12p和多個絕緣層14a-14q。在圖1的示例性實施例中，包括16個字元線層和17個絕緣層。應該注意，圖1僅僅是示例，並且基於元件結構可以包括任意數量的字元線層和絕緣層。
在本發明的其中一些實施例中，最低字元線層12a可以充當連接到BST的閘極的底部選擇閘極(BSG)層。在本發明的其中一些實施例中，BSG層12a之上的一個或多個字元線層(例如字元線層12b-12c)可以是連接到虛設記憶體單元(虛設MC)的閘極的虛設字元線層(或虛設BSG層)。BST和虛設MC一起能夠控制陣列公共源極(ACS)區域16與記憶體單元之間的資料傳輸。
在本發明的其中一些實施例中，最高字元線層12p可以充當連接到TST的閘極的頂部選擇閘極(TSG)層。在本發明的其中一些實施例中，TSG層12p之下的一個或多個字元線層(例如字元線層12n-12o)可以是連接到虛設記憶體單元(虛設MC)的閘極的虛設字元線層(或虛設TSG層)。TST和虛設MC一起控制位元線(未示出)與記憶體單元之間的資料傳輸。
絕緣層14a-14q可以位於基底10上，並且與字元線層12a-12p交替地佈置。字元線層12a-12p透過絕緣層14a-14q彼此間隔開。另外，字元線層12a-12p透過絕緣層14a-14q中的最低絕緣層14a與基底10間隔開。
在本發明的其中一些實施例中，可以首先使用犧牲字元線層(或犧牲層)(例如SiN)來形成圖1中所示出的字元線層12a-12p。可以移除犧牲字元線層並利用高K層、黏合層、以及一個或多個金屬層來替代。高K層可以由氧化鋁(Al2O3)、二氧化鉿(HfO2)、氧化鉭(Ta2O5)和/或另一種高K(介電常數)材料製成。例如，金屬層可以由鎢(W)或鈷(Co)製成。根據產品規格、元件操作步驟、製造能力等等的要求，字元線可以具有在10nm至100nm範圍中的厚度。在圖1的實施例中，絕緣層可以由具有5nm至50nm厚度的SiO2製成。
在本發明的其中一些實施例中，3D-NAND記憶體元件100可以具有陣列區域100A和兩個階梯區域100B-100C。階梯區域100B-100C可以位於陣列區域100A的兩側。字元線層和絕緣層可以以階梯式輪廓或步進式輪廓延伸到階梯區域100B-100C中。
3D-NAND記憶體元件100可以包括陣列區域100A中的多個通道結構18。在基底10之上沿基底的Z方向(也被稱為垂直方向或高度方向)形成通道結構18。如圖1中所示，包括五個通道結構18。然而，圖1僅僅是示例，並且在3D-NAND記憶體元件100中可以包括任意數量的通道結構18。通道結構18可以延伸穿過字元線層12a-12p和絕緣層14a-14q，並進一步延伸到基底10中以形成垂直記憶體單元串的陣列。各個垂直記憶體單元串可以包括對應的通道結構，該通道結構耦合到字元線層12a-12p以形成一個或多個底部選擇電晶體(BST)、多個記憶體單元(MC)、以及一個或多個頂部選擇電晶體(TST)。該一個或多個BST、MC和一個或多個TST順序地且串聯地設置在基底之上。另外，各個通道結構18還可以包括在垂直方向上圍繞中心軸A-A’同心地佈置的通道層(未示出)、穿隧層(未示出)、電荷捕獲層(未示出)和阻隔層(未示出)。
此外，各個通道結構18還可以包括頂部通道接觸19和底部通道接觸21。底部通道接觸21可以延伸到基底10中。通道層、穿隧層、電荷捕獲層和阻隔層可以位於底部通道接觸21之上。阻隔層可以在垂直方向上形成並與字元線層12a-12p和絕緣層14a-14q直接接觸。電荷捕獲層可以沿阻隔層的內表面形成。穿隧層可以沿電荷捕獲層的內表面形成，並且通道層可以沿穿隧層的內表面形成。頂部通道接觸19可以沿通道層的內表面形成，並且還佈置在沿通道層的內表面形成的介電層(未示出)之上。介電層還可以設置在底部通道接觸21之上。
在圖1的實施例中，阻隔層由SiO2製成。在另一實施例中，阻隔層可以包括多個層，例如SiO2和Al2O3。在圖1的實施例中，電荷捕獲層由SiN製成。在另一實施例中，電荷捕獲層可以包括多層配置，例如SiN/SiON/SiN多層配置。在本發明的其中一些實施例中，穿隧層可以包括多層配置，例如SiO/SiON/SiO
多層配置。在圖1的實施例中，通道層經由化學氣相沉積(CVD))製程由多晶矽製成。通道絕緣層可以由SiO2製成，並且頂部和底部通道接觸19和21可以由多晶矽製成。
3D-NAND記憶體元件100可以具有多個縫隙結構(或閘極線縫隙結構)。例如，圖1中包括兩個縫隙結構20a-20b。在本發明的其中一些實施例中，使用後閘極製造技術來形成3D-NAND記憶體元件100，因此形成縫隙結構以協助移除犧牲字元線層並形成真實閘極。在本發明的其中一些實施例中，縫隙結構可以由導電材料製成並位於陣列公共源極(ACS)區域16以充當接觸。在基底10中形成ACS區域以充當公共源極。在本發明的其中一些實施例中，縫隙結構可以由介電材料製成以充當分離結構。在圖1的示例性實施例中，縫隙結構20a-20b位於陣列區域100A的兩個相對的邊界並連接到ACS區域16。
在本發明的其中一些實施例中，縫隙結構20a-20b可以延伸穿過字元線層12a-12p和絕緣層14a-14q，並進一步沿基底10的第一方向(也被稱為長度方向或X方向)延伸。在本發明的其中一些實施例中，縫隙結構20a-20b可以具有介電間隔體26、導電層30和接觸28。介電間隔體26可以沿縫隙結構的側壁形成並與字元線層和絕緣層直接接觸。可以沿介電間隔體26並在ACS區域16之上形成導電層30。可以沿介電間隔體26並在導電層30之上形成接觸28。在圖1的實施例中，介電間隔體26由SiO2製成，導電層30由多晶矽製成，並且接觸28由鎢製成。
元件100還可以包括被佈置在階梯區域100B和100C中的多個虛設通道結構17。虛設通道結構可以在垂直方向上延伸穿過階梯區域100B和100C中的字元線層12a-12p和絕緣層14a-14q。虛設通道結構17可以被配置為：在基於後閘
極製造技術來形成字元線(或閘極線)層12a-12p時支撐階梯區域。在本發明的其中一些實施例中，虛設通道結構17和通道結構18由相同的材料形成並具有相似的配置。因此，各個虛設通道結構17可以包括圍繞垂直軸B-B’同心地佈置的通道層、穿隧層、電荷捕獲層和阻隔層。在本發明的其中一些實施例中，通道結構17和通道結構18由不同的材料製成並具有不同的配置。例如，虛設通道結構17可以由介電材料製成。
3D-NAND記憶體元件100可以具有多個字元線接觸結構(或字元線接觸)22。字元線接觸結構22在介電層(或隔離層)24中形成並位於字元線層12a-12p上以連接到字元線層12a-12p。為簡單和清晰起見，在階梯區域100B和100C中的各個區域中僅示出了三個字元線接觸結構22。字元線接觸結構22還可以耦合到閘極電壓。可以透過字元線層12將閘極電壓施加到BST、MC和TST的閘極以相應地對BST、MC和TST進行操作步驟。
應該注意，圖1僅僅是示例。在圖1的示例性實施例中，元件100可以包括第一陣列區域(例如，陣列區域100A)、第一階梯區域(例如，階梯區域100B)和第二階梯區域(例如，階梯區域100C)，其中第一陣列區域被佈置在第一階梯區域與第二階梯區域之間。在另一示例性實施例中，元件100可以包括第一陣列區域、第二陣列區域和第一階梯區域。第一階梯區域可以被佈置在第一陣列區域與第二陣列區域之間。
圖2是虛設通道結構17的橫截面視圖。如圖2中所示，虛設通道結構17可以具有圓柱形輪廓並延伸到基底10中。虛設通道結構17可以在垂直方向(或Z方向)上延伸穿過字元線層12和絕緣層14。虛設通道結構17可以具有垂直於中
心軸B-B’的橫截面。在本發明的其中一些實施例中，橫截面可以具有圓形形狀。在本發明的其中一些實施例中，橫截面可以具有非圓形形狀，例如膠囊形狀、矩形形狀和弧形形狀。
仍然參考圖2，虛設通道結構17可以具有沿絕緣層14的第一側壁17a、沿字元線層12的第二側壁17b、以及位於基底10中的底部17c。字元線層12比絕緣層14更加遠離中心軸B-B’。在一個實施例中，各個字元線層12可以位於比與相應字元線層相鄰的絕緣層14更加遠離中心軸B-B’。在另一實施例中，字元線層12的子集可以位於比與相應字元線層相鄰的絕緣層14更加遠離中心軸B-B’。根據製程變化，字元線層12可以是與虛設通道結構17的底部相鄰的字元線層、與虛設通道結構17的頂部相鄰的字元線層、或與虛設通道結構17的中部相鄰的字元線層。例如，字元線層12a比相鄰的絕緣層14a和14b更加遠離中心軸B-B’。因此，第二側壁17b可以比第一側壁17a更加遠離中心軸B-B’凹進。虛設通道結構17可以包括沿第一側壁17a和第二側壁17b設置的虛設層202。虛設層202還可以佈置在虛設通道結構17的底部17c之上。
應該注意，圖2僅僅示出了虛設通道結構17的被設置在字元線層12和絕緣層14中的部分。如圖1中所示，虛設通道結構17還可以在垂直方向上延伸並設置在隔離層24中。另外，根據相應虛設通道結構的位置，各個虛設通道結構17可以延伸穿過階梯區域中不同數量的字元線層和絕緣層。
與相關示例相比，虛設通道結構17可以具有“螺紋配置”或交錯配置，其中字元線層12的子集或全部與絕緣層14偏移。例如，字元線層12可以比絕緣層14更加遠離虛設通道結構17的中心軸B-B’。螺紋配置可以增加虛設通道
結構17的有效臨界尺寸(CD)。有效CD可以透過第二側壁17b被定義為D1。相應地，階梯區域(例如，100B或100C)中的兩個虛設通道結構17之間的間隔可以減小並且可以防止階梯區域中的塌陷。
在本發明的其中一些實施例中，虛設層202可以由SiO、SiN、SiCN、SiCON或多晶矽製成。在本發明的其中一些實施例中，可以在形成虛設層202期間在虛設層202中形成一個或多個間隙(或空隙)204。可以應用任何適當的沉積製程來形成虛設層202，例如化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、擴散製程、或原子層沉積(ALD)製程。
圖3-圖6是製造具有螺紋配置的虛設通道結構的各個中間步驟的橫截面視圖。如圖3中所示，可以在基底10之上形成交替的犧牲層304和絕緣層14的初始堆疊體。在本發明的其中一些實施例中，初始堆疊體可以具有第一陣列區域(例如，100A)、第一階梯區域(例如，100B)和第二階梯區域(例如，100C)。第一陣列區域被佈置在第一階梯區域與第二階梯區域之間。在本發明的其中一些實施例中，初始堆疊體可以具有第一陣列區域、第二陣列區域和第一階梯區域。第一階梯區域被佈置在第一陣列區域與第二陣列區域之間。
在圖3的示例性實施例中，犧牲層304可以由介電材料(例如SiN或任何其它適當的介電材料)製成。例如，絕緣層14可以由SiO製成。犧牲層304和絕緣層14可以透過化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、擴散製程、原子層沉積(ALD)製程、或任何其它適當的沉積製程、或其組合來形成。
此外，可以在基底10之上形成隔離層(例如，24)以使得初始堆疊體能夠被隔離層覆蓋。可以應用表面平坦化製程(例如化學機械拋光((CMP)製程)來移除初始堆疊體頂表面之上的多餘隔離層。當化學機械拋光(CMP)製程完成時，隔離層的頂表面可以與初始堆疊體的頂表面齊平。隨後可以在初始堆疊體中形成多個虛設通道孔。圖3示出了示例性虛設通道孔302。虛設通道孔302可以延伸穿過隔離層(未示出)、犧牲層304和絕緣層14，並進一步延伸到基底10中。虛設通道孔302可以具有沿犧牲層304和絕緣層14形成的初始側壁302a以及位於基底10中的底部302b。在本發明的其中一些實施例中，虛設通道孔302的垂直於中心軸B-B’的橫截面可以具有圓形形狀。在本發明的其中一些實施例中，虛設通道孔302的橫截面可以具有非圓形形狀，例如膠囊形狀、矩形形狀和弧形形狀。
為了形成虛設通道孔302，可以運行圖案化製程，該圖案化製程可以包括微影製程和蝕刻製程。微影製程可以在隔離層(例如，24)之上形成具有圖案的圖案化遮罩(未示出)，並且蝕刻製程隨後可以將圖案轉移到隔離層和初始堆疊體中。當蝕刻製程完成時，可以透過乾剝離製程移除圖案化遮罩。隨後可以在移除圖案化遮罩時形成虛設通道孔302。
在圖4中，可以應用蝕刻製程以從初始側壁302a移除犧牲層304的各部分。相應地，犧牲層304可以從初始側壁302a凹進或偏移。在本發明的其中一些實施例中，犧牲層304可以從初始側壁302a凹進距離D2。距離D2可以在10nm至20nm的範圍中。蝕刻製程可以是濕式蝕刻製程或電漿(或乾式)蝕刻製程。蝕刻製程可以選擇性地蝕刻犧牲層304，並使絕緣層14保持未被接觸或輕微蝕刻。在圖4的示例性實施例中，犧牲層304可以是SiN，並且蝕刻製程可以是濕式
蝕刻製程，其中可以應用磷酸(例如，H3PO3)以選擇性地蝕刻犧牲層304。當蝕刻製程完成時，虛設通道孔302可以具有沿絕緣層14形成的第一側壁302’和沿犧牲層304形成的第二側壁302”。
在圖5中，可以沉積虛設層202以填充虛設通道孔302。可以沿虛設通道孔302的第一側壁302’和第二側壁302”形成虛設層202。相應地，虛設層202可以延伸穿過犧牲層304和絕緣層14，並進一步與犧牲層304和絕緣層14直接接觸。虛設層202可以進一步延伸到基底10中以設置在虛設通道孔302的底部302b之上。虛設層202可以由SiO、SiN、SiCN、多晶矽或其它適當材料製成。可以應用任何適當的沉積製程來形成虛設層202，例如化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、擴散製程、或原子層沉積製程。在本發明的其中一些實施例中，可以在虛設層202中形成一個或多個間隙(或空隙)204。間隙204的形成可以由多種因素驅動，例如虛設通道孔302的縱橫比和/或沉積製程的製程條件。
在圖6中，犧牲層304可以由字元線層12替代以在基底10之上形成交替的字元線層12和絕緣層14的堆疊體。為了利用字元線層12來替代犧牲層304，可以形成多個縫隙溝槽(未示出)。縫隙溝槽可以沿平行於基底10的水平方向(例如X方向)延伸。隨後，可以應用蝕刻製程以透過縫隙結構移除犧牲層304，其中可以透過縫隙結構引入蝕刻酸或蝕刻電漿。相應地，可以在初始堆疊體中的絕緣層14之間形成空洞(或空間)。此外，可以在初始堆疊體中的絕緣層14之間中的空洞中形成字元線層12以替代犧牲層304。在本發明的其中一些實施例中，可以移除犧牲層304並利用包括高K層、黏合層和/或一個或多個金屬層的字元線層12來替代。高K層可以由氧化鋁(Al2O3)、二氧化鉿(HfO2)、氧化鉭(Ta2O5)
和/或另一高K(介電常數)材料製成。例如，金屬層可以由鎢(W)或鈷(Co)製成。
在本發明的其中一些實施例中，在利用字元線層12來替代犧牲層304之前，可以在初始堆疊體的陣列區域(例如，100A)中形成多個通道結構(例如，18)。在本發明的其中一些實施例中，當利用字元線層來替代犧牲層時，可以利用導電材料(例如多晶矽和/或鎢)來填充縫隙溝槽以形成縫隙結構(例如，20a和20b)。另外，可以在階梯區域(例如，100B和100C)中形成字元線接觸(例如，22)。字元線接觸可以在垂直方向上從字元線層12延伸並進一步延伸穿過隔離層(例如，24)。
當利用字元線層12來替代犧牲層304時，可以相應地形成虛設通道結構17。如圖6中所示，虛設通道結構17可以具有與圖2中的虛設通道結構17類似的特徵。例如，虛設通道結構17可以具有沿絕緣層14的第一側壁17a、沿字元線層12的第二側壁17b、以及位於基底10中的底部17c。各個字元線層12可以位於比與相應字元線層相鄰的絕緣層14更加遠離虛設通道結構17的中心軸B-B’。在本發明的其中一些實施例中，字元線層12的子集可以位於比與該字元線層子集相鄰的絕緣層14更加遠離中心軸B-B’。
圖7是根據本發明內容的一些實施例的用於製造所公開的3D-NAND元件的過程700的流程圖。過程700開始於步驟S702，在步驟702處，可以在垂直於基底的垂直方向上在基底之上形成交替的犧牲層和絕緣層的初始堆疊體。該初始堆疊體可以包括第一陣列區域和階梯式配置中的相鄰第一階梯區域。在本發明的其中一些實施例中，可以如參考圖1所示出地執行步驟S702。
在步驟S704處，可以形成虛設通道孔以在垂直方向上延伸穿過第一階梯區域中的犧牲層和絕緣層，並進一步延伸到基底中。在本發明的其中一些實施例中，可以如參考圖3所示出地執行步驟S704。
過程700隨後行進至步驟S706。在步驟S706處，可以執行蝕刻製程以使犧牲層的各部分從虛設通道孔的中心軸凹進或偏移。相應地，各個犧牲層可以位於比與相應犧牲層相鄰的絕緣層更加遠離虛設通道孔的中心軸。在本發明的其中一些實施例中，可以蝕刻犧牲層的子集並使其位於比絕緣層(例如，相應的相鄰絕緣層)更加遠離虛設通道孔的中心軸。在本發明的其中一些實施例中，可以如參考圖4所示出地執行步驟S706。之後，完成本發明所述的方法(步驟S799)。
為了形成虛設通道結構，過程700還可以包括：在虛設通道孔中形成虛設層，並利用字元線層來替代犧牲層，這可以如參考圖5-圖6所示出地執行。
應該注意，可以在過程700之前、之間和之後提供另外的步驟，並且對於過程700的另外實施例，所描述的一些步驟可以被代替、消除、或以不同循序執行。例如，在利用字元線層來替代犧牲層之前，可以在初始堆疊體的陣列區域中形成通道結構。另外，當利用字元線層來替代犧牲層時，還可以形成縫隙結構和字元線接觸。此外，可以在3D-NAND記憶體元件的第一和第二接觸結構之上形成各種另外的互連結構(例如，具有導線和/或通孔的金屬化層)。這種互連結構將3D-NAND記憶體元件與其它接觸結構和/或主動元件電性連接以形成功能電路。還可以形成另外的元件特徵，例如鈍化層、輸入/輸出結構等等。
在本發明的其中一些實施例中，提供一種半導體元件，包括：在垂直於所述半導體元件的一基底的一垂直方向上，交替佈置的多個字元線層和多個絕緣層的一堆疊體，所述堆疊體包括一第一陣列區域和相鄰的一第一階梯區域，以及一虛設通道結構，所述虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一階梯區域中的所述字元線層和所述絕緣層，其中，至少一個所述字元線層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的一中心軸。
在本發明的其中一些實施例中，各個所述字元線層的位置比與相應字元線層相鄰的所述絕緣層更加遠離所述虛設通道結構的所述中心軸。
在本發明的其中一些實施例中，還包括位於所述基底之上的一隔離層，其中：所述第一階梯區域位於所述隔離層中，並且所述虛設通道結構在所述垂直方向上延伸穿過所述隔離層，並進一步延伸到所述基底中。
在本發明的其中一些實施例中，所述虛設通道結構包括一虛設層，所述虛設層沿所述字元線層和所述絕緣層佈置，並進一步延伸到所述基底中。
在本發明的其中一些實施例中，還包括一第二陣列區域，其中，所述第一階梯區域被佈置在所述第一陣列區域與所述第二陣列區域之間。
在本發明的其中一些實施例中，還包括：一第二階梯區域，其中，所述第一陣列區域被佈置在所述第一階梯區域與所述第二階梯區域之間。
在本發明的其中一些實施例中，所述虛設層包括SiO、SiN、SiCN、SiCON、SiON或多晶矽中的至少一種。
在本發明的其中一些實施例中，還包括在所述第一陣列區域中形成的一通道結構，所述通道結構延伸穿過所述字元線層和所述絕緣層，並進一步延伸到所述基底中，一個或多個縫隙結構，所述一個或多個縫隙結構在平行於所述基底的一水平方向上延伸，並進一步延伸到所述基底中，所述一個或多個縫隙結構延伸穿過所述第一陣列區域和所述第一階梯區域，以被佈置在所述通道結構之中，以及一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
在本發明的其中一些實施例中，還包括另一虛設通道結構，所述另一虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一陣列區域中的所述字元線層和所述絕緣層。
在本發明的其中一些實施例中，提供一種用於製造半導體元件的方法，包括形成在垂直於一基底的一垂直方向上並包含有交替佈置的多個犧牲層和多個絕緣層的一初始堆疊體，所述初始堆疊體包括一第一陣列區域和相鄰的一第一階梯區域，形成一虛設通道孔，所述虛設通道孔在所述垂直方向上延伸穿過所述第一階梯區域中的所述犧牲層和所述絕緣層並延伸到所述基底中，以及執行一蝕刻製程，以使所述犧牲層的部分從所述虛設通道孔的一中心軸凹進，以使得至少一個所述犧牲層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道孔的所述中心軸。
在本發明的其中一些實施例中，各個所述犧牲層的位置比與相應犧牲層相鄰的所述絕緣層更加遠離所述虛設通道孔的所述中心軸。
在本發明的其中一些實施例中，所述形成所述虛設通道孔還包括在所述基底之上沉積一隔離層，以使得所述第一階梯區域被佈置在所述隔離層中，其中，所述虛設通道孔被形成為延伸穿過所述隔離層、以及所述第一階梯區域中的所述犧牲層和所述絕緣層。
在本發明的其中一些實施例中，還包括在所述虛設通道孔中沉積一虛設層以形成一虛設通道結構，其中，所述虛設層沿所述犧牲層和所述絕緣層佈置並進一步延伸到所述基底中。
在本發明的其中一些實施例中，還包括在所述初始堆疊體的所述第一陣列區域中形成一通道結構，所述通道結構延伸穿過所述犧牲層和所述絕緣層並進一步延伸到所述基底中。
在本發明的其中一些實施例中，還包括形成一縫隙結構，所述縫隙結構在平行於所述基底的一水平方向上延伸，並進一步延伸到所述基底中，所述縫隙結構延伸穿過所述第一陣列區域和所述第一階梯區域，在所述初始堆疊體中利用一字元線層來替代所述犧牲層，以形成包含交替的多個字元線層和多個絕緣層的一堆疊體，所述字元線層由一導電材料形成，以及形成一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
在本發明的其中一些實施例中，所述初始堆疊體還包括一第二陣列區域，所述第一階梯區域被佈置在所述第一陣列區域與所述第二陣列區域之間。
在本發明的其中一些實施例中，所述初始堆疊體還包括一第二階梯區域，所述第一陣列區域被佈置在所述第一階梯區域與所述第二階梯區域之間。
在本發明的其中一些實施例中，提供一種3D-NAND記憶體元件，包括一堆疊體，位在垂直於所述3D-NAND記憶體元件的一基底的一垂直方向上，所述堆疊體包含有交替佈置的多個字元線層和多個絕緣層，所述堆疊體包括一第一陣列區域和相鄰的一第一階梯區域，一虛設通道結構，所述虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一階梯區域中的所述字元線和所述絕緣層，至少一個所述字元線層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的一中心軸，在所述第一陣列區域中形成的一通道結構，所述通道結構延伸穿過所述字元線層和所述絕緣層，並進一步延伸到所述基底中，一縫隙結構，所述縫隙結構延伸到所述基底中，並在平行於所述基底的水平方向上進一步延伸，並穿過所述第一陣列區域和所述第一階梯區域，以及一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
在本發明的其中一些實施例中，各個所述字元線層的位置比與相應字元線層相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的所述中心軸。
在本發明的其中一些實施例中，所述虛設通道結構包括一虛設層，
所述虛設層沿所述字元線層和所述絕緣層佈置並進一步延伸到所述基底中。
本文所描述的各個實施例提供了針對相關3D-NAND記憶體元件的若干優點。在本發明內容中，提供了具有螺紋配置的虛設通道結構。虛設通道結構可以包括沿絕緣層並圍繞中心軸形成的第一側壁，以及沿字元線層並圍繞中心軸形成的第二側壁，其中第二側壁位於比第一側壁更遠離中心軸。基於螺紋配置，可以增加虛設通道結構的有效臨界尺寸(CD)。因此，可以減小虛設通道結構之間的間隔，並且可以防止階梯區域中的塌陷。
前述內容概括了若干實施例的特徵以使得本領域技術人員可以更好地理解本發明內容的各方面。本領域技術人員將意識到，他們可以容易地使用本發明內容作為用於設計或修改其它過程和結構以執行相同目的和/或實現本文所引入的實施例的相同優點的基礎。本領域技術人員還將認識到，此類等效構造不會偏離本發明內容的精神和範圍，並且他們可以對其作出各種改變、替換和更改而不會偏離本發明內容的精神和範圍。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
12:字元線層
12a:字元線層(BSG層)
14:絕緣層
14a:絕緣層
14b:絕緣層
17:虛設通道結構
17a:第一側壁
17b:第二側壁
202:虛設層
204:間隙
D1:有效臨界尺寸
Claims (20)
- 一種半導體元件，包括：在垂直於所述半導體元件的一基底的一垂直方向上，交替佈置的多個字元線層和多個絕緣層的一堆疊體，所述堆疊體包括一第一陣列區域和相鄰的一第一階梯區域；以及一虛設通道結構，所述虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一階梯區域中的所述字元線層和所述絕緣層，其中，至少一個所述字元線層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的一中心軸。
- 根據請求項1所述的半導體元件，其中，各個所述字元線層的位置比與相應字元線層相鄰的所述絕緣層更加遠離所述虛設通道結構的所述中心軸。
- 根據請求項1所述的半導體元件，還包括：位於所述基底之上的一隔離層，其中：所述第一階梯區域位於所述隔離層中，並且所述虛設通道結構在所述垂直方向上延伸穿過所述隔離層，並進一步延伸到所述基底中。
- 根據請求項3所述的半導體元件，其中，所述虛設通道結構包括一虛設層，所述虛設層沿所述字元線層和所述絕緣層佈置，並進一步延伸到所述基底中。
- 根據請求項1所述的半導體元件，還包括：一第二陣列區域，其中，所述第一階梯區域被佈置在所述第一陣列區域與所述第二陣列區域之間。
- 根據請求項1所述的半導體元件，還包括：一第二階梯區域，其中，所述第一陣列區域被佈置在所述第一階梯區域與所述第二階梯區域之間。
- 根據請求項4所述的半導體元件，其中，所述虛設層包括SiO、SiN、SiCN、SiCON、SiON或多晶矽中的至少一種。
- 根據請求項1所述的半導體元件，還包括：在所述第一陣列區域中形成的一通道結構，所述通道結構延伸穿過所述字元線層和所述絕緣層，並進一步延伸到所述基底中；一個或多個縫隙結構，所述一個或多個縫隙結構在平行於所述基底的一水平方向上延伸，並進一步延伸到所述基底中，所述一個或多個縫隙結構延伸穿過所述第一陣列區域和所述第一階梯區域，以被佈置在所述通道結構之中；以及一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
- 根據請求項1所述的半導體元件，還包括： 另一虛設通道結構，所述另一虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一陣列區域中的所述字元線層和所述絕緣層。
- 一種用於製造半導體元件的方法，包括：形成在垂直於一基底的一垂直方向上並包含有交替佈置的多個犧牲層和多個絕緣層的一初始堆疊體，所述初始堆疊體包括一第一陣列區域和相鄰的一第一階梯區域；形成一虛設通道孔，所述虛設通道孔在所述垂直方向上延伸穿過所述第一階梯區域中的所述犧牲層和所述絕緣層並延伸到所述基底中；以及執行一蝕刻製程，以使所述犧牲層的部分從所述虛設通道孔的一中心軸凹進，以使得至少一個所述犧牲層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道孔的所述中心軸。
- 根據請求項10所述的方法，其中，各個所述犧牲層的位置比與相應犧牲層相鄰的所述絕緣層更加遠離所述虛設通道孔的所述中心軸。
- 根據請求項10所述的方法，其中，所述形成所述虛設通道孔還包括：在所述基底之上沉積一隔離層，以使得所述第一階梯區域被佈置在所述隔離層中，其中，所述虛設通道孔被形成為延伸穿過所述隔離層、以及所述第一階梯區域中的所述犧牲層和所述絕緣層。
- 根據請求項12所述的方法，還包括： 在所述虛設通道孔中沉積一虛設層以形成一虛設通道結構，其中，所述虛設層沿所述犧牲層和所述絕緣層佈置並進一步延伸到所述基底中。
- 根據請求項13所述的方法，還包括：在所述初始堆疊體的所述第一陣列區域中形成一通道結構，所述通道結構延伸穿過所述犧牲層和所述絕緣層並進一步延伸到所述基底中。
- 根據請求項14所述的方法，還包括：形成一縫隙結構，所述縫隙結構在平行於所述基底的一水平方向上延伸，並進一步延伸到所述基底中，所述縫隙結構延伸穿過所述第一陣列區域和所述第一階梯區域；在所述初始堆疊體中利用一字元線層來替代所述犧牲層，以形成包含交替的多個字元線層和多個絕緣層的一堆疊體，所述字元線層由一導電材料形成；以及形成一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
- 根據請求項10所述的方法，其中，所述初始堆疊體還包括一第二陣列區域，所述第一階梯區域被佈置在所述第一陣列區域與所述第二陣列區域之間。
- 根據請求項10所述的方法，其中，所述初始堆疊體還包括一第二階梯區域，所述第一陣列區域被佈置在所述第一階梯區域與所述第二階梯 區域之間。
- 一種3D-NAND記憶體元件，包括：一堆疊體，位在垂直於所述3D-NAND記憶體元件的一基底的一垂直方向上，所述堆疊體包含有交替佈置的多個字元線層和多個絕緣層，所述堆疊體包括一第一陣列區域和相鄰的一第一階梯區域；一虛設通道結構，所述虛設通道結構在所述垂直方向上延伸穿過所述堆疊體的所述第一階梯區域中的所述字元線和所述絕緣層，至少一個所述字元線層的位置比至少一個相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的一中心軸；在所述第一陣列區域中形成的一通道結構，所述通道結構延伸穿過所述字元線層和所述絕緣層，並進一步延伸到所述基底中；一縫隙結構，所述縫隙結構延伸到所述基底中，並在平行於所述基底的水平方向上進一步延伸，並穿過所述第一陣列區域和所述第一階梯區域；以及一字元線接觸，所述字元線接觸在所述垂直方向上從所述第一階梯區域的所述字元線層延伸。
- 根據請求項18所述的3D-NAND記憶體元件，其中，各個所述字元線層的位置比與相應字元線層相鄰的所述絕緣層的位置更加遠離所述虛設通道結構的所述中心軸。
- 根據請求項18所述的3D-NAND記憶體元件，其中，所述虛設通道結構包括一虛設層，所述虛設層沿所述字元線層和所述絕緣層佈置並進一步延伸到所述基底中。
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Families Citing this family (7)
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|---|---|---|---|---|
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| CN121359601A (zh) * | 2024-05-15 | 2026-01-16 | 长江存储科技有限责任公司 | 管理半导体装置中的缝隙结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180122819A1 (en) * | 2016-11-03 | 2018-05-03 | Jae Joo Shim | Vertical memory device |
| US20180350831A1 (en) * | 2017-06-01 | 2018-12-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US20200126903A1 (en) * | 2016-08-02 | 2020-04-23 | SK Hynix Inc. | Semiconductor memory device with 3d structure |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102378820B1 (ko) * | 2015-08-07 | 2022-03-28 | 삼성전자주식회사 | 메모리 장치 |
| KR102600997B1 (ko) * | 2016-06-02 | 2023-11-14 | 삼성전자주식회사 | 메모리 장치 |
| KR102618280B1 (ko) * | 2016-11-10 | 2023-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조방법 |
| US9887002B1 (en) * | 2017-05-02 | 2018-02-06 | Sandisk Technologies Llc | Dummy word line bias ramp rate during programming |
| US10355012B2 (en) * | 2017-06-26 | 2019-07-16 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with stress compensation structures and method of making thereof |
| US10685914B2 (en) * | 2017-08-31 | 2020-06-16 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| US10283513B1 (en) * | 2017-11-06 | 2019-05-07 | Sandisk Technologies Llc | Three-dimensional memory device with annular blocking dielectrics and method of making thereof |
| US10256252B1 (en) * | 2017-12-13 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same |
| US10347647B1 (en) * | 2017-12-21 | 2019-07-09 | Sandisk Technologies Llc | Three-dimensional memory device containing multi-threshold-voltage drain select gates and method of making the same |
| US10290643B1 (en) * | 2018-01-22 | 2019-05-14 | Sandisk Technologies Llc | Three-dimensional memory device containing floating gate select transistor |
| US10516025B1 (en) * | 2018-06-15 | 2019-12-24 | Sandisk Technologies Llc | Three-dimensional NAND memory containing dual protrusion charge trapping regions and methods of manufacturing the same |
| US10957706B2 (en) * | 2018-10-17 | 2021-03-23 | Sandisk Technologies Llc | Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same |
| CN110024126B (zh) * | 2019-02-26 | 2020-06-26 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| US11063063B2 (en) * | 2019-12-11 | 2021-07-13 | Sandisk Technologies Llc | Three-dimensional memory device containing plural work function word lines and methods of forming the same |
| CN111279465B (zh) * | 2020-01-21 | 2021-10-15 | 长江存储科技有限责任公司 | 三维nand存储器件及形成其的方法 |
-
2020
- 2020-11-06 CN CN202080003300.9A patent/CN112543996B/zh active Active
- 2020-11-06 WO PCT/CN2020/126983 patent/WO2022094904A1/en not_active Ceased
- 2020-12-17 TW TW109144732A patent/TWI758017B/zh active
-
2021
- 2021-01-27 US US17/159,207 patent/US20220149062A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200126903A1 (en) * | 2016-08-02 | 2020-04-23 | SK Hynix Inc. | Semiconductor memory device with 3d structure |
| US20180122819A1 (en) * | 2016-11-03 | 2018-05-03 | Jae Joo Shim | Vertical memory device |
| US20180350831A1 (en) * | 2017-06-01 | 2018-12-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Also Published As
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