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TWI791035B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

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TWI791035B
TWI791035B TW107126976A TW107126976A TWI791035B TW I791035 B TWI791035 B TW I791035B TW 107126976 A TW107126976 A TW 107126976A TW 107126976 A TW107126976 A TW 107126976A TW I791035 B TWI791035 B TW I791035B
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藪內誠
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日商瑞薩電子股份有限公司
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Abstract

提供可以達到高密度化，並且可以降低VSS配線的寄生阻抗値所引起的電位變動(IR下降)之半導體記憶裝置。 半導體記憶裝置包含第1字元線、第2字元線、第1匹配線、第2匹配線，與該第1字元線、該第2字元線、及該第1匹配線相連接之第1記憶體單元，與該第1字元線、該第2字元線、及該第2匹配線相連接之第2記憶體單元。該第1記憶體單元與該第2記憶體單元俯視觀察係相鄰接配置，該第1字元線與該第2字元線是以第1配線層的配線所形成。該第1匹配線與該第2匹配線是以與該第1配線層相鄰接的第2配線層的配線所形成。該第1字元線與該第2字元線是在供給第1參考電位的2條第1配線之間彼此平行設置。該第1匹配線與該第2匹配線是在供給該第1參考電位的2條第2配線之間彼此平行設置。

Description

半導體記憶裝置
本開示係關於半導體記憶裝置，特別是可以應用在内容參考記憶體，可以內藏在半導體裝置之内容參考記憶體，及具有内容參考記憶體之半導體裝置。
被稱為連想記憶體或CAM(内容參考記憶體：Content Addressable Memory)之半導體記憶裝置，從儲存的資料字元(登錄項目)之中來檢索跟檢索字元(檢索資料)一致的內容，當找到一致的資料字元時，輸出其位址。
CAM包含有BCAM(Binary CAM)跟TCAM(Ternary CAM)。BCAM的各記憶體單元儲存「0」或「1」中的一種資訊。另一方面，在TCAM的情況，各個記憶體單元可以儲存「0」及「1」以外的「隨意狀態(Don't Care)」的資訊。「隨意狀態」表示可以是「0」與「1」中的任一者。
近年來，使用TCAM之TCAM裝置被廣泛地應用在網際網路等網路用路由器上，用來作位址檢索及存取控制。
特開2007-19166號公報(專利文獻1)的「實施形態2」中，公開有以2個記憶體單元來共用檢索線的技術。 [先行技術文獻] [專利文獻]
[專利文獻1]日本特開2007-19166號公報
[發明所欲解決的課題]
對於內藏在半導體裝置內的TCAM的需求是記憶體容量的不斷增加。所以需要能夠縮小TCAM的記憶體單元的布局面積，來提供高密度之大容量的TCAM。而且TCAM在進行檢索的動作時會消耗很多的電流。因為該電流會在供給記憶體單元内的接地電位VSS之VSS配線上流動，使得要降低該VSS配線的寄生阻抗値所引起的電位變動(IR下降)成為一個課題。 本開示的課題是要提供可以高密度化，並能夠降低因為VSS配線的寄生阻抗値所引起的電位變動(IR下降)之半導體記憶裝置。 其他的課題及新穎的特徵，可以從本說明書的描述及附圖來得知。 [解決課題的手段]
以下簡單地說明本專利公開中具代表性的內容的概要。 此半導體記憶裝置包含：第1字元線、第2字元線、第1匹配線、第2匹配線、與該第1字元線、該第2字元線、及該第1匹配線相連接之第1記憶體單元、與該第1字元線、該第2字元線、及該第2匹配線相連接之第2記憶體單元。該第1記憶體單元與該第2記憶體單元，俯視觀察係相鄰接配置，該第1字元線與該第2字元線是以第1配線層的配線形成。該第1匹配線與該第2匹配線，是與該第1配線層相鄰接之第2配線層的配線形成。該第1字元線與該第2字元線是在供給第1參考電位之2條第1配線之間彼此平行設置。該第1匹配線與該第2匹配線是在供給該第1參考電位之2條第2配線之間彼此平行設置。 [發明的效果]
使用上述半導體記憶裝置可以達到高集積化，並且能夠降低因為VSS配線的寄生阻抗値造成的電位變動(IR下降)。
以下，參考附圖來說明實施例及變形例。但是，在以下的說明中，對相同的構成要素有時會標示以相同符號來省去重複說明。為了讓圖面能更清楚地說明，與實際的態樣相比，有時會將各部的寬度，厚度，形狀等簡化地來表示，但這僅是一個例子，並不會限定本發明的解釋。 [實施例]
[TCAM單元的構成] 圖1是說明實施例中之TCAM單元的構成的一例之電路圖。參考圖1，TCAM單元MC0#0(也稱為記憶體單元)包含有：2個SRAM單元(Static Random Access Memory Cell)11、12，及資料比較部13。也可以將SRAM單元11稱之為MCX單元，將SRAM單元12稱之為MCY單元。MCX單元11，在内部的記憶節點對A1、B1上儲存相互補(當一邊為「1」時另一邊成為「0」)之1位元(bit)的資料。MCY單元12在内部的記憶節點對A0，B0上儲存相互補之1位元的資料。
TCAM單元與位元線對BL0、/BL0，檢索線對SL0、/SL0，匹配線ML0，及字元線WL0、WL1相連接。位元線對BL0、/BL0在圖5的TCAM單元陣列20的列方向(Y方向)上延伸，被在列方向排列的複數TCAM單元所共用。檢索線對SL0、/SL0在TCAM單元陣列20的列方向(Y方向)上延伸，被在列方向排列的複數的TCAM單元所共用。
匹配線ML沿著TCAM單元陣列20的行方向(X方向)上延伸，被在行方向排列的複數TCAM單元所共用。字元線WL0與WL1沿著TCAM單元陣列20的行方向(X方向)延伸，被在行方向上配列的複數TCAM單元所共用。字元線WL0與WL1也可以被稱為第1字元線與第2字元線。
MCX單元11包含：構成反向器INV1之P通道MOS(Metal Oxide Semiconductor)金氧電晶體P12與N通道MOS電晶體N12，構成反向器INV2之P通道MOS電晶體P11與N通道MOS電晶體N11，及N通道MOS電晶體N13與N14。
反向器INV1連接在記憶節點A1與記憶節點B1之間，使得從記憶節點A1到記憶節點B1的方向成為順方向。反向器INV2連接在記憶節點A1與記憶節點B1之間，與反向器INV1成平行但相反的方向上連接，使得從記憶節點B1到記憶節點A1的方向成為順方向。亦即，電晶體P11的閘極，源極，與汲極分別與記憶節點B1，作為第1參考電位之電源電位節點VDD，與記憶節點A1相連接。電晶體N11的閘極，源極，與汲極分別與記憶節點B1，作為第2參考電位之接地電位節點VSS，與記憶節點A1相連接。電晶體P12的閘極，源極，與汲極分別與記憶節點A1，電源電位節點VDD，與記憶節點B1相連接。電晶體N12的閘極，源極，與汲極分別與記憶節點A1，接地電位節點VSS，與記憶節點B1相連接。
電晶體N14連接在記憶節點B1與位元線/BL0之間。電晶體N13連接在記憶節點A1與位元線BL0之間。MOS電晶體N14與N13的閘極分別與字元線WL1相連接。
MCY單元12包含：構成反向器INV3之P通道MOS電晶體P02與N通道MOS電晶體N02，構成反向器INV4之P通道MOS電晶體P01與N通道MOS電晶體N01，及N通道MOS電晶體N03與N04。
反向器INV3連接在記憶節點A0與記憶節點B0的間，使得從記憶節點A0到記憶節點B0的方向成為順方向。反向器INV4連接在記憶節點A0與記憶節點B0的間，與INV3成平行但是相反方向來連接，使得從記憶節點B0到記憶節點A0的方向成為順方向。亦即，電晶體P01的閘極，源極，與汲極分別與記憶節點B0，電源電位節點VDD，與記憶節點A0相連接。電晶體N01的閘極，源極，與汲極分別與記憶節點B0，接地電位節點VSS，與記憶節點A0相連接。電晶體P02的閘極，源極，與汲極分別與記憶節點A0，電源電位節點VDD，與記憶節點B0相連接。電晶體N02的閘極，源極，與汲極分別與記憶節點A0，接地電位節點VSS，與記憶節點B0相連接。
電晶體N04連接在記憶節點B0與位元線/BL0之間。電晶體N03連接在記憶節點A0與位元線BL0之間。電晶體N03與N04的閘極分別與字元線WL0相連接。
資料比較部13包含N通道MOS電晶體N15、N16、N06、N05。電晶體N15與N16串聯地連接在匹配線ML0與接地電位節點VSS之間。電晶體N06與N05串聯地連接在匹配線ML0與接地電位節點VSS之間，並且與串聯連接之電晶體N15與N16的全體並聯連接。電晶體N15與N05的閘極分別與記憶節點B1與B0相連接。電晶體N16與N06的閘極分別與檢索線SL0與/SL0相連接。
圖2是以圖表的形式來說明圖1的MCX單元及MCY單元的記憶内容與TCAM單元的資料間的對應關係。
參考圖1及圖2，TCAM單元使用2個位元的SRAM單元，可以儲存「0」，「1」，「x」(隨意狀態：don't care)的3値。具體的來說，當MCX單元11的記憶節點B1內儲存「1」，在MCY單元12的記憶節點B0內儲存「0」時，視為TCAM單元內儲存「0」。當MCX單元11的記憶節點B1內儲存「0」，MCY單元12的記憶節點B0內儲存「1」時，視為TCAM單元內儲存「1」。當MCX單元11的記憶節點B1內儲存「0」，Y單元12的記憶節點B0內儲存「0」時，視為TCAM單元內儲存「x」(隨意狀態)。不使用當MCX單元11的記憶節點B1內儲存「1」，Y單元12的記憶節點B0內儲存「1」的情況。
根據上述的TCAM單元的構成，當檢索資料是「1」(亦即，檢索線SL0是「1」，且檢索線/SL0是「0」)，TCAM資料是「0」(記憶節點B1是「1」且記憶節點B0是「0」)時，為了使電晶體N15、N16成為開(ON)狀態，被預先充電之匹配線ML0的電位會被放電至成為接地電位VSS。當檢索資料是「0」(亦即，檢索線SL0是「0」且檢索線/SL0是「1」)，TCAM資料是「1」(記憶節點B1是「0」且記憶節點B0是「1」)時，為了使MOS電晶體N05、N06成為開(ON)狀態，被預先充電的匹配線ML0的電位會被放電至成為接地電位VSS。亦即，當檢索資料與TCAM資料不一致時，匹配線ML的電位會被放電至接地電位VSS為止。
相反地，當被輸入的檢索資料是「1」且TCAM資料是「1」或「x」時，或者當檢索資料是「0」且TCAM資料是「0」或「X」時(亦即，當兩者是一致時)，被預先充電的匹配線ML0的電位(電源電位VDD電位)會被維持。
如以上所述，在TCAM，只要與對應到1個登錄項目(行)的匹配線ML0相連接的所有TCAM單元的資料與輸入的檢索資料不一致，在匹配線ML0上所儲蓄的電荷會被放電。
[記憶體陣列構成] 圖3是說明實施例中的記憶體陣列的構成例。圖4是說明圖3的記憶體陣列CARY中相鄰接之記憶體單元MC0#0與MC0#1的電路圖。
在此例中，記憶體陣列CARY配置有2行4列的TCAM單元。各TCAM單元是使用圖1所示的記憶體單元MC0#0。其位址是將下方的第1行分配在第#0及第#1，上方的第2行分配在第#2及第#3。在各行的行方向相鄰接的記憶體單元具有不同的位址。
另一方面，匹配線則是對1行4個單元來配置之TCAM單元有2條配線。具體來說，匹配線ML0與ML1是被配置在第1行的記憶體單元。其中，匹配線ML0與對應到位址#0之記憶體單元MC0#0與MC1#0相連接。匹配線ML1與對應到位址#1之記憶體單元MC0#1及MC1#1相連接。
匹配線ML2與ML3是被配置在第2行的記憶體單元。其中，匹配線ML2與對應到位址#2之記憶體單元MC0#2與MC1#2相連接。匹配線ML3與對應到位址#3之記憶體單元MC0#3與MC1#3相連接。
如此地在各行上將匹配線以2個單元為單位來交替地連接。亦即，檢索線對有SL0、/SL0及SL1、/SL1的2組配線，匹配線有ML0～ML3的4條配線。
在圖3中，由於記憶體單元MC0#0與記憶體單元MC0#1的2個單元的字元線是被共通地來配線，而位元線對是被個別地來配線，所以可以同時讀出或寫入該2個單元的資料。
藉此可以在1個週期中對2個位址同時寫入或讀出資料，具有減少寫入資料的週期數的效果。而且，由於檢索線的長度較短，可以抑制配線的電容。藉此可以達到高速化及低消費電力化。
如圖4所示，相鄰接的記憶體單元MC0#0與MC0#1，及相鄰接的記憶體單元MC0#2與MC0#3是共用檢索線對SL0、/SL0。而且，相鄰接的記憶體單元MC1#0與MC1#1，及相鄰接的記憶體單元MC1#2與MC1#3是共用檢索線對SL1、/SL1。藉由此一構成，可以減小記憶體陣列CARY的面積。藉此可以將大容量的内容參考記憶體(TCAM裝置)內藏在半導體裝置。
[記憶體陣列的動作] 參考圖3及圖4來更詳細地來說明記憶體單元的動作。
首先在位址#0及#1的MCY單元內同時寫入資料時，字元線WL0被活化成H電位，字元線WL1被非活化成L電位。至於字元線WL2～WL3，因為位址不同會被非活化成L電位。
位元線BL0A被設定為對應到寫入位址#0之第0位元的資料D0#0之電位，位元線/BL0A被設定為其反轉電位。位元線BL0B被設定為對應到寫入位址#1之第0位元的資料D0#1之電位，位元線/BL0B被設定為其反轉電位。
位元線BL1A被設定為對應到寫入位址#0之第1位元的資料D1#0的電位，位元線/BL1A被設定為其反轉電位。位元線BL1B被設定為對應到寫入位址#1之第1位元的資料D1#1的電位，位元線/BL1B被設定為其反轉電位。
在寫入資料時，檢索線對SL0、/SL0、SL1、/SL1都被非活化成L電位。至於匹配線ML，其電位雖然沒關係，最好是維持在被預先充電的H電位的狀態。
接著說明在位址#0及#1的MCX單元內同時寫入資料時的情況。此時字元線WL0被非活化成L電位，字元線WL1被活化成H電位。因為不是寫入的對象的位址，字元線WL2～WL3會被非活化成L電位。
此時位元線BL0A被設定為對應到寫入位址#0的第0位元的資料之資料MD0#0的電位，位元線/BL0A被設定為其反轉電位。位元線BL0B被設定為對應到寫入位址#1的第0位元的資料之資料MD0#1的電位，位元線/BL0B被設定為其反轉電位。
位元線BL1A被設定為對應到寫入位址#0的第1位元的資料之資料MD1#0的電位，位元線/BL1A被設定為其反轉電位。位元線BL1B被設定為對應到寫入位址#1的第1位元的資料之資料MD1#1的電位，位元線/BL1B被設定為其反轉電位。
此時檢索線SL0、/SL0、SL1、/SL1被非活化成L電位，匹配線ML的電位雖然沒有關係，最好是被維持在預先充電到的H電位。
對其做資料檢索時會對記憶體陣列MA1的所有記憶體單元進行資料比較。此時字元線WL0～WL3全部被非活化成L電位，位元線BL0A、BL0B、BL1A、BL1B及/BL0A、/BL0B、/BL1A、/BL1B的電位雖然沒有關係，最好是被維持在預先充電到的H電位。
此時檢索線SL0被設定為對應到檢索資料的第0位元的資料SD0的電位，檢索線/SL0被設定為其反轉電位。檢索線SL1被設定為檢索資料的第1位元的資料SD1的電位，檢索線/SL1被設定為其反轉電位。
接著當檢索資料在該位址上完全一致時，匹配線ML會成為H電位，當該位址的任一個位元發生不一致時，被預先充電的匹配線的電荷會被放電並輸出L電位作為輸出信號OUT。
[内容參考記憶體(TCAM裝置)的方塊圖] 圖5是說明實施例之内容參考記憶體(TCAM裝置)的概念之方塊圖。圖5的記憶體陣列CARY是將圖3所說明的2行4列的記憶體陣列CARY擴張到(M+1)行(n+1)列。為了避免圖面過於複雜，在圖5中沒有描述記憶體單元(MC0#0、MC0#1、MC0#2、MC0#3等)。
舉例來說，TCAM裝置1可被內藏在單晶矽等半導體基板所形成的半導體裝置內。TCAM裝置1包含TCAM巨集單元10與優先編碼器(PREN)30。TCAM巨集單元10包含：TCAM單元陣列(CARY)20(也可稱為單元陣列)，包含寫入驅動器及讀出用讀出放大器(WD/SA)21與檢索線驅動器(SD)22之輸出入電路部IO，匹配線輸出電路部(MO)23，控制邏輯電路(CNT)24，及用來驅動字元線WL0、WL1、…、WL(2M-2)、WL(2M-1)的字元線驅動器(WLD)的形成區域25。以下有時會將字元線驅動器(WLD)標示為25。
單元陣列20包含排列成行列狀(M行；n+1列)的TCAM單元。單元陣列20是說明行數為M(M為正的整數)，列數為n+1(n為正的整數)的情況。
對應到單元陣列20的各列設置有n+1個位元線對(BL0A、/BL0A-BLnB、/BLnB)與n+1個檢索線對(SL0、/SL0-SLn、/SLn)。對應到單元陣列20的各行設置有2M條匹配線(ML0、ML1-ML(2M-2)、ML(2M-1))，M條X單元用的字元線(WL1-WL(2M-1))，M條Y單元用的字元線(WL0-WL(2M-2))。
寫入驅動器及讀出用讀出放大器21包含有寫入驅動器WD及讀出用讀出放大器SA。在寫入時，寫入驅動器WD經由位元線對(BL0A、/BL0A-BLnB、/BLnB)將寫入資料供給到各個TCAM單元。在讀出時，讀出用讀出放大器SA經由位元線對(BL0A、/BL0A-BLnB、/BLnB)將從各個TCAM單元所讀出的資料放大後加以輸出。
在檢索時，檢索線驅動器22經由檢索線對(SL0、/SL0-SLn、/SLn)對各個TCAM單元供給檢索資料。
控制邏輯電路(CNT)24控制TACM巨集單元10全體的動作。例如，在檢索時，控制邏輯電路24接受檢索指令，藉著將控制信號輸出到檢索線驅動器22及匹配放大器部23，來控制檢索線驅動器(SD)22，匹配線輸出電路部(MO)23，及預先充電電路PC的動作。在寫入時，控制邏輯電路24藉著將控制信號輸出到寫入驅動器WD及字元線驅動器(WLD)25，來控制寫入驅動器WD與字元線驅動器(WLD)25的動作。在讀出時，控制邏輯電路24藉著將控制信號輸出到字元線驅動器(WLD)25及讀出用讀出放大器SA，來控制字元線驅動器(WLD)25與讀出用讀出放大器SA的動作。
控制邏輯電路24將指示預先充電的預先充電致能信號PCE輸出到後面所述的預先充電電路PC，將指示檢索動作或檢索存取動作的檢索線致能信號SLE輸出到檢索線驅動器22。
匹配線輸出電路部(MO)23具有複數匹配線輸出電路MO0-MOm。匹配線輸出電路MO0-MOm的輸入分別與所對應的匹配線ML(ML0、ML1-ML(2M-2)、ML(2M-1))相連接，匹配線輸出電路MO0-MOm的輸出與所對應的匹配信號輸出線MLo(MLo0-MLom)分別連接。在檢索時，匹配線輸出電路MO0-MOm依據所對應的匹配線ML(ML0、ML1-ML(2M-2)、ML(2M-1))的電位來產生所對應的TCAM單元資料與輸入檢索資料的對應部分是否一致之檢出信號，來輸出到所對應的匹配信號輸出線MLo(MLo0-MLom)。在此例中，匹配線輸出電路MO0-MOm分別包含有用來使檢索時所對應的匹配線ML[0]-ML[M]成為預先充電電位之預先充電電路PC。
優先編碼器(PREN)30是在進行通常動作之檢索時，當複數匹配信號輸出線MLo0-MLom中有複數個為一致的信號電位時，依據所決定的優先順序來選擇1個匹配信號輸出線。
[TCAM單元的構成例1] 圖6-圖9是將實施例中之TCAM單元的平面布局構成在積層方向分割來說明之概略平面圖。
圖6是說明圖4所示的記憶體單元MC0#0與MC0#1的單元布局的概念圖。在圖6中說明構成記憶體單元MC0#0與MC0#1的各電晶體的配置，與記憶體單元相連接之各配線，作為連接部之接觸CT。各配線是指第1電源配線VDD，第2電源配線VSS，字元線WL0、WL1，位元線BL0A、/BL0A、BL0B、/BL0B，檢索線SL0、/SL0，及匹配線ML0、ML1。
如圖6所示，構成記憶體單元MC0#0的電晶體與構成記憶體單元MC0#1的電晶體，相對於Y-Y線排列成線對稱。以圖6所示之細長矩形的單元布局作為一個單位，此單位配置成行列狀來構成記憶體陣列(CARY)20。如圖1的說明，記憶體單元MC0#0是由電晶體(N01-N06、P01、P02及N11-N06、P11、P12)所構成。雖然圖中未標示，在圖6中記憶體單元MC0#1具有與構成記憶體單元MC0#0之電晶體(N01-N06、P01、P02及N11-N06、P11、P12)同樣的電晶體。
在此例中，記憶體單元MC0#0與MC0#1在單結晶矽等半導體基板的主面上被形成，在P型井區域PW0，N型井區域NW0，P型區域井PW1，N型區域井NW1，及P型區域井PW2上，使用被週知之MOS電晶體的製造方法來構成。亦即，在此例中記憶體單元MC0#0與MC0#1是使用平面型MOS電晶體來構成，記憶體單元MC0#0與MC0#1是在半導體基板的主面上相鄰接配置。
在P型井區域PW0上形成記憶體單元MC0#0的電晶體N02、N04、N14、N12。在N型井區域NW0上形成記憶體單元MC0#0的電晶體P01、P02、P11、P12。在P型區域井PW1的記憶體單元MC0#0的形成部分上形成記憶體單元MC0#0的N01、N03、N05、N06、N11、N13、N15、N16。構成記憶體單元MC0#1的電晶體也是與構成記憶體單元MC0#0的電晶體相同，在各P型區域井PW1，N型區域井NW1，及P型區域井PW2上被形成。
圖中雖未標示，N通道型MOS電晶體具有N型源極區域，N型汲極區域，及在N型源極區域與N型汲極區域間的半導體基板上，隔著絶緣膜所形成的多結晶矽的閘極。同樣地，P通道型MOS電晶體具有P型源極區域，P型汲極區域，及在P型源極區域與P型汲極區域間的半導體基板上，隔著絶緣膜所形成的多結晶矽的閘極。
圖7是說明第1配線層的各配線，第2配線層的各配線，及作為連接部之導通孔電極的圖。第1配線層及第2配線層並不是指半導體裝置上所設的第1個配線層與第2個配線層，而是在層間絶緣膜的上下相鄰接之配線層中，將下側配線層稱為第1配線層，將第1配線層的上方的配線層稱為第2配線層。例如，在圖6的構成中，當半導體裝置上所設置的第1個配線層被使用時，第1配線層是指半導體裝置中的第2個配線層，第2配線層是指半導體裝置上所設置的第3個配線層。導通孔電極VE1是為了將層間絶緣膜的上下相鄰接之配線間進行電性上連接，可以將層間絶緣膜以蝕刻等手法，在除去一部分後的穿孔部內填入金屬材料形成。
參考圖7，第1配線層是以實線來表示，俯視觀察具有在大約橫方向延伸之複數配線。第1配線層的各配線包含有：第1電源配線VDD，第2電源配線VSS，位元線BL0A、/BL0A、BL0B、/BL0B，檢索線SL0、/SL0，字元線WL0、WL1，及匹配線ML0、ML1。第1配線層的各配線經由圖6所示的接觸CT與圖6所示的電晶體相連接。
第2配線層是以虛線來表示，俯視觀察具有在縱的方向延伸之複數配線。第2配線層的各配線包含2條第2電源配線(第1配線)VSS，配置在2條第2電源配線(第1配線)VSS之間的字元線(第1字元線、第2字元線)WL0，WL1。以第2配線層來構成之2條第2電源配線VSS與2條字元線WL0、WL1，俯視觀察係大約平行地在上下方向延伸來配置。2條第2電源配線VSS是配置在記憶體單元MC0#0與MC0#1的左右的邊界的上方。
第1配線層的各配線(VSS、WL0、WL1、ML0、ML1)藉由導通孔電極VE1，分別與第2配線層的各配線(VSS、WL0、WL1、ML0、ML1)相連接。可以將第2配線層的配線(ML0、ML1)視為基座電極。
圖8是說明圖7所示之第2配線層的配線(VSS、ML0、ML1)與第3配線層的配線(VSS、ML0、ML1)間的連接關係圖。第2配線層的配線(VSS、ML0、ML1)是以虛線來表示，第3配線層的配線(VSS、ML0、ML1)是以實線來表示。第2配線層與第3配線層並不是指半導體裝置上的第2個配線層與第3個配線層，而是指層間絶緣膜的上下相鄰接之配線層中，將下側配線層稱為第2配線層，將第2配線層的上方的配線層稱為第3配線層。導通孔電極VE2是為了將層間絶緣膜的上下鄰接的積層配線間進行電性上的連接，可以將層間絶緣膜以蝕刻等手法，在除去一部分的穿孔部內填入金屬材料形成。在圖8的下側所記載的VSS、ML0，與ML1是有關第3配線層的配線的參考記號。
在第2配線層所構成的2條第1配線(VSS)的上方，配置有第3配線層所構成的2條第2配線(VSS)。第2配線層所構成的2條第2電源配線(第1配線)VSS與第3配線層所構成的2條第2電源配線(第2配線)VSS間是以複數導通孔電極VE2以低阻抗來進行電性上的連接。
第2配線層所構成的2條配線(字元線WL0、WL1)的上方，配置有第3配線層的配線(匹配線ML0、ML1)。但為了將第2配線層的配線(ML0、ML1)的基座電極與第3配線層的配線(匹配線ML0、ML1)以導通孔電極VE2來進行電性上的連接，第3配線層的配線(匹配線ML0、ML1)的一部被配置在第2配線層的配線(ML0、ML1)的基座電極的上方，成為ㄈ字的形狀。第3配線層的配線(匹配線ML0、ML1)是被配置在第3配線層所構成的2條第2配線(VSS)之間。第3配線層所構成的2條第2電源配線(第2配線)VSS與2條匹配線ML0、ML1，俯視觀察，是大約平行地在上下方向上延伸來配置。
圖9是說明圖8所示的第3配線層的配線(VSS、ML0、ML1)與第4配線層的配線(VSS)間的連接關係圖。第3配線層的配線是以細的實線來表示，第4配線層的配線是以粗的實線來表示。第3配線層與第4配線層並不是指半導體裝置上的第3個配線層與第4個配線層，而是指在層間絶緣膜的上下相鄰接的積層配線層中，將下側的配線層稱為第3配線層，將第2配線層的上方的配線層稱為第4配線層。導通孔電極VE3是為了將層間絶緣膜的上下相鄰接的積層配線間進行電性上的連接，可以將層間絶緣膜以蝕刻等手法，在除去一部分的穿孔部內，填入金屬材料形成。圖9的下側所記載的VSS是關於第4配線層的配線的參考記號。
在第3配線層所構成的2條配線(VSS)的上方配置由第4配線層所構成的2條配線(VSS)。第4配線層所構成的2條第2電源配線(第3配線)VSS，俯視觀察，以大約平行地在上下方向上延伸來配置。第4配線層所構成的2條第3配線(VSS)的寬度，較第3配線層所構成的2條第2配線(VSS)的寬度更寬，以包覆著第3配線層所構成的2條第2配線(VSS)來構成。第3配線層所構成的2條第2配線(VSS)與第4配線層所構成的2條第3配線(VSS)是以複數導通孔電極VE3以低阻抗來進行電性上的連接。第4配線層所構成的2條第4配線(VSS)的寬度較第3配線層所構成的2條第2配線(VSS)的寬度更寬，所以會覆蓋著第3配線層所構成的匹配線ML0與ML1的配線的大部分的上方。藉此，第4配線層的2條第3配線(VSS)具有從上方來防禦第3配線層所構成的匹配線ML0與ML1的功能。藉此，來自第4配線層的上層側的雜訊對第3配線層的匹配線ML0與ML1的影響，可能會因為第4配線層的2條第3配線(VSS)的防禦功能而減小。
以上，如同圖6-圖9所做的說明，在第2配線層上配置有2條第2電源配線VSS及配置在2條第2電源配線VSS之間的字元線WL0與WL1。在第3配線層上，第3配線層所構成的2條配線(VSS)與第2配線層所構成的2條配線(VSS)是藉由複數導通孔電極VE2以低阻抗來進行電性上的連接。第3配線層所構成的匹配線ML0與ML1是被配置在第3配線層所構成的2條配線(VSS)之間。第4配線層所構成的2條配線(VSS)與第3配線層所構成的2條配線(VSS)是藉由複數導通孔電極VE3以低阻抗來進行電性上的連接。
藉由以上的構成，記憶體單元MC0#0與MC0#1的接地電位VSS能夠以低阻抗來供給，即使在進行檢索動作時會流動較大的電流，也能夠減少因為供給接地電位VSS的配線的寄生阻抗所造成的電位變動(IR下降)。供給接地電位VSS的配線也可以提高電遷移(EM)耐性。
[匹配線ML0與ML1的變形例] 圖10是說明圖8的匹配線ML0與ML1的變形例的圖。在圖8中，第3配線層所構成的匹配線ML0與ML1的配線的一部具有ㄈ字的形狀。但如圖10所示，可以將第3配線層所構成的匹配線ML0與ML1的配線的一部分構成凸部的形狀。這時，第2配線層所構成的匹配線ML0與ML1的基座電極的形狀也需要配合凸部來構成。
[圖7與圖8的變形例：屏蔽配線] 圖11與圖12是說明圖7與圖8的變形例的圖。如圖11與圖12所示，設置有與接地電位VSS相連接的屏蔽配線SE。其他的構成與圖7與圖8相同。在第3配線層上所設置的匹配線ML0與ML1是以大約平行來設置，所以可能會因為匹配線ML0與ML1間的信號干渉而造成誤動作。為了防止此一誤動作，與接地電位VSS相連接的屏蔽配線SE被設置在第2配線層(圖11參考)及第3配線層(圖12參考)上。第2配線層的屏蔽配線SE與第1配線層的VSS配線是藉由導通孔電極VE1來連接。第2配線層的屏蔽配線SE與第3配線層的屏蔽配線SE是藉由導通孔電極VE2來連接。除了圖9所說明的第4配線層的2條配線(VSS)的防禦功能，也盡可能對匹配線ML0與ML1間進行防禦。藉此，可以減少因為匹配線ML0與ML1間的信號干渉所造成的誤動作。
[圖11、圖12及圖9的變形例：信號配線區域] 圖13是說明圖11、圖12，及圖9的變形例的圖。在圖11、圖12，及圖9中，匹配線ML0與ML1使用第2配線層的屏蔽配線SE，第3配線層的屏蔽配線SE，及第4配線層的2條配線(VSS)來作為屏蔽配線。因此，在圖9的構成中，記憶體陣列CARY的上方全面地配置有第4配線層所構成的寬度較寬的複數VSS配線。此一方法可以有效地來防禦匹配線ML。但有時會被要求在記憶體陣列CRAY的上方配置信號配線。
圖13是說明在記憶體陣列CRAY的上方設置了複數信號配線的構成圖。圖13是描述在4行的記憶體單元的布局配置中，第3配線層所構成的各配線(參考圖12)與第4配線層所構成的各配線(VSS、SIGL)。在配置了第4配線層所構成的8條VSS配線的各VSS配線之間設置有7條信號配線SIGL。8條VSS配線中位於兩側的VSS配線是藉由複數導通孔電極VE3來與下層的第3配線層所構成的VSS配線相連接。另一方面，被兩側的VSS配線所夾著的6條VSS配線並沒有藉由導通孔電極VE3與下層之第3配線層所構成的VSS配線相連接，舉例來說記憶體陣列CARY的其他部分是與供給接地電位VSS的配線相連接。
藉著以上的構成，雖然防禦的功能可能會稍微降低，卻可以在記憶體陣列CRAY上確保設置信號配線SIGL的區域。可以彌補在記憶體陣列CRAY上的信號配線區域的不足。
[TCAM單元的構成例2] 圖14-圖23是說明實施例之TCAM單元的構成圖。圖14-圖23是將圖4所示的記憶體單元MC0#0與MC0#1以鰭式電晶體(FinFET)形成時的構成例。圖14，圖16-圖19，是將TCAM單元的平面布局構成在積層方向上分割來表示的概略平面圖。圖20是將圖14，圖16-19重疊後沿著A-A線的記憶體單元的第1剖面圖。圖21是將圖14，圖16-19重疊後沿著B-B線的記憶體單元的第2剖面圖。圖22是將圖14，圖16-19重疊後沿著圖14的C-C線的第3剖面圖。圖23是將圖14，圖16-19重疊後沿著圖14的D-D線的第4剖面圖。在圖20及圖21的圖的左側上，各配線層的說明從下側開始描述了閘極(gate)，連接配線(M0)，導通孔電極(V0)，第1配線層(M1)，導通孔電極(V1)，第2配線層(M2)，導通孔電極(V2)，及第3配線層(M3)。在圖20及圖21中以虛線來表示的區域RR是在2條閘極之間設置有第1連接電極M01的地方，此一構成在使用FinFET電晶體的記憶體單元時會成為寄生電容增大的原因。在圖22與圖23的左側上，各配線層的說明從下側開始描述了半導體基板(sub)，閘極(gate)，連接配線(M0)，導通孔電極(V0)，第1配線層(M1)，導通孔電極(V1)，第2配線層(M2)，導通孔電極(V2)，及第3配線層(M3)。關於圖20-圖23，可以參考以下的說明。
圖14是說明TCAM單元的平面布局上，FinFET，連接配線，及導通孔電極的配置圖。圖15是說明構成圖14的記憶體單元MC0#0與MC0#1的各電晶體(參考圖1及圖4)的配置，與記憶體單元相連接的各配線，及作為連接部之導通孔電極。
參考圖14，俯視觀察，在橫的方向上各FinFET的鰭的部分FI是大約平行地來配置。各FinFET的閘極G俯視觀察係以縱的方向來配置。在閘極G與鰭的部分FI的交差部分上，閘極G與鰭的部分FI之間形成有閘極酸化膜，FinFET的通道區域是以鰭的部分FI來構成。在鰭的部分FI的通道區域的兩側，構成有FinFET的源極區域與汲極區域。第1連接配線M01主要是連接鰭FI之間的配線，俯視觀察係沿著縱的方向延伸來配置。第2連接配線M02主要係以來與閘極G與導通孔電極VE0相連接，以及閘極G與第1連接配線M01間的連接。
圖14中記載了與導通孔電極VE0相連接的各配線的記號。各配線是指第1電源配線VDD，第2電源配線VSS，字元線WL0、WL1，位元線BL0A、/BL0A，BL0B、/BL0B，檢索線SL0、/SL0，及匹配線ML0、ML1。
圖15是說明圖14的記憶體單元MC0#0與構成MC0#1的各電晶體(參考圖1及圖4)的配置，與記憶體單元相連接的各配線，及作為連接部之導通孔電極。在圖15中描述了構成記憶體單元MC0#0的電晶體(N01-N06、P01、P02及N11-N06、P11、P12)的連接與配置及導通孔電極VE0。此外，雖然圖15中並未標示，記憶體單元MC0#1具有與構成記憶體單元MC0#0相同的電晶體。
在圖15中，一部分的記號是以粗線來畫的各電晶體(N02、N04、N14、N12、N03、N01、N11、N13、N06、N05、N15、N16)，從圖14可以理解是將2個MOS電晶體並聯來連接之構成。藉此可以得到驅動能力的最佳化。
圖16是說明第1配線層的各配線與導通孔電極V0的關係圖。第1配線層的各配線(VDD、VSS、BL0A、/BL0A、BL0B、/BL0B、SL0、/SL0)，俯視觀察係在橫的方向上平行來設置。以第1配線層所構成的字元線WL0與WL1及匹配線ML0與ML1的配線是設置來作為基座電極。
圖17是說明第1配線層的各配線，第2配線層的各配線，及導通孔電極V1的關係圖。第2配線層的各配線(VSS、WL0、WL1、VSS、ML0、ML1)是以虛線來畫。第2配線層的各配線(VSS、WL0、WL1、VSS)俯視觀察，是在縱的方向上平行來設置。2條字元線WL0、WL1是設置在2條VSS配線之間。第2配線層的各配線(ML0、ML1)是基座電極。導通孔電極V1係以來連接第1配線層的各配線(VSS、WL0、WL1、ML0、ML1)與第2配線層的各配線(VSS、WL0、WL1、VSS、ML0、ML1)。
圖18是說明以虛線來畫的第2配線層的各配線(VSS、WL0、WL1、VSS、ML0、ML1)與導通孔電極V2的關係圖。圖19是說明以實線來畫的第3配線層的各配線與導通孔電極V2的關係圖。導通孔電極V2係以來連接第2配線層的配線(VSS、ML0、ML1、VSS)與第3配線層的配線(VSS、ML0、ML1、VSS)。在圖19中，第3配線層的配線(VSS、ML0、ML1、VSS)俯視觀察，是在縱的方向上平行地來設置。第3配線層所構成的2條匹配線ML0、ML1是配置在2條VSS配線之間。
此外，圖10-圖13的構成可以應用在圖17-圖19中。
[内容參考記憶體(TCAM裝置)的方塊構成的變形例] 圖24是說明變形例之内容參考記憶體(TCAM裝置)的概念之方塊圖。在圖5中，記憶體陣列(CRAY)20與字元線驅動器(WLD)25之間以及在記憶體陣列(CRAY)20與匹配線輸出電路部(MO)23之間沒有設置去耦電容。圖24是TCAM裝置1的TCAM巨集單元10的變形例。圖24中，在記憶體陣列(CRAY)20與字元線驅動器(WLD)25之間設置有去耦電容(DEC_CAP1)的形成區域26，在記憶體陣列(CRAY)20與匹配線輸出電路部(MO)23之間設置有作為功能區塊的去耦電容(DEC_CAP2)的形成區域27。其他的構成則與圖5相同。此外，功能區塊也可以是去耦電容以外其他的功能。例如也可以是使匹配線的電位更高速化的電路。
圖24中，舉例來說，描述有TCAM記憶體單元MC0#0，與TCAM記憶體單元MC0#0相連接的字元線WL0，匹配線ML0，位元線對BL0、/BL0，及檢索線對SL0、/SL0。為了使圖面簡單，並沒有畫與TCAM記憶體單元MC0#0相連接的字元線WL1。字元線驅動器(WLD)25具有與字元線WL0相連接，驅動字元線WL0的字元線驅動器WLD0。匹配線輸出電路部(MO)23包含匹配線輸出電路MO及預先充電電路PC。匹配線輸出電路MO包含與匹配線ML0相連接的匹配線輸出電路MO0，匹配線輸出電路MO0的輸出與匹配信號輸出線MLo0相連接。預先充電電路PC包含與匹配線ML0相連接的預先充電電路PC0。
在此例中，控制邏輯電路24分成第1控制電路CNT1與第2控制電路CNT2，第2控制電路CNT2具有產生匹配線輸出電路MO0及預先充電電路PC0的控制信號MEN，PCE的功能。控制信號MEN指示匹配線輸出電路MO0的動作時序。控制信號PCE指示預先充電電路PC0的動作時序。
圖25是圖24的變形例之簡化的電路圖。字元線驅動器(WLD)25與字元線WL0相連接，具有驅動字元線WL0的字元線驅動器WLD0。字元線驅動器WLD0與第1電源電位VDD的供給配線及第2電源電位VSS的供給配線相連接。在去耦電容(DEC_CAP1)的形成區域26中，具有連接在第1電源電位VDD的供給配線與第2電源電位VSS的供給配線之間的去耦電容DEC_CAP1。去耦電容DEC_CAP1是去耦電容，其功能是可以暫時維持電荷，吸收字元線驅動器WLD0所造成的電源電壓(VDD、VSS)的電流變化，來防止電源電壓(VDD、VSS)的變動及雜訊的發生。
記憶體陣列(CARY)20內所形成的匹配線ML0與預先充電電路PC内的預先充電電路PC0及匹配線輸出電路MO内的匹配線輸出電路MO0相連接。記憶體陣列(CARY)20與預先充電電路PC之間設置有去耦電容(DEC_CAP2)的形成區域27。去耦電容(DEC_CAP2)與去耦電容DEC_CAP1相同地，是去耦電容，可以暫時地維持電荷，吸收預先充電電路PC0所造成的電源電壓(VDD、VSS)的電流變化，來防止電源電壓(VDD、VSS)的變動及雜訊的發生。
預先充電電路PC0是由P通道MOS電晶體PM4所構成。P通道MOS電晶體PM4是設置來將匹配線ML0充電到高電位之預先充電電位。P通道MOS電晶體PM4的閘極接受例如預先充電致能信號PCE。預先充電致能信號PCE是指示檢索動作或檢索存取動作之檢索線致能信號SLE的反轉信號之類的信號。也就是說，當不是檢索動作或檢索存取動作時，預先充電致能信號PCE會成為低電位之類的選擇電位，預先充電電路PC0會將匹配線ML0預先充電。另一方面，當進行檢索動作或檢索存取動作時，預先充電致能信號PCE會成為高電位之類的非選擇電位，預先充電電路PC0會停止對匹配線ML0的預先充電。
匹配線輸出電路MO0包含反向器電路IV1-IV4，以反向器電路IV1及IV2來構成鎖存器電路LT0。鎖存器電路LT0的輸入經由反向器電路IV3與匹配線ML0相連接。鎖存器電路LT0的輸出經由反向器電路IV4與匹配信號輸出線MLo0相連接。反向器電路IV2及IV3是藉由匹配輸出致能信號MEN及反向器電路IV5所產生的匹配輸出致能信號MEN的反轉信號來控制其動作。當匹配輸出致能信號MEN成為高電位之選擇電位時，反向器電路IV3成為打開狀態，反向器電路IV2成為關閉狀態，將匹配線ML0的電位存入鎖存器電路LT0內。當匹配輸出致能信號MEN成為低電位之非選擇電位時，反向器電路IV3成為關閉狀態，反向器電路IV2成為打開狀態，匹配線ML0的電位會被存入鎖存器電路LT0內。
如以上所述，在記憶體陣列(CRAY)20與字元線驅動器(WLD)25之間設置有去耦電容(DEC_CAP1)的形成區域26，在記憶體陣列(CRAY)20與匹配線輸出電路部(MO)23之間設置有去耦電容(DEC_CAP2)的形成區域27。藉由此一構成，可以吸收電源電壓(VDD、VSS)的電流變化，防止電源電壓(VDD、VSS)的變動及雜訊的發生。
在TCAM裝置1中，在對匹配線ML(ML0)預先充電時會消耗大量的電力。由於此一電力消費，在供給電源電位VDD及VSS之電源供給配線上會因為寄生阻抗而造成電壓下降(IR下降)。為了抑制此一問題，配置有去耦電容(DEC_CAP2)，藉著將該電容(DEC_CAP2)配置在匹配線預先充電部(PC)與單元陣列部(CRAY：20)之間，可以得到較有效率的去耦，並有效地抑制IR下降。
圖26是說明圖24中之字元線的布局構成。圖27是，沿著圖26的F-F線之剖面圖。
參考圖26及圖27，字元線WL0-WL3俯視觀察，是在縱的方向上平行地來設置。字元線WL0-WL3是在字元線驅動器(WLD)25的形成區域及記憶體陣列(CARY)20的形成區域上由配線層Mx所構成。另一方面，在去耦電容(DEC_CAP1)的形成區域26的上方所設置的字元線WL0-WL3是由設置在配線層Mx上方的配線層Mx+1所構成。配線層Mx所構成的字元線WL0-WL3及配線層Mx+1所構成的字元線WL0-WL3是以導通孔電極VEx在電性上相連接。雖沒有特別限制，配線層Mx，例如依照圖7，是第1配線層的配線，配線層Mx+1是第2配線層的配線。此外，在圖26中並沒有描述圖7的VSS配線。配線層Mx所構成的VSS配線，依據圖7，俯視觀察，是配置在記憶體陣列(CARY)20的形成區域上，字元線WL0的左側，字元線WL1與WL2之間，及字元線WL3的右側。
藉由以上的構成，可以不受到字元線(WL0-WL3)的配線層的影響，而能夠在字元線驅動器(WLD)25的形成區域與記憶體陣列(CARY)20的形成區域之間的區域配置去耦電容(DEC_CAP1)的形成區域26。
圖28及圖29是說明去耦電容之電容元件的構成例，圖28是使用FinFET技術之閘極電容之電容元件的構成例的圖，圖29是使用MIM電容之電容元件的構成例的圖。
在圖28的上方說明記憶體陣列(CRAY)20内的記憶體單元MC0#0的一部分，下方是說明去耦電容(DEC_CAP1、DEC_CAP2)。在此例中，去耦電容(DEC_CAP1、DEC_CAP2)將配置在橫的方向上的3條鰭的部分FI在縱的方向來配置，使用與VSS電位相連接的5條連接配線M01在電性上連接，在5條連接配線M01之間在縱的方向上設置有4條閘極G。4條閘極G的下方是藉由連接到VDD電位的第2連接配線M02來連接。藉著鰭的部分FI，閘極G，及鰭的部分FI與閘極G的交差部分之間的閘極酸化膜來構成去耦電容(DEC_CAP1、DEC_CAP2)。
在圖29中，圖29(a)是說明將圖29(b)與圖29(c)重疊所構成的MIM電容元件的平面圖。圖29(b)是第1配線層的布局配置。圖29(c)是第2配線層的布局配置。圖30是沿著圖29(a)的G-G線的剖面圖。圖31是沿著圖29(a)的F-F線的剖面圖。MIM電容是藉由金屬(M)-絶緣膜(I)-金屬(M)來構成電容元件的技術。絶緣膜(I)是指層間絶緣膜。
圖29(b)具有使用第1配線層之2條配線M1VDD及M1VSS。T字型的配線M1VDD與第1電源電位VDD相連接，包含有俯視觀察，以縱的方向來設置的第1配線M110及在橫的方向來設置，與第1配線M110的大約中央相連接的第2配線M111。U字型的配線M1VSS俯視觀察，是包圍著第2配線M111的3個方向(上、下、右)形成。在圖29(b)顯示第1導通孔電極V1。第1導通孔電極V1是設置在覆蓋著配線M1VDD與M1VSS的上方的第1層間絶緣膜上，用來與第2配線層相連接。
圖29(c)具有使用第2配線層之2條配線M2VDD及M2VSS。T字型的配線M2VSS與第2電源電位VSS相連接，包含有俯視觀察，以縱的方向來設置的第1配線M210及在橫的方向來設置，與第1配線M210的大約中央相連接的第2配線M211。U字型的配線M2VDD俯視觀察，是包圍著第2配線M211的3個方向(上、下、左)形成。如圖30及圖31所示，U字型的配線M2VDD與T字型的配線M1VDD是藉由第1導通孔電極V1來連接。如圖30及圖31所示，T字型的配線M2VSS與U字型的配線M1VSS是經由第1導通孔電極V1來連接。
以上，將本發明者的發明用實施例來具體地說明，但是本發明並不限制在上記實施形態及實施例，當然也可以有許多種變化。
1‧‧‧TCAM裝置 10‧‧‧TCAM巨集單元10 11‧‧‧SRAM單元(MCX單元) 12‧‧‧SRAM單元(MCY單元) 13‧‧‧資料比較部 20‧‧‧記憶體陣列(CARY) 25‧‧‧字元線驅動器(WLD)的形成區域 26‧‧‧去耦電容(DEC_CAP1)的形成區域 27‧‧‧去耦電容(DEC_CAP2)的形成區域 30‧‧‧優先編碼器(PREN) BL0A、/BL0A、BL0B、/BL0B‧‧‧位元線 MC0#0、MC0#1‧‧‧TCAM單元 ML0、ML1‧‧‧匹配線 SL0、/SL0‧‧‧檢索線 VDD‧‧‧第1電源配線 VSS‧‧‧第2電源配線 VE1‧‧‧導通孔電極 WL0、WL1‧‧‧字元線
【圖1】說明實施例中的TCAM單元的構成的一個例子之電路圖。 【圖2】以圖表來說明圖1的MCX單元與MCY單元的記憶内容跟TCAM單元的資料間的對應關係圖。 【圖3】說明實施例中的記憶體陣列的構成例的圖。 【圖4】說明圖3的記憶體陣列CARY中相互鄰接之記憶體單元MC0#0與MC0#1的電路圖。 【圖5】說明實施例中的内容參考記憶體(TCAM裝置)的概念之方塊圖。 【圖6】說明圖4所示之記憶體單元MC0#0與MC0#1的單元布局的概念圖。 【圖7】說明第1配線層的各配線，第2配線層的各配線，及作為連接部之導通孔電極的圖。 【圖8】說明圖7所示之第2配線層的配線(VSS、ML0、ML1)與第3配線層的配線(VSS、ML0、ML1)間的連接關係的圖。 【圖9】說明圖8所示之第3配線層的配線(VSS、ML0、ML1)與第4配線層的配線(VSS)間的連接關係的圖。 【圖10】說明圖8的匹配線ML0、ML1的變形例的圖。 【圖11】圖7的一種變形例，設置有屏蔽配線的圖。 【圖12】圖8的一種變形例，設置有屏蔽配線的圖。 【圖13】說明在記憶體陣列CRAY的上方，設置有複數信號配線的構成的圖。 【圖14】實施例中之TCAM單元的布局，說明FinFET，連接配線，及導通孔電極的配置圖。 【圖15】構成圖14的記憶體單元MC0#0、MC0#1之各電晶體(參考圖1及圖4)的配置，與記憶體單元相連接之各配線，作為連接部之導通孔電極。 【圖16】說明第1配線層的各配線與導通孔電極V0間的關係圖。 【圖17】說明第1配線層的各配線，第2配線層的各配線，及導通孔電極V1間的關係圖。 【圖18】說明第2配線層的各配線(VSS、WL0、WL1、VSS、ML0、ML1)與導通孔電極V2間的關係圖。 【圖19】說明第3配線層的各配線與導通孔電極V2間的關係圖。 【圖20】將圖14、圖16-19重疊時沿著A-A線之記憶體單元的第1剖面圖。 【圖21】將圖14、圖16-19重疊時沿著B-B線之記憶體單元的第2剖面圖。 【圖22】將圖14、圖16-19重疊時沿著圖14的C-C線之第3剖面圖。 【圖23】將圖14、圖16-19重疊時沿著圖14的D-D線之第4剖面圖。 【圖24】說明變形例中之内容參考記憶體(TCAM裝置)的概念之方塊圖。 【圖25】說明圖24的變形例的模式之電路圖。 【圖26】說明圖24之字元線的布局構成圖。 【圖27】沿著圖26的F-F線之剖面圖。 【圖28】使用閘極電容之電容元件的構成例的圖。 【圖29】使用MIM電容之電容元件的構成例的圖。圖29(a)是說明將圖29(b)與圖29(c)重疊所構成之MIM電容元件的平面圖。圖29(b)是第1配線層的布局配置圖。圖29(c)是第2配線層的布局配置圖。 【圖30】沿著圖29(a)的G-G線之剖面圖。 【圖31】沿著圖29(a)的F-F線之剖面圖。
BL0A、/BL0A、BL0B、/BL0B‧‧‧位元線
ML0、ML1‧‧‧匹配線
SL0、/SL0‧‧‧檢索線
VDD‧‧‧第1電源配線
VSS‧‧‧第2電源配線
VE1‧‧‧導通孔電極
WL0、WL1‧‧‧字元線

Claims (9)

  1. 一種半導體記憶裝置，包含：Ternary內容參考記憶體(Ternary Content Addressable Memory,TCAM)單元陣列，包含第1 TCAM單元及第2 TCAM單元；第1字元線；第2字元線；第1匹配線；第2匹配線；及一對之檢索線，其中，該第1 TCAM單元係與該第1字元線、該第2字元線、及該第1匹配線相連接；其中，該第2 TCAM單元係與該第1字元線、該第2字元線、及該第2匹配線相連接，其中，該第1 TCAM單元與該第2 TCAM單元，在俯視觀察中的第1方向上係相鄰接配置，其中，該第1 TCAM單元及該第2 TCAM單元係與該一對之檢索線中的第1檢索線相連接，其中，該第1 TCAM單元及該第2 TCAM單元係與該一對之檢索線中的第2檢索線相連接，其中，該一對之檢索線係配置在該第1 TCAM單元與該第2 TCAM單元之間， 其中，該第1字元線與該第2字元線，係以第1配線層的配線形成，且該第1字元線及該第2字元線在該第1方向上延伸，使得該第1 TCAM單元及該第2 TCAM單元在該俯視觀察中與該第1字元線及該第2字元線重疊，其中，該第1匹配線與該第2匹配線，係以與該第1配線層相鄰接的第2配線層的配線形成，且該第1匹配線與該第2匹配線在該第1方向上延伸，使得該第1 TCAM單元及該第2 TCAM單元在該俯視觀察中與該第1匹配線及該第2匹配線重疊，其中，該第1字元線與該第2字元線係彼此平行，且該第1字元線與該第2字元線是設置在供給第1參考電位的2條第1配線之間，其中，該等第1配線係以該第1配線層的配線形成，其中，該第1字元線及該第2字元線係於該第1 TCAM單元及該第2 TCAM單元在該俯視觀察中與該第1字元線及該第2字元線重疊的所有區域上，設置在該2條第1配線之間，其中，該第1匹配線與該第2匹配線係彼此平行，且該第1匹配線與該第2匹配線是設置在供給該第1參考電位的2條第2配線之間，其中，該等第2配線係以該第2配線層的配線形成，且其中，該第1匹配線及該第2匹配線係於該第1 TCAM單元及該第2 TCAM單元在該俯視觀察中與該第1匹配線及該第2匹配線重疊的所有區域上，設置在該2條第2配線之間。
  2. 如申請專利範圍第1項的半導體記憶裝置，更包含由該第2配線層的配線所形成的第1屏蔽配線， 該第1匹配線與該第2匹配線包含：該第1匹配線與該第2匹配線相平行的部分；及在該第1匹配線與該第2匹配線之間設有該第1屏蔽配線的部分。
  3. 如申請專利範圍第1項的半導體記憶裝置，更包含：2條第2屏蔽配線，由與該第2配線層鄰接設置之第3配線層的配線所形成，該2條第2屏蔽配線被設置在該第1匹配線及該第2匹配線的上側。
  4. 如申請專利範圍第1項的半導體記憶裝置，更包含：2條第2屏蔽配線，由與該第2配線層相鄰接的第3配線層的配線所形成，設置在該第1匹配線與該第2匹配線的上側；及信號配線，由該第3配線層的配線所形成，設置在該2條第2屏蔽配線之間。
  5. 如申請專利範圍第1項的半導體記憶裝置，其中，該第1字元線及該第2字元線包含：由該第1配線層的配線所形成的部分；及由該第2配線層的配線所形成的部分。
  6. 如申請專利範圍第5項的半導體記憶裝置，其中，在該第1字元線與該第2字元線之由該第2配線層的配線所形成的部分之下側形成有功能區塊。
  7. 如申請專利範圍第1項的半導體記憶裝置，更包含：預先充電電路的形成區域，該預先充電電路對該第1匹配線及該第2匹配線預先充電；及去耦電容，配置在該TCAM陣列與該預先充電電路的形成區域之間。
  8. 如申請專利範圍第1項的半導體記憶裝置，更包含：字元線驅動器電路的形成區域，該字元線驅動器電路驅動該第1字元線及該第2字元線；及去耦電容，配置在該TCAM陣列與該字元線驅動器電路的形成區域之間。
  9. 如申請專利範圍第1項的半導體記憶裝置，更包含：第3配線層，鄰接該第2配線層，及第3配線，其中，在垂直於該第1方向的第2方向上，該第3配線較該第2配線更寬，且在該俯視觀察中，該第3配線覆蓋該第1匹配線與該第2匹配線。
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