JP2006190395A - 半導体メモリ - Google Patents

Abstract

【課題】 メモリセルの占有面積を小さくした強誘電体メモリを提供する。
【解決手段】 強誘電体メモリは、セルトランジスタＮ０とセルトランジスタに一端が接続される強誘電体容量Ｃ０とをそれぞれ有する複数のメモリセルＣＥＬＬと、セルトランジスタＮ０にそれぞれ接続される複数のワード線ＷＬと、ワード線と交差し強誘電体容量の他端に接続される複数のプレート線ＰＬと、セルトランジスタに接続される複数のローカルビット線ＬＢＬと、ローカルビット線に選択的に接続されるグローバルビット線ＧＢＬとを有する。更に、強誘電体メモリは、読み出し時にローカルビット線の電位を非選択プレート線と同等の電位に維持しながら前記メモリセルによるローカルビット線への電荷量を検出するセンスアンプユニットＳＡＵを有する。
【選択図】 図６

Description

本発明は、半導体メモリに関し、特に、強誘電体容量を利用した不揮発性の半導体メモリにおいてメモリセルのレイアウト面積を小さくし、読み出し時の不必要な再書き込みをなくした半導体メモリに関する。

メモリセルに強誘電体容量を用いる強誘電体メモリ（ＦＲＡＭ）は、電源をオフにした状態でも情報を保持することができると共に、ＳＲＡＭと同程度の高速読み出し、低消費電力での読み出し、書き込みが可能である。そのため、ＩＣカード、ゲーム機器の記憶媒体、タグＩＣなどに広く用いられつつある。

強誘電体メモリは、強誘電体容量の分極作用を利用してデータを記憶する。例えば、書き込み時は、強誘電体容量に正電圧を印加して正方向に分極させてデータ「０」を書き込み、負電圧を印加して負方向に分極させてデータ「１」を書き込む。読み出し時は、強誘電体容量に正電圧を印加し、データ「０」の容量はその分極方向が反転されず、データ「１」の容量はその分極方向が反転され、それに伴ってビット線に流れ出る電荷の量の大小（データ「０」で電荷量小、データ「１」で電荷量大）により、ビット線の電位を高いレベルまたは低いレベル（データ「１」で高いレベル、データ「０」で低いレベル）にする。つまり、読み出し動作では、分極反転による電荷の有無を検出する。

強誘電体メモリは、読み出し時に強誘電体容量に正電圧を印加するので、破壊読み出しである。そのため、読み出されたメモリセルに対しては、読み出し後に読み出しデータに基づいて再書き込みを行う必要がある。

強誘電体メモリには、メモリセルが２個のトランジスタと２個の強誘電体キャパシタからなる２トランジスタ・２キャパシタ型と、メモリセルが１個のトランジスタと１個の強誘電体キャパシタからなる１トランジスタ・１キャパシタ型とがある。２トランジスタ・２キャパシタは、２つのキャパシタに相補データを記録し、読み出し時ビット線対に相補信号を出力し、その相補信号がセンスアンプにより検出される。１トランジスタ・１キャパシタ型は、１つのキャパシタにデータを記録し、読み出し時に、ビット線に高いレベルと低いレベルのいずれかが出力され、センスアンプが、そのビット線レベルをレファレンスメモリセルで生成されたレファレンスレベルと比較し記憶データを検出する。１トランジスタ・１キャパシタ型はメモリセルの回路構成が簡単であるが、読み出し動作において、参照用のメモリセルによるレファレンスレベルと比較する必要がある。

強誘電体メモリについては、例えば、以下の特許文献１、２または非特許文献１に記載されている。これらの文献は、いずれも１トランジスタ・１キャパシタ型（１Ｔ１Ｃ）の強誘電体メモリを開示する。１Ｔ１Ｃの強誘電体メモリは、メモリセル構造が簡単であるため、大容量化に適している。しかし、読み出し時にビット線の電位がメモリセルのデータに応じて上昇するため、プレート線とビット線間の電圧が減少し、強誘電体容量への印加電圧が低下してそこから流出する分極電荷量が減り、ビット線の電位差が低下して、読み出しマージンが低下する。

特許文献１や非特許文献１は、このような読み出しマージンの低下を防止するために、読み出し時にビット線電位がグランドレベルに維持される検出回路を開示している。ビット線電位をグランドレベルに維持することで、強誘電体容量に電源フルスイングの電圧が印加され、分極電荷量が低下することが防止される。

また、特許文献２には、１Ｔ１Ｃの強誘電体メモリにおける、最適なレイアウトについて提案する。
特開２００２−１３３８５７号公報 特開２００３−１９７８６９号公報 IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 37, NO. 5, MAY 2002, "Bitline GND Sensing Technique for Low-Voltage Operation FeRAM"

従来の強誘電体メモリの構造は、例えば、特許文献２によれば、ワード線を構成するポリシリコン層と、強誘電体容量の電極を兼用するプレート線用の電極層と、ワード線に接続されるセルトランジスタの一方のソース・ドレインと強誘電体容量の他方の電極とを接続する第１の金属層と、ワード線やプレート線と交差するビット線を構成する第２の金属層とを有する。そして、メモリセルのレイアウトでは、セルトランジスタの２つのソース・ドレイン領域それぞれにコンタクト用のビアホールを形成する。したがって、複数の金属層を必要とし、プロセスが複雑になる。また、セルトランジスタへのコンタクト用ビアホールは、メモリセルの面積を増大させている。

また、従来の強誘電体メモリでは、ワード線に平行してプレート線が設けられ、ワード線とプレート線に交差してビット線が設けられる。したがって、選択されたワード線を駆動すると、非選択のメモリセルのセルトランジスタも導通し、それに対応する非選択のビット線にも分極電荷が流れる。そのため、全てのビット線にセンスアンプ回路が設けられ、選択ワード線に属する全てのメモリセルに対して、そのビット線電位を検出し、再書き込みを行う必要がある。このように、非選択のメモリセルに対しても、無駄に再書き込みが行われ、それに伴う電力消費が無駄になっている。

そこで、本発明の目的は、メモリセルの占有面積を小さくした強誘電体メモリを提供することにある。

更に、本発明の目的は、メモリセルの配線構造を簡素化して製造コストを抑えることができる強誘電体メモリを提供することにある。

また、本発明の目的は、読み出し時において非選択のメモリセルに対するデータ検出と再書き込み動作をなくした強誘電体メモリを提供することにある。

上記の目的を達成するために、本発明の側面によれば、強誘電体メモリは、セルトランジスタとセルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、前記セルトランジスタにそれぞれ接続される複数のワード線と、前記ワード線と交差し前記強誘電体容量の他端に接続される複数のプレート線と、前記セルトランジスタに接続される複数のローカルビット線と、前記ローカルビット線に選択的に接続されるグローバルビット線とを有する。更に、強誘電体メモリは、読み出し時にローカルビット線の電位を非選択プレート線と同等の電位に維持しながら前記メモリセルによるローカルビット線への電荷量を検出するセンスアンプユニットを有する。

上記発明の側面によれば、選択されたワード線が駆動され、選択されたプレート線が駆動されることにより、選択ワード線と選択プレート線の交差位置にある選択メモリセルの分極電荷だけがローカルビット線に流出し、選択メモリセルのデータがセンスアンプユニットにより読み出される。そして、読み出し動作において、非選択メモリセルの強誘電体容量への電圧印加が回避されて、非選択メモリセルの強誘電体容量の分極状態を破壊することがないので、非選択メモリセルへの再書き込みを必要としない。

上記発明の側面において、好ましい実施例によれば、選択されたメモリセルへの再書き込みのためにローカルビット線を駆動する場合は、非選択プレート線も同様に駆動して、ローカルビット線と非選択プレート線との間に電圧差が発生しないようにする。これにより、ローカルビット線に接続される非選択メモリセルの強誘電体容量には分極状態を破壊する電圧が印加されない。このように非選択プレート線を駆動制御することにより、選択ワード線に接続された非選択メモリセルの強誘電体容量への電圧印加をなくし、それらの記憶データが破壊されることを回避することができる。

上記発明の側面において、好ましい実施例によれば、ローカルビット線をワード線と平行に設けると共に、ローカルビット線を、ワード線方向に配置された複数のセルトランジスタのソース・ドレイン領域に共通につながる拡散領域で構成し、グローバルビット線を接続回路を介してローカルビット線に接続し、当該グローバルビット線をプレート線と平行に配置する。かかる構成にすることで、セルトランジスタの一方のソース・ドレイン領域にはコンタクト用のビアホールを設ける必要がなくなり、メモリセルの占有面積を大幅に小さくすることができる。また、プレート線用の金属配線層に加えて、ビット線の金属配線層を設ける必要がなく、金属配線層の数を減らして、コストダウンを図ることができる。

更に、上記の好ましい実施例において、セルトランジスタの他方のソース・ドレイン領域には、スタック型構造の強誘電体容量、または、プレーナ型構造の強誘電体容量が設けられる。メモリセル内の強誘電体容量は、それぞれセルトランジスタに個別に接続する必要があり、この接続のためのコンタクトビアホールは必要になる。但し、将来のプロセスの改善によりこのコンタクトビアホールが不要になることも考えられる。

上記発明の側面において、好ましい実施例によれば、前記センスアンプユニットは、グローバルビット線に接続されゲートソース間が閾値電圧程度に制御されたソースフォロワトランジスタと、当該ソースフォロワトランジスタの他端側を負電圧にリセットする分極電荷検出容量と、メモリセルから分極電荷検出容量に流入する分極電荷量に応じた電圧変化を検出するセンスアンプとを有する。かかるセンスアンプユニットを設けることで、読み出し動作において、選択メモリセルからローカルビット線に分極電荷が流出しても、ソースフォロワトランジスタを介して分極電荷検出容量に吸収されるので、ローカルビット線の電位が上昇せず、非選択メモリセルのソース線電位と同じ電位（例えばグランド電位）に維持される。よって、選択ワード線の駆動により非選択メモリセルがローカルビット線に接続されても、読み出し動作中にローカルビット線電位が上昇せず、非選択メモリセルの強誘電体容量に電圧が印加されず、強誘電体容量の分極状態が破壊されることが防止される。

本発明の側面によれば、メモリセルの構成を簡単化することができ、大容量化と低コスト化を図ることができる。また、非選択メモリセルに対するセンスアンプ動作と再書き込み動作をなくすことができる。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は、従来の強誘電体メモリ（ＦＲＡＭ）のブロック図である。図１において、メモリセルＣＥＬＬは、ＮチャネルのセルトランジスタＮ０とそれに接続される強誘電体容量Ｃ０からなる、１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルである。強誘電体容量Ｃ０の一端はセルトランジスタＮ０の一方のソース・ドレインに、他端はプレート線ＰＬ０にそれぞれ接続され、セルトランジスタＮ０のゲートはワード線ＷＬ０に、セルトランジスタＮ０の他方のソース・ドレインはビット線ＢＬ０にそれぞれ接続される。他のメモリセルも同様にプレート線ＰＬ０、ワード線ＷＬ０、ビット線ＢＬ１，ＢＬ２，ＢＬ３に接続される。ここではメモリセルＣＥＬＬを４個しか図示しないが、実際には、メモリセルアレイＡＲＲＡＹは多数のメモリセルをマトリクス状に有する。

各ビット線ＢＬ０〜ＢＬ３には、それぞれセンスアンプ（読み出し回路）ＳＡと、ライトアンプ（書き込み回路）ＷＡが設けられる。図示しないＸアドレスは、図示しないロウデコーダでデコードされ、１つのワード線ＷＬ０とプレート線ＰＬ０とが選択され、ＹアドレスＹＡＤＤは、コラムデコーダＣＤＥＣでデコードされ、センスアンプまたはライトアンプを選択する。センスアンプＳＡの出力は、マルチプレクサＭＵＸでデコーダ出力により選択され、データ出力ＤＯＵＴとして外部に出力される。また、外部から供給されるデータ入力ＤＩＮは、コラムデコーダで選択されたライトアンプＷＡを介して、選択されたビット線に供給される。また、各センスアンプの出力は、ライトアンプＷＡに入力され、対応するビット線が駆動されてメモリセルへの再書き込みが行われる。

以上のように、従来の強誘電体メモリは、ワード線とプレート線とが平行に行方向に延在し、ビット線がそれらと交差するように列方向に延在する。そして、ワード線の選択と、ビット線の選択とにより選択メモリセルが選択されるが、ワード線の選択に伴い、その選択ワード線に接続される非選択メモリセルもビット線に接続される。具体的な動作は後で詳述する。

図２は、従来の強誘電体メモリのメモリセルアレイのレイアウト図である。ここではメモリセルアレイの一部の１６個のメモリセルＣＥＬＬのみを示す。ワード線ＷＬ０〜ＷＬ３は、ゲート用ポリシリコン配線層からなり行方向（図中横方向）に延在する。プレート線ＰＬ０〜ＰＬ３は、第１メタル層からなりワード線と同様に行方向に延在する。ビット線ＢＬ０〜ＢＬ３は、第２メタル層からなり列方向（図中縦方向）に延在する。プレート線ＰＬ０〜ＰＬ３とビット線ＢＬ０〜ＢＬ３は、第１メタル層と第２メタル層とで構成され、互いに直交することができる。メモリセルアレイの構造は、以下の断面図及びプロセスレイアウト図によってより詳細に説明される。

図３は、図２のＡ−Ａ’部分の断面図である。強誘電体容量Ｃ０は、下部電極ＢＥＬ（Bottom Electrode）と上部電極ＴＥＬ（Top Electrode）と、それらで挟まれた強誘電体薄膜ＦＥＲＲＯとで構成される。ソース・ドレイン拡散領域ＳＤと、ゲート用ポリシリコン配線層ＰＯＬＹとで、ＮチャネルのセルトランジスタＮ０を構成する。セルトランジスタＮ０の一方のソース・ドレインＳＤは、第１ビアプラグＶＩＡ１を介して強誘電体容量Ｃ０の下部電極ＢＥＬに接続される。強誘電体容量Ｃ０の上部電極ＴＥＬは、コンタクトプラグＴＥＣを介して第１メタル層Ｌ１からなるプレート線ＰＬ０に接続される。このようにビアプラグＶＩＡ１の上に強誘電体容量ＣＯを形成する構造はスタック型と呼ばれる。後述するプレーナ型は、強誘電体容量をビアプラグＶＩＡ１の上には形成できないのに対して、スタック型はセルトランジスタのドレインの上に強誘電体容量を積み上げて配置できるため、省面積である。

ＮチャネルのセルトランジスタＮ０の他方のソース・ドレイン領域ＳＤは、隣のセルトランジスタと共用であり、第１ビアプラグＶＩＡ１とコンタクトプラグＴＥＣを介して第１メタル層Ｌ１に接続され、さらに第２ビアプラグＶＩＡ２を介して第２メタル層Ｌ２からなるビット線ＢＬ０に接続される。

このように、セルトランジスタのソース・ドレイン領域ＳＤには、全て第１ビアプラグＶＩＡ１がコンタクト手段として設けられる。なお、ビアプラグおよびコンタクトプラグは、いずれも絶縁膜内に埋め込まれる金属からなるコンタクト用のビアである。

図４は、従来の強誘電体メモリのレイアウトのプロセス工程順の分解図である。図４（Ａ）では、ソース・ドレイン拡散領域ＳＤと、ワード線ＷＬを兼用するゲート用ポリシリコン配線ＰＯＬＹと、ソース・ドレイン拡散領域ＳＤにそれぞれ設けられた第１ビアプラグＶＩＡ１とが形成されている。図４（Ｂ）では、強誘電体容量を構成する下部電極ＢＥＬと強誘電体薄膜ＦＥＲＲＯと上部電極ＴＥＬとが形成され、更に、上部電極ＴＥＬと第１ビアプラグＶＩＡ１の上にコンタクトプラグＴＥＣがそれぞれ形成されている。図４（Ｃ）では、プレート線ＰＬとして第１メタル層Ｌ１が形成され、更に、一部の第１メタル層Ｌ１上に第２ビアプラグＶＩＡ２が形成される。そして、図４（Ｄ）では、ビット線ＢＬとして第２メタル層Ｌ２が形成される。

強誘電体メモリの書き込みは、強誘電体容量に正または負の電圧を印加して分極させることであり、読み出しは、強誘電体容量に正電圧を印加したときの分極反転電流の有無を検出することである。つまり、書き込みでは、セルトランジスタを導通させて、ビット線とプレート線間に相対的に正または負の電圧を加え、それにより強誘電体容量に正または負の電圧を加えて分極させ、データが書き込まれる。「０」データを書き込む場合は、プレート線を電源レベルＶＤＤに、ビット線をグランドレベルの０Ｖにし（これを正電圧とする）、「１」データを書き込む場合は、プレート線をグランドレベルの０Ｖに、ビット線を電源レベルＶＤＤにする（これを負電圧とする）。書き込み後は印加電圧を取り去っても、強誘電体容量の分極が保持され不揮発性データとなる。

読み出しでは、ビット線をグランドレベルにリセットし、セルトランジスタを導通させ、プレート線を電源レベルＶＤＤに駆動する。ビット線は、例えば特開２００２−１３３８５７に示されるセンスアンプ（後に詳述する）を用いることで、ほぼグランド電位に保たれ、強誘電体容量には正電圧が印加される。この時、強誘電体容量に「０」データが書き込まれていた場合は、強誘電体容量にかかる電圧は書き込み時と同じ極性であるため、分極の反転はおこらず比較的小さな電荷がビット線に流れる。強誘電体容量に「１」データが書き込まれていた場合は、強誘電体容量にかかる電圧は書き込み時と反対極性であるため、分極反転が起こり大きな反転電荷がビット線に流れる。センスアンプは、この分極電荷の量を検知し電圧に変換して読み出しデータＤＯＵＴを出力する。

また、強誘電体メモリの読み出しでは、プレート線を電源レベルＶＤＤに上げビット線はほぼグランド電位に保たれるので、「０」データの書き込み動作とほぼ同じ電圧が強誘電体容量に印加され、「１」データを保持するメモリセルに対しては破壊読出しになる。従って、保持データ「１」のメモリセルに対しては、読み出しの後に「１」データのリライト（再書き込み）を行う必要がある。保持データが「０」のメモリセルに対しては、読み出し動作がリライトを兼ねている。

図５は、従来の強誘電体容量メモリの読み出し動作の波形図である。これを参照して従来の強誘電体メモリの読み出し動作を説明する。今、プレート線ＰＬ０、ワード線ＷＬ０が選択されるものとする。また、デコーダＣＤＥＣとマルチプレクサＭＵＸは、アドレス信号ＹＡＤＤに応じてビット線ＢＬ０を選択しているものとする。図５の時間Ｔ１において、ワード線ＷＬ０とプレート線ＰＬ０が立ち上がると、メモリセルＣＥＬＬの強誘電体容量Ｃ０の保持データに応じて分極電荷による電流がビット線ＢＬ０に流れる。時間Ｔ２で、センスアンプＳＡがこれを検知し、マルチプレクサＭＵＸを通して読み出しデータＤＯＵＴとして出力する。前述のセンスアンプにより、読み出し中もビット線電位はわずかに上がるだけでほぼグランド電位に保たれている。そのため、時間Ｔ２でビット線電位は完全にグランド電位にされる。

プレート線が電源レベルＶＤＤ、ビット線がグランドレベルなので、読み出しデータが「０」だった場合は、時間Ｔ３でプレート線ＰＬ０が立ち下がるまでが「０」リライト動作となる。そして、時間Ｔ３以降は、プレート線ＰＬ０、ビット線ＢＬ０が共にグランドレベルに保たれる。一方、読み出しデータが「１」だった場合は、時間Ｔ３で、プレート線ＰＬ０が立ち下がると共に、ライトアンプＷＡがセンスアンプの読み出しデータである「１」データを取り込んでビット線ＢＬ０を電源レベルＶＤＤに立ち上げる。それにより、プレート線ＰＬ０がグランドレベル、ビット線ＢＬ０が電源レベルＶＤＤになり、メモリセルに対してデータ「１」のリライト動作が行われる。最後に、時間Ｔ４で、ワード線ＷＬ０、ビット線ＢＬ０が立ち下がり読み出し動作が終了する。

選択されていないビット線ＢＬ１〜ＢＬ３の非選択のメモリセルも、プレート線ＰＬ０とワード線ＷＬ０が選択されるので、選択ビット線ＢＬ０と同様に、センスアンプで読み出されライトアンプによりリライトが行われる。ただし、これらのデータは、マルチプレクサＭＵＸで選択されず外部には出力されない。

ビット線ＢＬ０に接続されるメモリセルＣＥＬＬへの書き込み動作では、読み出し動作におけるリライトデータの代わりに書き込みデータＤＩＮが書き込まれる。それ以外は、読み出し動作と同じである。すなわち、書き込みデータＤＩＮが「０」の場合は、図５に示された時間Ｔ１−Ｔ３の読み出し動作がその書き込み動作となり、書き込みデータＤＩＮが「１」データの場合は、時間Ｔ３−Ｔ４の「１」データの書き込み（リライト）動作がその書き込み動作となる。書き込みデータＤＩＮが「０」データの場合は、「１」データの書き込み動作は行われないで、プレート線ＰＬ０、ビット線ＢＬ０ともグランドレベルに保たれる。選択ワード線に接続される非選択のメモリセルは、書き込み動作においても、前述の読み出し動作と同様に読み出しとリライトが行われる。

従来例の強誘電体メモリは、図２，３，４に示されるとおり、セルトランジスタの両側のソース・ドレイン領域ＳＤにコンタクト用の第１ビアプラグＶＩＡ１が設けられるので、メモリセルの面積が大きくなる。また、アルミニウムなどの金属層で構成されるプレート線とビット線とが交差しているので、それらのために２つの金属層を必要とし、構造が複雑になる。そして、ワード線を駆動した時に非選択のメモリセルのセルトランジスタが導通し、それらの強誘電体容量の分極状態も破壊されるので、それらの非選択メモリセルに対して、センスアンプによる読み出しとライトアンプによる再書き込みが必要になり、消費電力の増大を招く。

［実施の形態例］
図６は、第1の実施の形態における強誘電体メモリの回路図である。以下、従来例と同じ構成要素には同じ符号を与える。図６において、メモリセルＣＥＬＬは、従来例と同様に、１Ｔ１Ｃ（１トランジスタ１キャパシタ）型メモリセルであり、ＮチャネルのセルトランジスタＮ０と強誘電体容量Ｃ０からなる。図６には、２行４列、合計で８個のメモリセルＣＥＬＬが配置されている。各メモリセルも同様にセルトランジスタＮ１〜Ｎ７と強誘電体容量Ｃ１〜Ｃ７で構成される。

このメモリセルアレイＡＲＲＡＹで特徴的な点は、ワード線ＷＬ０，ＷＬ１は行方向に延在するが、プレート線ＰＬ０〜ＰＬ３は列方向に延在し、ワード線と直交していることである。また、ワード線に平行にローカルビット線ＬＢＬが設けられ、このローカルビット線ＬＢＬには、上下２行のメモリセルのセルトランジスタＮ０〜Ｎ７の一方のソース・ドレインが接続される。そして、ローカルビット線ＬＢＬは、接続手段であるＮチャネルトランジスタＮ８，Ｎ９を介して、グローバルビット線ＧＢＬに接続される。グローバルビット線ＧＢＬは、プレート線ＰＬと平行に列方向に延在する。接続手段のトランジスタＮ８，Ｎ９のゲートは、それぞれワード線ＷＬ０，ＷＬ１に接続され、選択されたワード線に属するローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続される。

強誘電体容量Ｃ０〜Ｃ３、セルトランジスタＮ０〜Ｎ３からなる４個のメモリセルは、ワード線ＷＬ０とプレート線ＰＬ０〜ＰＬ３にそれぞれ接続される。また、強誘電体容量Ｃ４〜Ｃ７、セルトランジスタＮ４〜Ｎ７からなる４個のメモリセルも同様に、ワード線ＷＬ１とプレート線ＰＬ０〜ＰＬ３にそれぞれ接続される。そして、セルトランジスタＮ０〜Ｎ７のソース・ドレインは、共通にローカルビット線ＬＢＬ０に接続される。ここでは簡単のためローカルビット線ＬＢＬ０に８個のメモリセルをつないだ場合を図示するが、実際には１６個あるいは３２個など多数のメモリセルがつながれる。ここでは図示しないが、実際にはワード線とグローバルビット線は多数本あり、メモリセルアレイＡＲＲＡＹは多数のメモリセルからなる。

そして、選択されたワード線が駆動されると、セルトランジスタが導通し、選択ワード線に対応するローカルビット線が接続手段Ｎ８，Ｎ９によりグローバルビット線に接続される。したがって、１本のグローバルビット線には多数のローカルビット線が選択的に接続される。また、複数のグローバルビット線は、図示しないマルチプレクサなどに接続され、Ｙアドレスにより選択される。

本実施の形態では、グローバルビット線ＧＢＬにセンスアンプユニットＳＡＵとライトアンプＷＡが設けられる。そして、センスアンプユニットＳＡＵの出力は出力データＤＯＵＴとして外部に出力され、同時にライトアンプＷＡにフィードバックされる。ライトアンプＷＡには、外部からの入力データＤＩＮも入力され、図示しない書き込み制御信号により、センスアンプユニットＳＡＵの出力と入力データＤＩＮとの切り替えが行われる。また、ライトアンプＷＡの出力は、グローバルビット線ＧＢＬにフィードバックされると共に、プレート線駆動回路ＰＬＤＲＶにも供給される。プレート線駆動回路ＰＬＤＲＶは、再書き込み時において、ライトアンプＷＡの出力レベルに応じて非選択プレート線の駆動を制御して、非選択メモリセルの強誘電体容量の分極状態の破壊を防止する。また、プレート線駆動回路ＰＬＤＲＶは、ＹアドレスＹＡＤＤに応じて、選択メモリセルに対応するプレート線の駆動を行う。

図７は、本実施の形態におけるセンスアンプユニットの回路図である。図７では、メモリセルＣＥＬＬとローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬが示される。そして、センスアンプユニット１０は、ゲートが負の閾値電圧−Ｖｔｈに維持されるＰチャネルのソースフォロワトランジスタＰ１０と、ソースフォロワトランジスタＰ１０のノードＶminuを負の電位に押し下げて、ソースフォロワトランジスタＰ１０を介して流れ込む電荷を吸収する電荷検出容量Ｃtankと、ノードＶminuの負電位レベルを正電位にシフトするレベルシフト回路LSと、レベルシフトされた電位変化を検出するセンスアンプＳ／Ａとを有する。また、ビット線には、ビット線をグランドレベルにリセットするリセットトランジスタＮ１２が設けられる。このセンスアンプユニット回路の動作については、後述する読み出し動作の説明において説明する。

図８は、第1の実施の形態におけるセルアレイのレイアウト図である。図８では、メモリセルアレイの一部の１６個のメモリセルを図示する。図中、メモリセルＣＥＬＬ、は強誘電体容量Ｃ０〜Ｃ７、プレート線ＰＬ０〜ＰＬ３、ワード線ＷＬ０〜ＷＬ３、グローバルビット線ＧＢＬが示される。ワード線ＷＬ０〜ＷＬ３は、ゲート用ポリシリコン配線層からなり行方向に延在する。ローカルビット線ＬＢＬ０、ＬＢＬ１は、ワード線に平行に行方向に延在するソース・ドレイン領域で構成される。そして、プレート線ＰＬ０〜ＰＬ３は、第１メタル層からなり列方向に延在し、グローバルビット線ＧＢＬも列方向に延在するので、プレート線と同じ第１メタル層で形成することができる。

図９は、図８のＡ−Ａ’部分の断面を示す断面図である。従来例と同様に、強誘電体容量Ｃ０は、下部電極ＢＥＬと上部電極ＴＥＬと、それらで挟んだ強誘電体薄膜ＦＥＲＲＯとで構成される。セルトランジスタＮ０、Ｎ４は、ソース・ドレイン拡散領域ＳＤと、ゲート用ポリシリコン配線層ＰＯＬＹとで構成される。セルトランジスタＮ０、Ｎ４の一方のソース・ドレイン領域ＳＤは、第１ビアプラグＶＩＡ１を介して強誘電体容量Ｃ０、Ｃ４の下部電極ＢＥＬに接続される。また、容量Ｃ０、Ｃ４の上部電極ＴＥＬは、コンタクトプラグＴＥＣを介して第１メタル層Ｌ１からなるプレート線ＰＬ０に接続される。つまり、従来例と同様に、この実施の形態では、セルトランジスタのドレインＳＤのビアプラグＶＩＡ１の上に強誘電体容量Ｃ０，Ｃ４を積み上げて配置するスタック型構造である。

そして、特徴的な点は、セルトランジスタＮ０の他方のソース・ドレイン拡散領域ＳＤは、左に隣接するセルトランジスタＮ４と共用され、紙面垂直方向に配置される他の６個のメモリセルのセルランジスタＮ１〜Ｎ３，Ｎ５〜Ｎ７とも共用されていて、その共用ソース・ドレイン領域ＳＤはローカルビット線ＬＢＬ０を構成する。つまり、図８のレイアウト図において、ローカルビット線ＬＢＬ０、ＬＢＬ１は、ワード線ＷＬ０〜ＷＬ３と平行に行方向に延在する。そして、この共用ソース・ドレイン領域ＬＢＬ０（ＳＤ）には、コンタクト用の第１のビアプラグＶＩＡ１が設けられていない。従って、メモリセルＣＥＬＬの面積が小さくなる。更に、金属配線層Ｌ１により、プレート線ＰＬとグローバルビット線ＧＢＬとが形成され、金属配線層の数が減っている。

図１０は、第１の実施の形態例におけるメモリセルアレイのレイアウトのプロセス工程順の分解図である。図１０（Ａ）では、ソース・ドレイン拡散領域ＳＤ、ワード線になるゲート用ポリシリコン配線ＰＯＬＹ、コンタクト用の第１ビアプラグＶＩＡ１が形成されている。図１０（Ｂ）では、第１ビアプラグＶＩＡ１上に形成される下部電極ＢＥＬと強誘電体薄膜ＦＥＲＲＯと上部電極ＴＥＬとが形成され、図９で示した強誘電体容量が形成される。更に、上部電極ＴＥＬと第１ビアプラグＶＩＡ１上にコンタクトプラグＴＥＣが形成される。そして、図１０（Ｃ）では、プレート線ＰＬ０〜ＰＬ３及びグローバルビット線ＧＢＬとなる第１メタル層Ｌ１が形成される。図４で示した従来例よりも、第２金属層がなくなっている。

第１の実施の形態例では、図１０（Ａ）に示されるように、ローカルビット線ＢＬ０、ＢＬ１が、ワード線ＷＬ０〜ＷＬ３と平行に行方向に延在し、メモリセルＣＥＬＬのセルトランジスタＮ０のソース・ドレイン領域ＳＤにより構成される。つまり、ローカルビット線ＬＢＬ０は、セルトランジスタＮ０〜Ｎ７の共通のソース・ドレイン領域ＳＤにより構成される。同様に、ローカルビット線ＬＢＬ１は、ワード線ＷＬ２，ＷＬ３のセルトランジスタに共通のソース・ドレイン領域ＳＤにより構成される。そのため、セルトランジスタのソース・ドレイン領域ＳＤには、ビット線と接続するための第１ビアプラグが不要になり、メモリセルＣＥＬＬの縦方向の寸法を従来例（図４（ａ）参照）より縮小できる。グローバルビット線ＧＢＬとの接続用のトランジスタＮ８、Ｎ９のために、横方向の寸法が長くなるが、ローカルビット線ＬＢＬ０、ＬＢＬ１、１本あたりのメモリセル数を増やすことで、接続用トランジスタの増分比は少なく抑えることができる。それにより、縦方向の縮小による面積縮小効果のほうが大きくなる。また、接続トランジスタＮ８、Ｎ９の上にグローバルビット線ＧＢＬを配置することで、接続トランジスタによる面積増加を緩和することができる。更に、プレート線ＰＬ０〜ＰＬ３とグローバルビット線ＧＢＬを平行に設けたので、そのためのメタル層Ｌ１は１層でよく、チップのメタル層数を抑えて製造コストを削減するか、あるいは上位メタル配線を他の信号や電源に使用し面積を有効利用できる。

図１１は、第１の実施の形態例における読み出し動作波形図である。従来技術と同様に、プレート線に電源レベルＶＤＤ、ビット線にグランドレベル（０Ｖ）を加える場合を正電圧と呼び、これを「０」データの書き込み電圧とする。逆に、プレート線にグランドレベル（０Ｖ）、ビット線に電源レベルＶＤＤを加える場合を負電圧と呼び、これを「１」データの書き込み電圧とする。書き込み後は、書き込み電圧を取り去っても、強誘電体容量の分極が保持され不揮発性データとなる。

図６、図７、図１１を参照して第１の実施の形態例における強誘電体メモリの読み出し動作を説明する。今、セルトランジスタＮ０と強誘電体容量Ｃ０を有するメモリセルが選択されるものとする。その場合、図示しないワードドライバがワード線ＷＬ０を選択し、プレートドライバーＰＬＤＲＶがアドレス信号ＹＡＤＤに応じてプレート線ＰＬ０を選択する。まず、図１１の時間Ｔ１において、ワード線ＷＬ０とプレート線ＰＬ０とがＨレベル（電源レベル）に駆動される。非選択のワード線ＷＬ１とプレート線ＰＬ１〜ＰＬ３はＬレベル（グランドレベル）のままである。ワード線ＷＬ０が立ち上がることで、それに接続されるセルトランジスタＮ０〜Ｎ３と接続トランジスタＮ８が導通する。グローバルビット線ＧＢＬはセンスアンプＳＡによりＧＮＤ電位に保たれており、接続トランジスタＮ８を介したローカルビットＬＢＬ０は、リセットトランジスタＮ１２によりグランド電位にリセットされている。

ローカルビット線ＬＢＬ０がグランド電位の状態でセルトランジスタＮ０が導通し、プレート線ＰＬ０が立ち上がるので、メモリセルＣＥＬＬの強誘電体容量Ｃ０に正電圧が印加される。その結果、その保持データに応じて分極電荷による電流が強誘電体容量Ｃ０からセルトランジスタＮ０を通してローカルビット線ＬＢＬ０流れ、さらに接続トランジスタＮ８を通してグローバルビット線ＧＢＬに流れる。センスアンプユニットＳＡＵがこの電流量を検知して、時間Ｔ２で読み出しデータＤＯＵＴとして出力する。

図７に示したセンスアンプユニットＳＡＵは、ソースフォロワトランジスタＰ１０のゲートが負の閾値電圧−Ｖｔｈに制御され、分極電荷検出容量Ｃtankの一方の電極が電源レベルＶＤＤからグランドレベルＧＮＤに駆動されることにより、ノードＶminusが負電位にリセットされる。この状態で、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬに分極電荷が流入すると、それらのビット線電位が一時的に上昇するが、その上昇に伴ってソースフォロワトランジスタＰ１０が導通し、ビット線に流入した分極電荷を吸収する。吸収された分極電荷は、分極電荷検出容量Ｃtankに吸収され、ノードVminusの電位を上昇させる。この電圧上昇が、レベルシフト回路LSにより正電圧の電位上昇としてセンスアンプＳ／Ａに伝えられる。

このように、センスアンプユニットＳＡＵにより、読み出し動作中もビット線ＧＢＬ，ＬＢＬ０の電位はわずかに上がるだけでほぼグランド電位に保たれる。一方、非選択のプレート線ＰＬ１〜ＰＬ３もＬレベル（グランド電位）であり、非選択のメモリセルのセルトランジスタＮ１〜Ｎ３が導通状態にもかかわらず、それらの強誘電体容量Ｃ１〜Ｃ３には電圧が印加されない。従って、プレート線ＰＬ１〜ＰＬ３を駆動せずに非選択メモリセルから分極電流をビット線に流さないだけでなく、それらの保持データを破壊されることもない。また他のワード線ＷＬ１はＬレベルのままであり、セルトランジスタＮ４〜Ｎ７と接続トランジスタＮ９は非導通のままである。従って、それらの強誘電体容量Ｃ４〜Ｃ７には読み出し電圧がかからず保持データを破壊されることはない。

選択プレート線ＰＬ０がＨレベル（電源レベルＶＤＤ）、ローカルビット線ＬＢＬ０がグランドレベルであるので、選択メモリセルの強誘電体容量Ｃ０の読み出しデータが「０」だった場合は、時間Ｔ３でプレート線ＰＬ０が立ち下がるまでが「０」データのリライト動作となる。この場合、時間Ｔ３以降は、プレート線ＰＬ０、ローカルビット線ＬＢＬ０はともにグランドレベルに保たれる。読み出しデータが「１」だった場合は、時間Ｔ３でプレート線ＰＬ０が立ち下がると共に、ライトアンプＷＡがセンスアンプユニットの読み出しデータである「１」を取り込み、Ｈレベルを出力する。これにより、グローバルビット線ＧＢＬがＨレベル（電源レベルＶＤＤ）に駆動され、選択メモリセルへの「１」データのリライトが行われる。そして、それと同時に、ライトアンプＷＡのＨレベル出力に応答して、プレート線ドライバＰＬＤＲＶが非選択のプレート線ＰＬ１〜ＰＬ３をＨレベル（電源レベルＶＤＤ）に駆動する。このとき、センスアンプユニットＳＡＵのソースフォロワトランジスタＰ１０のゲートは、Ｈレベルに制御され、そのトランジスタＰ１０は非導通状態にされる。

つまり、グローバルビット線ＧＢＬがＨレベルの電源レベルＶＤＤに上がることで、ローカルビット線ＬＢＬ０もＨレベルの電源レベルＶＤＤに上がる。この選択プレート線ＰＬ０のＬレベル（グランドレベル）と、ローカルビット線ＬＢＬ０のＨレベルＶＤＤにより、選択メモリセルの強誘電体容量Ｃ０に負電圧が印加され、「１」データのリライトが行われる。この時、非選択のプレート線ＰＬ１〜Ｌ３がＨレベルＶＤＤに駆動されるので、ローカルビット線ＬＢＬ０がリライトのためにＨレベルＶＤＤに駆動され、且つセルトランジスタＮ１〜Ｎ３が導通状態であるにもかかわらず、非選択メモリセルの強誘電体容量Ｃ１〜Ｃ３には再書き込み電圧が印加されず、それらの保持データが破壊されることはない。

また、非選択のワード線ＷＬ１はＬレベルであるので、それに接続されるセルトランジスタＮ４〜Ｎ７と接続トランジスタＮ９は非導通状態のままである。従って、それらの強誘電体容量Ｃ４〜Ｃ７には再書き込み電圧が印加されず、その保持データが書き換えられて破壊されることはない。最後に、時間Ｔ４で、ワード線ＷＬ０、プレート線ＰＬ１〜Ｐ３、グローバルビット線ＧＢＬが立ち下がり、読み出しが終了する。ローカルビット線ＬＢＬ０はフローティングとなるがセルトランジスタがすべて非導通なので問題はない。

メモリセルＣＥＬＬの書き込み動作は、上記の読み出し動作におけるリライトデータの代わりに書き込みデータＤＩＮが書き込まれる以外は、上記読み出し動作と同じである。すなわち、入力データＤＩＮが「０」データの場合は、時間Ｔ１−Ｔ３の読み出し動作がその書き込み動作となり、入力データＤＩＮが「１」の場合は、時間Ｔ３−Ｔ４での「１」データのリライト動作と同じ書き込み動作が行われる。入力データＤＩＮが「０」の場合は、この「１」データの書き込み動作は行われない。

以上のように、第１の実施の形態例では、ビット線をローカルビット線とグローバルビット線に階層化し、交差するワード線とプレート線により１個のメモリセルだけを選択可能にする。このためセンスアンプユニットとライトアンプは、複数のローカルビット線にそれぞれ接続される複数のメモリセルに対して１組でよく、非選択メモリセルでの無駄な読み出しとリライトを回避することができ、省電力となる。むろん、非選択プレート線をリライトデータに応じて駆動する必要があるのでその分電力消費を伴うが、セルアレイの構成を最適化することで、センスアンプユニットによる省電力化の効果を大きくすることができる。

［第２の実施の形態］
図１２は、第２の実施の形態例におけるメモリセルアレイのレイアウト図である。第２の実施の形態例は、強誘電体容量をプレーナ型にしている。この点が第１の実施の形態例と異なり、その回路および動作は第１の実施の形態例と同じである。図１２には、メモリセルアレイの一部の１６個のメモリセルＣＥＬＬのみを示す。第１の実施の形態と同様に、強誘電体容量Ｃ０〜Ｃ７、プレート線ＰＬ０〜ＰＬ３、ワード線ＷＬ０〜ＷＬ３、ローカルビット線ＬＢＬ０、ＬＢＬ１、グローバルビット線ＧＢＬが配置されている。ワード線ＷＬ０〜ＷＬ３は、ゲート用ポリシリコン配線層からなり行方向に延在する。ローカルビット線ＬＢ０、ＬＢＬ１は、セルトランジスタの共通ソース・ドレイン領域により構成され、ワード線と平行して行方向に延在する。また、プレート線ＰＬ０〜ＰＬ３は、強誘電体容量の下部電極ＢＥＬからなり列方向に延在する。そして、グローバルビット線ＧＢＬは第１メタル層からなり列方向に延在する。

図１３は、図１２のＡ−Ａ’部分の断面を示す断面図である。メモリセルがプレーナ型構造であるので、セルトランジスタＮ０のソース・ドレイン領域ＳＤの横に強誘電体容量Ｃ０が形成される。それに伴い、ソース・ドレイン領域ＳＤのコンタクト用第１ビアプラグＶＩＡ１と金属層Ｌ１と第１ビアプラグＶＩＡ１を介して、強誘電体容量Ｃ０の上部電極ＴＥＬに接続される。そして、下部電極ＢＥＬがプレート線ＰＬ０〜ＯＬ３となる。第１の実施の形態と同様に、強誘電体容量Ｃ０は下部電極ＢＥＬと上部電極ＴＥＬとそれらに挟まれる強誘電体薄膜ＦＥＲＲＯで構成される。ソース・ドレイン拡散領域ＳＤの一方は、共通領域でローカルビット線ＬＢＬ０を構成する。また、他方のソース・ドレイン拡散領域ＳＤは、ここではドレインであり、このドレインは、第１ビアプラグＶＩＡ１を介して第１メタル層Ｌ１に接続され、さらに別の第１ビアプラグＶＩＡ１を介して上部電極ＴＥＬに接続される。ここでは図示しないが、下部電極ＢＥＬからなるプレート線ＰＬ０とプレートドライバーＰＬＤＲＶ（図６参照）とは、紙面に垂直方向に延在する下部電極ＢＥＬ上に形成した第１ビアプラグＶＩＡ１を介して第１メタル層Ｌ１に接続することで行われる。この第１メタル層Ｌ１がプレートドライバに接続される。

図１４、図１５は、第２の実施の形態例におけるメモリセルアレイのレイアウトのプロセス工程順の分解図である。図１４（Ａ）では、ソース・ドレイン拡散領域ＳＤと、ワード線を構成するゲート用ポリシリコン配線ＰＯＬＹとが形成されている。図１４（Ｂ）で、強誘電体容量の下部電極ＢＥＬと、強誘電体薄膜ＦＥＲＲＯと、上部電極ＴＥＬとが形成されている。下部電極ＢＥＬだけは列方向に延在させてプレート線ＰＬ０〜ＰＬ３となる。また、ソース・ドレイン領域上と上部電極ＴＥＬの上には第１ビアプラグＶＩＡ１が形成される。そして、図１５では、最上位の第１メタル層Ｌ１が形成される。この第１メタル層Ｌ１により、グローバルビット線ＧＢＬと、プレーナ型の強誘電体容量とセルトランジスタとを接続する配線とが形成される。

第２の実施の形態例では、第１の実施の形態例と同様に、メモリセルＣＥＬＬのセルトランジスタのソース・ドレイン拡散領域ＳＤが、他のメモリセルのセルトランジスタのソース・ドレイン領域ＳＤと共有され、その共有領域がローカルビット線ＬＢＬ０、ＬＢＬ１を構成する。このためソース・ドレイン拡散領域ＳＤに接続用の第１ビアプラグを設ける必要がなく、メモリセルＣＥＬＬの縦方向の寸法を従来のプレーナ型強誘電体メモリより小さくすることができる。また、プレート線を強誘電体容量の下部電極ＢＥＬを延在することにより形成し、プレート線と平行に延在するグローバルビット線を第１金属層Ｌ１で構成している。よって、金属層を減らすことができる。

第２の実施の形態の読み出し、書き込み動作は、第１の実施の形態と同じである。したがって、読み出しまたは書き込み時において、選択されないメモリセルへの破壊読み出しは行われず、それに伴い再書き込みも行われない。

以上説明したとおり、本実施の形態によれば、セルトランジスタのソース・ドレイン領域によりローカルビット線を形成することで、メモリセルのセルトランジスタのソース・ドレイン領域にコンタクト用のビアプラグが不要になり、メモリセル寸法を縮小することができる。また、グローバルビット線とプレート線を平行にすることでメタル層の数を削減できる。そして、ワード線とプレート線とを直交させて１個のメモリセルだけを選択可能にすることで、非選択メモリセルの読み出しとリライトをなくすことができる。但し、そのためには、読み出し動作中にビット線がＬレベルに維持されるようなセンスアンプユニットが設けられ、リライト動作においてビット線をＨレベルに駆動する場合は、それに対応して非選択プレート線もＨレベルに駆動する制御が必要になる。

以上の実施の形態をまとめると、以下の付記の通りである。

（付記１）セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記セルトランジスタに接続される複数のローカルビット線と、
前記ローカルビット線に選択的に接続されるグローバルビット線と、
読み出し時に前記ローカルビット線の電位を非選択プレート線と同等の電位に維持しながら、前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。

（付記２）付記１において、
更に、選択されたワード線が駆動される時に、前記強誘電体容量に読み出し用電圧が印加されるように選択された前記メモリセルに対応するプレート線を駆動し、非選択のメモリセルに対応する前記非選択プレート線を所定の電位に維持するプレート線ドライバを有することを特徴とする強誘電体メモリ。

（付記３）付記２において、
前記プレート線ドライバは、選択された前記メモリセルへの再書き込み時に前記ローカルビット線が駆動される時に、非選択のプレート線も当該ローカルビット線と同等の電位に駆動することを特徴とする強誘電体メモリ。

（付記４）付記１において、
前記ローカルビット線は、複数のメモリセルに接続され、
前記グローバルビット線は、複数のローカルビット線に対してそれぞれ設けられ、
前記センスアンプユニットは、前記グローバルビット線毎に設けられることを特徴とする強誘電体メモリ。

（付記５）付記４において、
前記グローバルビット線毎に設けられ、前記センスアンプユニットの出力に応じて前記グローバルビット線を再書き込みのレベルに駆動する書き込み回路を有することを特徴とする強誘電体メモリ。

（付記６）付記１において、
前記ローカルビット線を前記ワード線と平行に設けると共に、当該ローカルビット線を前記ワード線の延在方向に配置された複数のセルトランジスタの第１のソース・ドレイン領域に共通につながる拡散領域で構成し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線をプレート線と平行に配置することを特徴とする強誘電体メモリ。

（付記７）付記６において、
前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。

（付記８）付記６において、
前記セルトランジスタの第２のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第２のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。

（付記９）付記８において、
前記強誘電体容量は、前記第２のソース・ドレイン領域に形成されたコンタクト用のビアの上に形成され、前記強誘電体容量の上に前記プレート線を構成する導電層が形成されていることを特徴とする強誘電体メモリ。

（付記１０）付記８において、
前記強誘電体容量は、前記第２のソース・ドレイン領域に隣接する位置に形成され、前記第２のソース・ドレイン領域が、前記コンタクト用のビアと、当該ビアに接続される導電層を介して前記強誘電体容量の上部電極に接続され、
更に、前記強誘電体容量の下部電極が前記ソース線を構成することを特徴とする強誘電体メモリ。

（付記１１）付記１において、
前記グローバルビット線は、前記プレート線と平行して延在し、当該グローバルビット線とプレート線とが同じ導電層で構成されることを特徴とする強誘電体メモリ。

（付記１２）付記１において、
前記グローバルビット線は、前記プレート線と平行して延在し、前記グローバルビット線は導電層で構成され、前記プレート線は前記強誘電体容量の一方の電極を延在させて構成されることを特徴とする強誘電体メモリ。

（付記１３）付記１において、
前記センスアンプユニットは、前記グローバルビット線に接続されゲートソース間が閾値電圧程度にされたソースフォロワトランジスタと、当該ソースフォロワトランジスタの他端側を負電圧にリセットする分極電荷検出容量と、前記選択されたメモリセルから分極電荷検出容量に流入する分極電荷量に対する電圧変化を検出するセンスアンプとを有することを特徴とする強誘電体メモリ。

（付記１４）セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
前記セルトランジスタにそれぞれ接続される複数のワード線と、
前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
前記ワード線と平行に設けられ、ワード線の延在方向に配置された複数のセルトランジスタの第１のソース・ドレイン領域に共通につながる拡散領域でそれぞれ構成される複数のローカルビット線と、
読み出し時に前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。

（付記１５）付記１４において、
更に、前記ローカルビット線に選択的に接続されるグローバルビット線を有し、
前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線を前記プレート線と平行に配置することを特徴とする強誘電体メモリ。

（付記１６）付記１５において、
前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。

（付記１７）付記１５において、
前記セルトランジスタの第２のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第２のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。

（付記１８）付記１７において、
前記強誘電体容量は、前記第２のソース・ドレイン領域に形成されたコンタクト用のビアの上に形成され、前記強誘電体容量の上に前記プレート線を構成する導電層が形成されていることを特徴とする強誘電体メモリ。

（付記１９）付記１７において、
前記強誘電体容量は、前記第２のソース・ドレイン領域に隣接する位置に形成され、前記第２のソース・ドレイン領域が、前記コンタクト用のビアと、当該ビアに接続される導電層を介して前記強誘電体容量の上部電極に接続され、
更に、前記強誘電体容量の下部電極が前記ソース線を構成することを特徴とする強誘電体メモリ。

（付記２０）付記１４において、
前記グローバルビット線は、前記プレート線と平行して延在し、当該グローバルビット線とプレート線とが同じ導電層で構成されることを特徴とする強誘電体メモリ。

（付記２１）付記１４において、
前記グローバルビット線は、前記プレート線と平行して延在し、前記グローバルビット線は導電層で構成され、前記プレート線は前記強誘電体容量の一方の電極を延在させて構成されることを特徴とする強誘電体メモリ。

従来の強誘電体メモリ（ＦＲＡＭ）のブロック図である。 従来の強誘電体メモリのメモリセルアレイのレイアウト図である。 図２のＡ−Ａ’部分の断面図である。 従来の強誘電体メモリのレイアウトのプロセス工程順の分解図である。 従来の強誘電体容量メモリの読み出し動作の波形図である。 第1の実施の形態における強誘電体メモリの回路図である。 本実施の形態におけるセンスアンプユニットの回路図である。 第1の実施の形態におけるセルアレイのレイアウト図である。 図８のＡ−Ａ’部分の断面を示す断面図である。 第１の実施の形態例におけるメモリセルアレイのレイアウトのプロセス工程順の分解図である。 第１の実施の形態例における読み出し動作波形図である。 第２の実施の形態例におけるメモリセルアレイのレイアウト図である。 図１２のＡ−Ａ’部分の断面を示す断面図である。 第２の実施の形態例におけるメモリセルアレイのレイアウトのプロセス工程順の分解図である。 第２の実施の形態例におけるメモリセルアレイのレイアウトのプロセス工程順の分解図である。

符号の説明

ＣＥＬＬ：メモリセル、Ｎ０−Ｎ７：セルトランジスタ、Ｃ０−Ｃ７：強誘電体容量
ＰＬ０−３：プレート線、ＬＢＬ０：ローカルビット線、ＧＢＬ：グローバルビット線
ＰＬＤＲＶ：プレート線ドライバ

Claims (10)

1. セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
   前記セルトランジスタにそれぞれ接続される複数のワード線と、
   前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
   前記セルトランジスタに接続される複数のローカルビット線と、
   前記ローカルビット線に選択的に接続されるグローバルビット線と、
   読み出し時に前記ローカルビット線の電位を非選択プレート線と同等の電位に維持しながら、前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。
2. 請求項１において、
   更に、選択されたワード線が駆動される時に、前記強誘電体容量に読み出し用電圧が印加されるように選択された前記メモリセルに対応するプレート線を駆動し、非選択のメモリセルに対応する前記非選択プレート線を所定の電位に維持するプレート線ドライバを有することを特徴とする強誘電体メモリ。
3. 請求項２において、
   前記プレート線ドライバは、選択された前記メモリセルへの再書き込み時に前記ローカルビット線が駆動される時に、非選択のプレート線も当該ローカルビット線と同等の電位に駆動することを特徴とする強誘電体メモリ。
4. 請求項１において、
   前記ローカルビット線は、複数のメモリセルに接続され、
   前記グローバルビット線は、複数のローカルビット線に対してそれぞれ設けられ、
   前記センスアンプユニットは、前記グローバルビット線毎に設けられることを特徴とする強誘電体メモリ。
5. 請求項４において、
   前記グローバルビット線毎に設けられ、前記センスアンプユニットの出力に応じて前記グローバルビット線を再書き込みのレベルに駆動する書き込み回路を有することを特徴とする強誘電体メモリ。
6. 請求項１において、
   前記ローカルビット線を前記ワード線と平行に設けると共に、当該ローカルビット線を前記ワード線の延在方向に配置された複数のセルトランジスタの第１のソース・ドレイン領域に共通につながる拡散領域で構成し、
   前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線をプレート線と平行に配置することを特徴とする強誘電体メモリ。
7. 請求項６において、
   前記セルトランジスタの第２のソース・ドレイン領域に、コンタクト用のビアが形成され、当該第２のソース・ドレイン領域が、前記コンタクト用のビアを介して当該強誘電体容量の電極に接続されることを特徴とする強誘電体メモリ。
8. セルトランジスタと当該セルトランジスタに一端が接続される強誘電体容量とをそれぞれ有する複数のメモリセルと、
   前記セルトランジスタにそれぞれ接続される複数のワード線と、
   前記ワード線と交差し、前記強誘電体容量の他端に接続される複数のプレート線と、
   前記ワード線と平行に設けられ、ワード線の延在方向に配置された複数のセルトランジスタの第１のソース・ドレイン領域に共通につながる拡散領域でそれぞれ構成される複数のローカルビット線と、
   読み出し時に前記メモリセルによる前記ローカルビット線への電荷量を検出するセンスアンプユニットとを有することを特徴とする強誘電体メモリ。
9. 請求項８において、
   更に、前記ローカルビット線に選択的に接続されるグローバルビット線を有し、
   前記グローバルビット線を接続回路を介して前記ローカルビット線に接続し、当該グローバルビット線を前記プレート線と平行に配置することを特徴とする強誘電体メモリ。
10. 請求項９において、
    前記接続回路は、選択されたワード線の駆動に応答して前記ローカルビット線をグローバルビット線に接続することを特徴とする強誘電体メモリ。

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