JP2019033161A - 半導体記憶装置 - Google Patents

Abstract

【課題】高集積化と、かつ、ＶＳＳ配線の寄生抵抗値による電位変動（ＩＲドロップ）が低減化された半導体装置を提供する。【解決手段】第１配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＭＬ０、ＭＬ１）は、ビア電極ＶＥ１を介して、第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＭＬ０、ＭＬ１）にそれぞれ接続されている。なお、第２配線層の配線（ＭＬ０、ＭＬ１）は、台座電極と見做すことが出来る。メモリセルの接地電位ＶＳＳは、低抵抗で供給可能であり、サーチ動作時に多くの電流が流された場合であっても、接地電位ＶＳＳを供給する配線の寄生抵抗による電位変動（ＩＲドロップ）は低減可能である。また、接地電位ＶＳＳを供給する配線は、エレクロトマイグレーション（ＥＭ）耐性も向上できる。【選択図】図７

Description

本開示は半導体記憶装置に関し、特に、内容参照メモリ、半導体装置に内蔵可能な内容参照メモリ及び内容参照メモリを備える半導体装置に適用可能である。

連想メモリまたはＣＡＭ（内容参照メモリ：Content Addressable Memory）と呼ばれる半導体記憶装置は、記憶しているデータワード(エントリ)の中から検索ワード(サーチデータ)に一致しているものを検索し、一致しているデータワードが見つかった場合は、そのアドレスを出力するものである。

ＣＡＭにはＢＣＡＭ（Binary CAM）とＴＣＡＭ（Ternary CAM）とがある。ＢＣＡＭの各メモリセルは“０”か“１”かのいずれかの情報を記憶する。一方、ＴＣＡＭの場合には、各メモリセルは、“０”および“１”の他に“ドントケア（Don't Care）”の情報を記憶可能である。“ドントケア”は“０”および“１”のどちらでも良いことを示す。

近年、ＴＣＡＭを用いたＴＣＡＭ装置は、インターネットなどのネットワーク用のルータにおいてアドレス検索およびアクセス制御のために幅広く利用されている。

特開２００７−１９１６６号公報（特許文献１）の「実施の形態２」は、２つのメモリセルでサーチ線を共有する技術を開示している。

特開２００７−１９１６６号公報

半導体装置に内蔵されるＴＣＡＭにおいて、メモリ容量の大容量化の要望がある。このためには、ＴＣＡＭのメモリセルのレイアウトを小面積化し、高集積化された大容量のＴＣＡＭを提供する必要がある。また、ＴＣＡＭにおいては、サーチ動作時に多くの電流を消費する。この電流は、メモリセル内の接地電位ＶＳＳが供給されるＶＳＳ配線に流れるため、このＶＳＳ配線の寄生抵抗値による電位変動（ＩＲドロップ）の低減化が課題となっている。
本開示の課題は、高集積化が可能であり、かつ、ＶＳＳ配線の寄生抵抗値による電位変動（ＩＲドロップ）が低減化された半導体記憶装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体記憶装置は、第１ワード線と、第２ワード線と、第１マッチ線と、第２マッチ線と、前記第１ワード線、前記第２ワード線、および前記第１マッチ線に結合された第１メモリセルと、前記第１ワード線、前記第２ワード線、および前記第２マッチ線に結合された第２メモリセルと、を含む。前記第１メモリセルと前記第２メモリセルとは、平面視において、隣接して配置され、前記第１ワード線と前記第２ワード線とは、第１配線層の配線により形成される。前記第１マッチ線と前記第２マッチ線とは、前記第１配線層に隣接して設けられた第２配線層の配線により形成される。前記第１ワード線と前記第２ワード線は、第１参照電位が供給される２本の第１配線の間に、互いに並行して設けられる。前記第１マッチ線と前記第２マッチ線は、前記第１参照電位が供給される２本の第２配線の間に、互いに並行して設けられる。

上記半導体記憶装置によれば、高集積化が可能であり、かつ、ＶＳＳ配線の寄生抵抗値による電位変動（ＩＲドロップ）を低減化することが可能である。

実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。 図１のＭＣＸセルおよびＭＣＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。 実施例に係るメモリアレイの構成例を示す図である。 図３のメモリアレイＣＡＲＹにおける互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１とを示す回路図である。 実施例に係る内容参照メモリ（ＴＣＡＭ装置）の概念的なブロック図を示す。 図４に示されるメモリセルＭＣ０＃０、ＭＣ０＃１のセルレイアウトを概念的に示すものである。 第１配線層の各配線と、第２配線層の各配線と、接続部であるビア電極と、を示す図である。 図７に示される第２配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）と、第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）との接続関係を示す図である。 図８に示される第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）と、第４配線層の配線（ＶＳＳ）との接続関係を示す図である。 図８のマッチ線ＭＬ０、ＭＬ１の変形例を示す図である。 図７の変形例であり、シールド配線を設けた図である。 図８の変形例を示し、シールド配線を設けた図である。 メモリアレイＣＲＡＹの上側に、複数の信号配線が設けられた構成を示す図である。 実施例に係るＴＣＡＭセルのレイアウトであり、ＦｉｎＦＥＴ、接続配線およびビア電極の配置を示す図である。 図１４をメモリセルＭＣ０＃０、ＭＣ０＃１を構成する各トランジスタ（図１および図４参照）の配置と、メモリセルに接続される各配線と、接続部であるビア電極と、を示している。 第１配線層の各配線とビア電極Ｖ０との関係を示す図である。 第１配線層の各配線、第２配線層の各配線およびビア電極Ｖ１との関係を示す図である。 第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＶＳＳ、ＭＬ０、ＭＬ１）とビア電極Ｖ２との関係を示す図である。 第３配線層の各配線とビア電極Ｖ２との関係を示す図である。 図１４、図１６−１９の重ね合させた場合のＡ−Ａ線に沿うメモリセルの第１の断面図である。 図１４、図１６−１９の重ね合させた場合のＢ−Ｂ線に沿うメモリセルの第２の断面図である。 図１４、図１６−１９を重ねた場合の図１４のＣ−Ｃ線に沿う第３の断面図である。 図１４、図１６−１９を重ねた場合の図１４のＤ−Ｄ線に沿う第４の断面図である。 変形例に係る内容参照メモリ（ＴＣＡＭ装置）の概念的なブロック図を示す。 図２４の変形例に係る模式的な回路図である。 図２４に係るワード線のレイアウト構成を示す図である。 図２６のＦ−Ｆ線に沿う断面図である。 ゲート容量を用いた容量素子の構成例の図である。 ＭＩＭ容量を用いた容量素子の構成例の図である。図２９（ａ）は、図２９（ｂ）と図２９（ｃ）とを重ね合わせることにより構成したＭＩＭ容量素子の平面図を示している。図２９（ｂ）は、第１配線層のレイアウト配置図である。図２９（ｃ）は、第２配線層のレイアウト配置図である。 図２９（ａ）のＧ−Ｇ線に沿う断面図である。 図２９（ａ）のＦ−Ｆ線に沿う断面図である。

以下、実施例、および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

［ＴＣＡＭセルの構成］
図１は、実施例に係るＴＣＡＭセルの構成の一例を示す回路図である。図１を参照して、ＴＣＡＭセルＭＣ０＃０（メモリセルとも称する）は、２個のＳＲＡＭセル（Static Random Access Memory Cell）１１、１２と、データ比較部１３とを含む。ＳＲＡＭセル１１をＭＣＸセルとも称し、ＳＲＡＭセル１２をＭＣＹセルとも称する。ＭＣＸセル１１は、内部の記憶ノード対Ａ１、Ｂ１に互いに相補となる（一方が“１”のとき他方が“０”となる）１ビット（ｂｉｔ）のデータを記憶する。ＭＣＹセル１２は、内部の記憶ノード対Ａ０、Ｂ０に互いに相補となる１ビットのデータを記憶する。

ＴＣＡＭセルは、ビット線対ＢＬ０、／ＢＬ０、サーチ線対ＳＬ０、／ＳＬ０、マッチ線ＭＬ０、およびワード線ＷＬ０、ＷＬ１と接続される。ビット線対ＢＬ０、／ＢＬ０は、図５のＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。サーチ線対ＳＬ０、／ＳＬ０は、ＴＣＡＭセルアレイ２０の列方向（Ｙ方向）に延在し、列方向に配列された複数のＴＣＡＭセルによって共有される。

マッチ線ＭＬは、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬ０、ＷＬ１は、ＴＣＡＭセルアレイ２０の行方向（Ｘ方向）に延在し、行方向に配列された複数のＴＣＡＭセルによって共有される。ワード線ＷＬ０、ＷＬ１は、第１ワード線、第２ワード線という事もできる。

ＭＣＸセル１１は、インバータＩＮＶ１を構成するＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ１２とＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＮ１２、インバータＩＮＶ２を構成するＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１、ＮチャネルＭＯＳトランジスタＮ１３、Ｎ１４とを含む。

インバータＩＮＶ１は、記憶ノードＡ１から記憶ノードＢ１へ向かう方向が順方向となるように、記憶ノードＡ１と記憶ノードＢ１の間に接続される。インバータＩＮＶ２は、インバータＩＮＶ１と並列かつ逆方向に接続され、記憶ノードＢ１から記憶ノードＡ１へ向かう方向が順方向となるように、記憶ノードＡ１と記憶ノードＢ１の間に接続される。すなわち、トランジスタＰ１１のゲート、ソースおよびドレインは、記憶ノードＢ１、第１参照電位とされる電源電位ノードＶＤＤおよび記憶ノードＡ１にそれぞれ結合される。トランジスタＮ１１のゲート、ソースおよびドレインは、記憶ノードＢ１、第２参照電位とされる接地電位ノードＶＳＳおよび記憶ノードＡ１にそれぞれ結合される。トランジスタＰ１２のゲート、ソースおよびドレインは、記憶ノードＡ１、電源電位ノードＶＤＤおよび記憶ノードＢ１にそれぞれ結合される。トランジスタＮ１２のゲート、ソースおよびドレインは、記憶ノードＡ１、接地電位ノードＶＳＳおよび記憶ノードＢ１にそれぞれ結合される。

トランジスタＮ１４は、記憶ノードＢ１とビット線／ＢＬ０との間に接続される。トランジスタＮ１３は、記憶ノードＡ１とビット線ＢＬ０との間に接続される。ＭＯＳトランジスタＮ１４、Ｎ１３のゲートのおのおのは、ワード線ＷＬ１と接続される。

ＭＣＹセル１２は、インバータＩＮＶ３を構成するＰチャネルＭＯＳトランジスタＰ０２とＮチャネルＭＯＳトランジスタＮ０２と、インバータＩＮＶ４を構成するＰチャネルＭＯＳトランジスタＰ０１とＮチャネルＭＯＳトランジスタＮ０１と、ＮチャネルＭＯＳトランジスタＮ０３、Ｎ０４とを含む。

インバータＩＮＶ３は、記憶ノードＡ０から記憶ノードＢ０に向かう方向が順方向となるように、記憶ノードＡ０と記憶ノードＢ０の間に接続される。インバータＩＮＶ４は、ＩＮＶ３と並列かつ逆方向に接続され、記憶ノードＢ０から記憶ノードＡ０に向かう方向が順方向となるように、記憶ノードＡ０と記憶ノードＢ０の間に接続される。すなわち、トランジスタＰ０１のゲート、ソースおよびドレインは、記憶ノードＢ０、電源電位ノードＶＤＤおよび記憶ノードＡ０にそれぞれ結合される。トランジスタＮ０１のゲート、ソースおよびドレインは、記憶ノードＢ０、接地電位ノードＶＳＳおよび記憶ノードＡ０にそれぞれ結合される。トランジスタＰ０２のゲート、ソースおよびドレインは、記憶ノードＡ０、電源電位ノードＶＤＤおよび記憶ノードＢ０にそれぞれ結合される。トランジスタＮ０２のゲート、ソースおよびドレインは、記憶ノードＡ０、接地電位ノードＶＳＳおよび記憶ノードＢ０にそれぞれ結合される。

トランジスタＮ０４は、記憶ノードＢ０とビット線／ＢＬ０との間に接続される。トランジスタＮ０３は、記憶ノードＡ０とビット線ＢＬ０との間に接続される。トランジスタＮ０３、Ｎ０４のゲートのおのおのは、ワード線ＷＬ０と接続される。

データ比較部１３は、ＮチャネルＭＯＳトランジスタＮ１５、Ｎ１６、Ｎ０６、Ｎ０５を含む。トランジスタＮ１５、Ｎ１６はマッチ線ＭＬ０と接地電位ノードＶＳＳとの間に直列に接続される。トランジスタＮ０６、Ｎ０５は、マッチ線ＭＬ０と接地電位ノードＶＳＳとの間に直列に、かつ、直列接続されたトランジスタＮ１５、Ｎ１６の全体と並列に接続される。トランジスタＮ１５、Ｎ０５ゲートは、記憶ノードＢ１、Ｂ０とそれぞれ接続される。トランジスタＮ１６、Ｎ０６のゲートは、サーチ線ＳＬ０、／ＳＬ０へそれぞれ接続される。

図２は、図１のＭＣＸセルおよびＭＣＹセルの記憶内容とＴＣＡＭセルのデータとの対応関係を表形式で示す図である。

図１および図２を参照して、ＴＣＡＭセルは、２ビットのＳＲＡＭセルを用いて、“０”、“１”、“ｘ”（ドントケア：don't care）の３値を格納することができる。具体的に、ＭＣＸセル１１の記憶ノードＢ１に“１”が格納され、ＭＣＹセル１２の記憶ノードＢ０に“０”が格納されているとき、ＴＣＡＭセルには“０”が格納されているとする。ＭＣＸセル１１の記憶ノードＢ１に“０”が格納され、ＭＣＹセル１２の記憶ノードＢ０に“１”が格納されているとき、ＴＣＡＭセルには“１”が格納されているとする。ＭＣＸセル１１の記憶ノードＢ１に“０”が格納され、Ｙセル１２の記憶ノードＢ０に“０”が格納されているとき、ＴＣＡＭセルには“ｘ”（ドントケア）が格納されているとする。ＭＣＸセル１１の記憶ノードＢ１に“１”が格納され、Ｙセル１２の記憶ノードＢ０に“１”が格納されている場合は使用しない。

上記のＴＣＡＭセルの構成によれば、サーチデータが“１”（すなわち、サーチ線ＳＬ０が“１”、かつ、サーチ線／ＳＬ０が“０”）であり、ＴＣＡＭデータが“０”（記憶ノードＢ１が“１”、かつ、記憶ノードＢ０が“０”）である場合には、トランジスタＮ１５、Ｎ１６がオン状態となるために、プリチャージされたマッチ線ＭＬ０の電位が接地電位ＶＳＳまで引き抜かれる。サーチデータが“０”（すなわち、サーチ線ＳＬ０が“０”、かつ、サーチ線／ＳＬ０が“１”）であり、ＴＣＡＭデータが“１”（記憶ノードＢ１が“０”、かつ、記憶ノードＢ０が“１”）である場合には、ＭＯＳトランジスタＮ０５、Ｎ０６がオン状態となるために、プリチャージされたマッチ線ＭＬ０の電位が接地電位ＶＳＳまで引き抜かれる。すなわち、サーチデータとＴＣＡＭデータとが不一致の場合には、マッチ線ＭＬの電位は接地電位ＶＳＳまで引き抜かれる。

逆に、入力されたサーチデータが“１”であり、かつ、ＴＣＡＭデータが“１”または“ｘ”の場合、もしくは、サーチデータが“０”であり、かつ、ＴＣＡＭデータが“０”または“Ｘ”の場合（すなわち、両者が一致する場合）、プリチャージされたマッチ線ＭＬ０の電位（電源電位ＶＤＤレベル）は維持される。

上記のように、ＴＣＡＭでは、１つのエントリ（行）に対応するマッチ線ＭＬ０に接続された全てのＴＣＡＭセルのデータが入力サーチデータと一致しない限り、マッチ線ＭＬ０に蓄えられた電荷が引き抜かれる。

［メモリアレイ構成］
図３は、実施例に係るメモリアレイの構成例を示す図である。図４は、図３のメモリアレイＣＡＲＹにおける互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１とを示す回路図である。

メモリアレイＣＡＲＹは、この例では、２行４列のＴＣＡＭセルが配置される。各ＴＣＡＭセルは、図１に示されるメモリセルＭＣ０＃０が利用される。アドレスは、下側の第１行目が♯０および♯１番地に割当てられており、上側の第２行目は♯２および♯３番地に割当てられている。各行において行方向に隣接するメモリセルはアドレスが異なる。

一方、マッチ線は１行４セルに物理配置されたＴＣＡＭセルに対して２本配線される。具体的にはマッチ線ＭＬ０およびＭＬ１は第１行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ０はアドレス♯０に対応するメモリセルＭＣ０♯０、ＭＣ１♯０に接続されている。またマッチ線ＭＬ１はアドレス♯１に対応するメモリセルＭＣ０♯１およびＭＣ１♯１に接続されている。

また、マッチ線ＭＬ２およびＭＬ３は第２行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ２はアドレス♯２に対応するメモリセルＭＣ０♯２、ＭＣ１♯２に接続されている。またマッチ線ＭＬ３はアドレス♯３に対応するメモリセルＭＣ０♯３およびＭＣ１♯３に接続されている。

このように各行においてマッチ線を２セル単位で交互に接続した構成をなしている。すなわち、サーチ線対はＳＬ０、／ＳＬ０とＳＬ１、／ＳＬ１の２組配線されており、マッチ線はＭＬ０〜ＭＬ３の４本配線されている。

図３においてはメモリセルＭＣ０♯０とメモリセルＭＣ０♯１の２セルのワード線が共通に配線され、ビット線対は各々別に配線されているので、この２セルのデータを同時に読出したり書込んだりすることができる。

これにより１サイクルで２つの番地に同時にデータを書込んだり読出したりすることができるためデータを書込むサイクル数の削減効果がある。また、サーチ線の長さが短いので、配線容量を抑えることができる。これにより高速化および低消費電力化を図ることができる。

図４に示されるように、互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１、及び、互いに隣接するメモリセルＭＣ０♯２とＭＣ０♯３とにおいて、サーチ線対ＳＬ０、／ＳＬ０が共用されている。また、互いに隣接するメモリセルＭＣ１♯０とＭＣ１♯１、及び、互いに隣接するメモリセルＭＣ１♯２とＭＣ１♯３とにおいて、サーチ線対ＳＬ１、／ＳＬ１が共用されている。このような構成により、メモリアレイＣＡＲＹの面積を低減することが可能になる。それにより、大容量の内容参照メモリ（ＴＣＡＭ装置）の半導体装置へ内蔵化が可能である。

［メモリアレイの動作］
図３及び図４を参照して、より詳細にメモリセルの動作説明を行なう。

まずアドレス♯０および♯１のＭＣＹセルに同時にデータを書込む場合には、ワード線ＷＬ０がＨレベルに活性化されワード線ＷＬ１はＬレベルに非活性化される。ワード線ＷＬ２〜ＷＬ３に関してはアドレスが異なるためＬレベルに非活性化される。

そしてビット線ＢＬ０Ａはアドレス♯０に書込む０ビット目のデータＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａはその反転レベルに設定される。ビット線ＢＬ０Ｂはアドレス♯１に書込む０ビット目のデータＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０ Ｂはその反転レベルに設定される。

また、ビット線ＢＬ１Ａはアドレス♯０に書込む１ビット目のデータＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａはその反転レベルに設定される。ビット線ＢＬ１Ｂはアドレス♯１に書込む１ビット目のデータＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂ はその反転レベルに設定される。

データ書込時においてはサーチ線対ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１はすべてＬレベルに非活性化される。そしてマッチ線ＭＬについては、レベルは問わないが、好ましくはＨレベルにプリチャージされた状態に保持される。

次にアドレス♯０および♯１のＭＣＸセルに同時にデータを書込む場合について説明する。このときワード線ＷＬ０はＬレベルに非活性化されワード線ＷＬ１はＨレベルに活性化される。書込対象のアドレスではないのでワード線ＷＬ２〜ＷＬ３についてはＬレベルに非活性化される。

このときビット線ＢＬ０Ａはアドレス♯０に書込む０ビット目のデータであるデータＭＤ０♯０に対応するレベルに設定されビット線／ＢＬ０Ａはその反転レベルに設定される。ビット線ＢＬ０Ｂはアドレス♯１に書込む０ビット目のデータであるデータＭＤ０♯１に対応するレベルに設定されビット線／ＢＬ０Ｂはその反転レベルに設定される。

また、ビット線ＢＬ１Ａはアドレス♯０に書込む１ビット目のデータであるデータＭＤ１♯０ に対応するレベルに設定されビット線／ＢＬ１Ａはその反転レベルに設定される。ビット線ＢＬ１Ｂはアドレス♯１に書込む１ビット目のマスクデータであるデータＭＤ１♯１に対応するレベルに設定されビット線／ＢＬ１Ｂはその反転レベルに設定される。

このときサーチ線ＳＬ０、／ＳＬ０、ＳＬ１、／ＳＬ１はＬレベルに非活性化されており、マッチ線ＭＬは、レベルは問わないが、好ましくはＨレベルにプリチャージされている。

これに対しデータサーチをするときにはメモリアレイＭＡ１のすべてのメモリセルに対してデータ比較が行なわれる。このときワード線ＷＬ０〜ＷＬ３はすべてＬレベルに非活性化されており、ビット線ＢＬ０Ａ、ＢＬ０Ｂ、ＢＬ１Ａ、ＢＬ１Ｂおよび／ＢＬ０Ａ、／ＢＬ０Ｂ、／ＢＬ１Ａ、／ＢＬ１Ｂは、レベルは問わないが、好ましくはすべてＨ レベルにプリチャージされた状態となっている。

このときサーチ線ＳＬ０は、検索データの０ビット目であるデータＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０はその反転レベルに設定される。またサーチ線ＳＬ１は検索データの１ビット目であるデータＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１はその反転レベルに設定される。

そしてマッチ線ＭＬはサーチデータが該当するアドレスにおいてすべて一致した場合にＨレベルとなり該当するアドレスのいずれかのビットにおいて不一致が生ずるとプリチャージされていたマッチ線の電荷が引抜かれマッチ線は出力信号ＯＵＴとしてＬレベルを出力する。

［内容参照メモリ（ＴＣＡＭ装置）のブロック構成］
図５は、実施例に係る内容参照メモリ（ＴＣＡＭ装置）の概念的なブロック図を示す。図５のメモリアレイＣＡＲＹは、図３で説明された２行４列のメモリアレイＣＡＲＹを、（Ｍ＋１）行（ｎ＋１）列へ拡張したものである。なお、図面の複雑さを避けるため、図５には、メモリセル（ＭＣ０♯０、ＭＣ０♯１、ＭＣ０♯２、ＭＣ０♯３、など）は記載されない。

ＴＣＡＭ装置１は、例えば、単結晶シリコンの様な半導体基板に形成された半導体装置に、内蔵されている。ＴＣＡＭ装置１は、ＴＣＡＭマクロセル１０とプライオリティエンコーダ（ＰＲＥＮ）３０とを含む。ＴＣＡＭマクロセル１０は、ＴＣＡＭセルアレイ（ＣＡＲＹ）２０（単にセルアレイとも称する）と、書込みドライバおよび読み出し用センスアンプ（ＷＤ／ＳＡ）２１とサーチ線ドライバ（ＳＤ）２２とを含む入出力回路部ＩＯと、マッチ線出力回路部（ＭＯ）２３と、制御論理回路（ＣＮＴ）２４と、ワード線ＷＬ０、ＷＬ１、・・、ＷＬ（２Ｍ−２）、ＷＬ（２Ｍ−１）を駆動するためのワード線ドライバ（ＷＬＤ）の形成領域２５と、を含む。なお、以下において、ワード線ドライバ（ＷＬＤ）を２５と示すこともある。

セルアレイ２０は、行列状（Ｍ行；ｎ＋１列）に配列されたＴＣＡＭセルを含む。セルアレイ２０は、行数がＭ（Ｍは、正の整数）であり、列数がｎ＋１（ｎは、正の整数）の場合が示されている。

セルアレイ２０の各列に対応して、ｎ＋１個のビット線対（ＢＬ０Ａ、／ＢＬ０Ａ−ＢＬｎＢ、／ＢＬｎＢ）と、ｎ＋１個のサーチ線対（ＳＬ０、／ＳＬ０−ＳＬｎ、／ＳＬｎ）とが設けられる。セルアレイ２０の各行に対応して、２Ｍ本のマッチ線（ＭＬ０、ＭＬ１−ＭＬ（２Ｍ−２）、ＭＬ（２Ｍ−１））と、Ｍ本のＸセル用のワード線（ＷＬ１−ＷＬ（２Ｍ−１））と、Ｍ本のＹセル用のワード線（ＷＬ０−ＷＬ（２Ｍ−２））とが設けられている。

書込みドライバおよび読み出し用センスアンプ２１は、書込みドライバＷＤと、読み出し用センスアンプＳＡとを含む。書込みドライバＷＤは、書込み時に、ビット線対（ＢＬ０Ａ、／ＢＬ０Ａ−ＢＬｎＢ、／ＢＬｎＢ）を介して各ＴＣＡＭセルに書込みデータを供給する。読み出し用センスアンプＳＡは、読み出し時に、ビット線対（ＢＬ０Ａ、／ＢＬ０Ａ−ＢＬｎＢ、／ＢＬｎＢ）を介して各ＴＣＡＭセルから読み出されたデータを増幅して出力する。

サーチ線ドライバ２２は、検索時に、サーチ線対（ＳＬ０、／ＳＬ０−ＳＬｎ、／ＳＬｎ）を介して各ＴＣＡＭセルにサーチデータを供給する。

制御論理回路（ＣＮＴ）２４は、ＴＡＣＭマクロセル１０全体の動作を制御する。たとえば、制御論理回路２４は、検索時には、サーチコマンドを受け取り、サーチ線ドライバ２２と、マッチアンプ部２３に制御信号を出力することによって、サーチ線ドライバ（ＳＤ）２２、マッチ線出力回路部（ＭＯ）２３、およびプリチャージ回路ＰＣの動作を制御する。制御論理回路２４は、書込み時には、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５とに制御信号を出力することによって、書込みドライバＷＤとワード線ドライバ（ＷＬＤ）２５との動作を制御する。また、制御論理回路２４は、読み出し時には、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとに制御信号を出力することによって、ワード線ドライバ（ＷＬＤ）２５と読み出し用センスアンプＳＡとの動作を制御する。

制御論理回路２４は、プリチャージを指示するプリチャージイネーブル信号ＰＣＥを、後述されるプリチャージ回路ＰＣへ出力し、サーチ動作ないしサーチアクセス動作を指示するサーチ線イネーブル信号ＳＬＥをサーチ線ドライバ２２へ出力する。

マッチ線出力回路部（ＭＯ）２３は、複数のマッチ線出力回路ＭＯ０−ＭＯｍを有する。マッチ線出力回路ＭＯ０−ＭＯｍの入力は対応するマッチ線ＭＬ（ＭＬ０、ＭＬ１−ＭＬ（２Ｍ−２）、ＭＬ（２Ｍ−１））にそれぞれ接続され、マッチ線出力回路ＭＯ０−ＭＯｍの出力は対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）にそれぞれ接続される。マッチ線出力回路ＭＯ０−ＭＯｍは、検索時に、対応するマッチ線ＭＬ（（ＭＬ０、ＭＬ１−ＭＬ（２Ｍ−２）、ＭＬ（２Ｍ−１））の電位に基づいて、対応するＴＣＡＭセルデータと入力サーチデータの対応部分とが一致するか否かの検出信号を生成して、対応するマッチ信号出力線ＭＬｏ（ＭＬｏ０−ＭＬｏｍ）へ出力する。この例では、マッチ線出力回路ＭＯ０−ＭＯｍのおのおのは、検索時に対応するマッチ線ＭＬ［０］−ＭＬ［Ｍ］をプリチャージ電位とするためのプリチャージ回路ＰＣを含む。

プライオリティエンコーダ（ＰＲＥＮ）３０は、通常動作における検索時において、複数のマッチ信号出力線ＭＬo０−ＭＬｏｍの内の複数が一致を示す信号レベルとされた場合、所定の優先順位に従って、１つのマッチ信号出力線を選択するために設けられる。

［ＴＣＡＭセルの構成例１］
図６−図９は、実施例に係るＴＣＡＭセルの平面レイアウト構成を積層方向に分割して示す概略平面図である。

図６は、図４に示されるメモリセルＭＣ０＃０、ＭＣ０＃１のセルレイアウトを概念的に示すものである。図６には、メモリセルＭＣ０＃０、ＭＣ０＃１を構成する各トランジスタの配置と、メモリセルに接続される各配線と、接続部であるコンタクトＣＴと、を示している。各配線は、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、ワード線ＷＬ０、ＷＬ１、ビット線ＢＬ０Ａ、／ＢＬ０１Ａ、ＢＬ０Ｂ、／ＢＬ０Ｂ、サーチ線ＳＬ０、／ＳＬ０、マッチ線ＭＬ０、ＭＬ１である。

図６に示されるように、メモリセルＭＣ０＃０を構成するトランジスタと、メモリセルＭＣ０＃１を構成するトランジスタとは、Ｙ―Ｙ線に対して線対称配置されている。そして、図６に示される細長い矩形のセルレイアウトを１つの単位として、この単位が行列状に配置されて、メモリアレイ（ＣＡＲＹ）２０が構成される。図１で説明された様に、メモリセルＭＣ０＃０はトランジスタ（Ｎ０１−Ｎ０６、Ｐ０１、Ｐ０２及びＮ１１−Ｎ０６、Ｐ１１、Ｐ１２）により構成される。図６には、図示されないが、メモリセルＭＣ０＃１も、メモリセルＭＣ０＃０を構成するトランジスタ（Ｎ０１−Ｎ０６、Ｐ０１、Ｐ０２及びＮ１１−Ｎ０６、Ｐ１１、Ｐ１２）と同様のトランジスタを有する。

この例において、メモリセルＭＣ０＃０、ＭＣ０＃１は、単結晶シリコンの様な半導体基板の主面に形成された、Ｐ型ウエル領域ＰＷ０、Ｎ型ウエル領域ＮＷ０、Ｐ型領域ウエルＰＷ１、Ｎ型領域ウエルＮＷ１、Ｐ型領域ウエルＰＷ２に、公知のＭＯＳトランジスタの製造方法を用いて構成される。すなわち、この例では、メモリセルＭＣ０＃０、ＭＣ０＃１は、プレーナ型ＭＯＳトランジスタを用いて構成されており、メモリセルＭＣ０＃０、ＭＣ０＃１は、半導体基板の主面に、隣接して配置されている。

Ｐ型ウエル領域ＰＷ０には、メモリセルＭＣ０＃０のトランジスタＮ０２、Ｎ０４、Ｎ１４、Ｎ１２が形成される。Ｎ型ウエル領域ＮＷ０には、メモリセルＭＣ０＃０のトランジスタＰ０１、Ｐ０２、Ｐ１１、Ｐ１２が形成される。Ｐ型領域ウエルＰＷ１のメモリセルＭＣ０＃０の形成部分には、メモリセルＭＣ０＃０のＮ０１、Ｎ０３、Ｎ０５、Ｎ０６、Ｎ１１、Ｎ１３、Ｎ１５、Ｎ１６が形成される。メモリセルＭＣ０＃１を構成するトランジスタも、メモリセルＭＣ０＃０を構成するトランジスタと同様に、各Ｐ型領域ウエルＰＷ１、Ｎ型領域ウエルＮＷ１、Ｐ型領域ウエルＰＷ２に形成される。

なお、図示されないが、Ｎチャネル型ＭＯＳトランジスタは、Ｎ型ソース領域と、Ｎ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域との間の半導体基板上に、絶縁膜を介して形成された多結晶シリコンの様なゲートを有している。同様に、Ｐチャネル型ＭＯＳトランジスタは、Ｐ型ソース領域と、Ｐ型ドレイン領域と、Ｐ型ソース領域とＰ型ドレイン領域との間の半導体基板上に、絶縁膜を介して形成された多結晶シリコンの様なゲートを有している。

図７は、第１配線層の各配線と、第２配線層の各配線と、接続部であるビア電極と、を示す図である。なお、第１配線層および第２配線層は、半導体装置に設けられた１番目の配線層および２番目の配線層という意味ではなく、層間絶縁膜の上下に隣接して積層される配線層において、下側配線層を第１配線層とし、第１配線層の上側に設けられる配線層を第２配線層としている。例えば、図６の構成において、半導体装置に設けられた１番目の配線層が利用された場合は、第１配線層は半導体装置に設けられた２番目の配線層であり、第２配線層は半導体装置に設けられた３番目の配線層である。ビア電極ＶＥ１は、層間絶縁膜の上下に隣接して積層される配線間を電気的に接続するため、層間絶縁膜をエッチング等の手法により、部分的に取り除いたホール部に、金属材料を埋め込むことにより形成することが出来る。

図７を参照し、第１配線層は、実線で示され、平面視において、ほぼ横方向に延在する複数の配線を有する。第１配線層の各配線は、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、ビット線ＢＬ０Ａ、／ＢＬ０１Ａ、ＢＬ０Ｂ、／ＢＬ０Ｂ、サーチ線ＳＬ０、／ＳＬ０、ワード線ＷＬ０、ＷＬ１、マッチ線ＭＬ０、ＭＬ１を含む。第１配線層の各配線は、図６に示されるコンタクトＣＴを介して図６に示されるトランジスタと接続される。

第２配線層は、点線で示された、平面視において、縦方向に延在する複数の配線を有する。第２配線層の各配線は、２本の第２電源配線（第１配線）ＶＳＳと、２本の第２電源配線（第１配線）ＶＳＳの間に配置されたワード線（第１ワード線、第２ワード線）ＷＬ０、ＷＬ１を含む。また、第２配線層で構成された、２本の第２電源配線ＶＳＳと２本のワード線ＷＬ０、ＷＬ１は、平面視において、ほぼ並行に上下方向に延在して配置される。また、２本の第２電源配線ＶＳＳは、メモリセルＭＣ０＃０、ＭＣ０＃１の左右の境界の上側に、配置されている。

第１配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＭＬ０、ＭＬ１）は、ビア電極ＶＥ１を介して、第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＭＬ０、ＭＬ１）にそれぞれ接続されている。なお、第２配線層の配線（ＭＬ０、ＭＬ１）は、台座電極と見做すことが出来る。

図８は、図７に示される第２配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）と、第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）との接続関係を示す図である。第２配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）は点線で示され、第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）は実線で示される。なお、第２配線層および第３配線層は、半導体装置に設けられた２番目の配線層および３番目の配線層という意味ではなく、層間絶縁膜の上下に隣接して積層される配線層において、下側配線層を第２配線層とし、第２配線層の上側に設けられる配線層を第３配線層としている。ビア電極ＶＥ２は、層間絶縁膜の上下に隣接して積層される配線間を電気的に接続するため、層間絶縁膜をエッチング等の手法により、部分的に取り除いたホール部に、金属材料を埋め込むことにより形成することが出来る。また、図８の下側に記載されるＶＳＳ、ＭＬ０、ＭＬ１は、第３配線層の配線に関する参照記号である。

第２配線層により構成された２本の第１配線（ＶＳＳ）の上側には、第３配線層により構成された２本の第２配線（ＶＳＳ）が配置されている。第２配線層により構成された２本の第２電源配線（第１配線）ＶＳＳと第３配線層により構成された２本の第２電源配線（第２配線）ＶＳＳ）とは、複数のビア電極ＶＥ２により、低抵抗で電気的に接続される。

第２配線層により構成された２本の配線（ワード線ＷＬ０、ＷＬ１）の上側には、第３配線層の配線（マッチ線ＭＬ０、ＭＬ１）が配置される。ただし、第２配線層の配線（ＭＬ０、ＭＬ１）の台座電極と、第３配線層の配線（マッチ線ＭＬ０、ＭＬ１）とをビア電極ＶＥ２により電気的に接続するため、第３配線層の配線（マッチ線ＭＬ０、ＭＬ１）の一部が第２配線層の配線（ＭＬ０、ＭＬ１）の台座電極の上側に配置されるように、コの字型の形状を有する。第３配線層の配線（マッチ線ＭＬ０、ＭＬ１）は、第３配線層により構成された２本の第２配線（ＶＳＳ）の間に配置される。また、第３配線層で構成された２本の第２電源配線（第２配線）ＶＳＳと、２本のマッチ線ＭＬ０、ＭＬ１は、平面視において、ほぼ並行に上下方向に延在して配置される。

図９は、図８に示される第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１）と、第４配線層の配線（ＶＳＳ）との接続関係を示す図である。第３配線層の配線は細い実線で示され、第４配線層の配線は太い実線で示される。なお、第３配線層および第４配線層は、半導体装置に設けられた３番目の配線層および４番目の配線層という意味ではなく、層間絶縁膜の上下に隣接して積層される配線層において、下側配線層を第３配線層とし、第２配線層の上側に設けられる配線層を第４配線層としている。ビア電極ＶＥ３は、層間絶縁膜の上下に隣接して積層される配線間を電気的に接続するため、層間絶縁膜をエッチング等の手法により、部分的に取り除いたホール部に、金属材料を埋め込むことにより形成することが出来る。また、図９の下側に記載されるＶＳＳは、第４配線層の配線に関する参照記号である。

第３配線層により構成された２本の配線（ＶＳＳ）の上側に、第４配線層により構成された２本の配線（ＶＳＳ）が配置される。第４配線層で構成された２本の第２電源配線（第３配線）ＶＳＳは、平面視において、ほぼ並行に上下方向に延在して配置される。第４配線層により構成された２本の第３配線（ＶＳＳ）の幅は、第３配線層により構成された２本の第２配線（ＶＳＳ）の幅より広くされており、第３配線層により構成された２本の第２配線（ＶＳＳ）を覆うように構成される。そして、第３配線層により構成された２本の第２配線（ＶＳＳ）と第４配線層により構成された２本の第３配線（ＶＳＳ）とは、複数のビア電極ＶＥ３により、低抵抗で電気的に接続されている。第４配線層により構成された２本の第４配線（ＶＳＳ）の幅を第３配線層により構成された２本の第２配線（ＶＳＳ）の幅より広くすることで、第３配線層で構成されるマッチ線ＭＬ０、ＭＬ１の配線の大部分の上側を覆う様にされている。これにより、第３配線層で構成されるマッチ線ＭＬ０、ＭＬ１を上側からシールドする機能を第４配線層の２本の第３配線（ＶＳＳ）に持たせている。これにより、第４配線層の上層側からのノイズによる第３配線層のマッチ線ＭＬ０、ＭＬ１へ影響が、第４配線層の２本の第３配線（ＶＳＳ）のシールド機能により低減可能である。

以上、図６-図９を用いて説明した様に、第２配線層において、２本の第２電源配線ＶＳＳと、２本の第２電源配線ＶＳＳの間に配置されたワード線ＷＬ０、ＷＬ１が配置される。第３配線層において、第３配線層により構成された２本の配線（ＶＳＳ）は、第２配線層により構成された２本の配線（ＶＳＳ）と複数のビア電極ＶＥ２により、低抵抗で電気的に接続される。また、第３配線層により構成されたマッチ線ＭＬ０、ＭＬ１は、第３配線層により構成された２本の配線（ＶＳＳ）の間に配置される。そして、第４配線層により構成された２本の配線（ＶＳＳ）は、第３配線層により構成された２本の配線（ＶＳＳ）と、複数のビア電極ＶＥ３により、低抵抗で電気的に接続されている。

以上の構成により、メモリセルＭＣ０＃０、ＭＣ０＃１の接地電位ＶＳＳは、低抵抗で供給可能であり、サーチ動作時に多くの電流が流された場合であっても、接地電位ＶＳＳを供給する配線の寄生抵抗による電位変動（ＩＲドロップ）は低減可能である。また、接地電位ＶＳＳを供給する配線は、エレクロトマイグレーション（ＥＭ）耐性も向上できる。

［マッチ線ＭＬ０、ＭＬ１の変形例］
図１０は、図８のマッチ線ＭＬ０、ＭＬ１の変形例を示す図である。図８において、第３配線層で構成されたマッチ線ＭＬ０、ＭＬ１の配線の一部は、コの字の形状を有する。しかしながら、図１０に示されるように、第３配線層で構成されたマッチ線ＭＬ０、ＭＬ１の配線の一部を、凸部を有する様に、構成できる。この場合は、第２配線層で構成されたマッチ線ＭＬ０、ＭＬ１の台座電極の形状も、凸部に合わせて、構成する必要がある。

［図７および図８の変形例：シールド配線］
図１１および図１２は、図７および図８の変形例を示す図である。図１１および図１２に示されるように、接地電位ＶＳＳに接続されたシールド配線ＳＥが設けられる。他の構成は、図７および図８と同じである。第３配線層にはマッチ線ＭＬ０、ＭＬ１が設けられるが、第３配線層のマッチ線ＭＬ０、ＭＬ１はほぼ並行して設けられており、マッチ線ＭＬ０、ＭＬ１間の信号干渉による誤動作の虞も考えられる。この誤動作の防止の為、接地電位ＶＳＳに接続されるシールド配線ＳＥが、第２配線層（図１１参照）及び第３配線層（図１２参照）に設けられる。第２配線層のシールド配線ＳＥは、第１配線層のＶＳＳ配線とビア電極ＶＥ１により接続される。また、第２配線層のシールド配線ＳＥは、第３配線層のシールド配線ＳＥと、ビア電極ＶＥ２により接続される。図９で説明された第４配線層の２本の配線（ＶＳＳ）のシールド機能と合わせて、マッチ線ＭＬ０、ＭＬ１間のシールドも可能な限り行われる。これにより、マッチ線ＭＬ０、ＭＬ１間の信号干渉による誤動作の発生を低減することが可能である。

［図１１、図１２および図９の変形例：信号配線領域］
図１３は、図１１、図１２および図９の変形例を示す図である。図１１、図１２および図９において、マッチ線ＭＬ０、ＭＬ１は、シールド配線として、第２配線層のシールド配線ＳＥ、第３配線層のシールド配線ＳＥと、第４配線層の２本の配線（ＶＳＳ）を利用した。そのため、図９の構成において、メモリアレイＣＡＲＹの上側の全体に、第４配線層で構成された幅の広い複数のＶＳＳ配線が配置されることとなる。このことは、マッチ線ＭＬをシールドする機能としては有効である。しかしながら、メモリアレイＣＲＡＹの上側に、信号配線を配置したいという要求もある。

図１３は、メモリアレイＣＲＡＹの上側に、複数の信号配線が設けられた構成を示す図である。図１３は、４行のメモリセルのレイアウト配置おいて、第３配線層による各配線（図１２参照）と第４配線層による各配線（ＶＳＳ、ＳＧＩＬ）を表している。第４配線層による８本のＶＳＳ配線が配置され、各ＶＳＳ配線の間に、７本の信号配線ＳＩＧＬが設けられている。８本のＶＳＳ配線において、両側のＶＳＳ配線は、複数のビア電極ＶＥ３により、下層の第３配線層で構成されるＶＳＳ配線に接続されている。一方、両側のＶＳＳ配線に挟まれた６本のＶＳＳ配線は、ビア電極ＶＥ３により、下層の第３配線層で構成されるＶＳＳ配線に接続されておらず、例えば、メモリアレイＣＡＲＹの他の部分において接地電位ＶＳＳの供給される配線に接続される。

以上の構成により、シールドの機能は若干低下するかもしれないが、メモリアレイＣＲＡＹ上に、信号配線ＳＩＧＬを設ける領域を確保できる。これにより、メモリアレイＣＲＡＹ上における信号配線領域の不足を補うことが可能となる。

［ＴＣＡＭセルの構成例２］
図１４−図２３は、実施例に係るＴＣＡＭセルの構成を示す図である。図１４−図２３は、図４に示されるメモリセルＭＣ０＃０、ＭＣ０＃１を、フィン型トランジスタ（ＦｉｎＦＥＴ）を用いて形成した場合の構成例である。図１４、図１６−図１９は、ＴＣＡＭセルの平面レイアウト構成を積層方向に分割して示す概略平面図である。図２０は、図１４、図１６−１９の重ね合させた場合のＡ−Ａ線に沿うメモリセルの第１の断面図である。図２１は、図１４、図１６−１９の重ね合させた場合のＢ−Ｂ線に沿うメモリセルの第２の断面図である。図２２は、図１４、図１６−１９を重ねた場合の図１４のＣ−Ｃ線に沿う第３の断面図である。図２３は、図１４、図１６−１９を重ねた場合の図１４のＤ−Ｄ線に沿う第４の断面図である。図２０および図２１において、各図の左側には、各配線層の説明として、下側から順に、ゲート（ｇａｔｅ）、接続配線（Ｍ０）ビア電極（Ｖ０）、第１配線層（Ｍ１）、ビア電極（Ｖ１）、第２配線層（Ｍ２）、ビア電極（Ｖ２）及び第３配線層（Ｍ３）が記載される。なお、図２０および図２１において、点線で示される領域ＲＲは、２本のゲートの間に、第１接続電極Ｍ０１が設けられている部分であり、この構成がＦｉｎＦＥＴトランジスタを用いたメモリセルにおいて、寄生容量を大きく要因とされる。図２２および図２３において、各図の左側には、各配線層の説明として、下側から順に、半導体基板（ｓｕｂ）、ゲート（ｇａｔｅ）、接続配線（Ｍ０）ビア電極（Ｖ０）、第１配線層（Ｍ１）、ビア電極（Ｖ１）、第２配線層（Ｍ２）、ビア電極（Ｖ２）及び第３配線層（Ｍ３）が記載される。図２０―図２３については、以下の説明において適宜参照可能である。

図１４は、ＴＣＡＭセルの平面レイアウトにおいて、ＦｉｎＦＥＴ、接続配線およびビア電極の配置を示す図である。図１５は、図１４をメモリセルＭＣ０＃０、ＭＣ０＃１を構成する各トランジスタ（図１および図４参照）の配置と、メモリセルに接続される各配線と、接続部であるビア電極と、を示している。

図１４を参照し、平面視において、横方向に、各ＦｉｎＦＥＴのフィン部分ＦＩが略並行に、配置される。各ＦｉｎＦＥＴのゲートＧは、平面視において、縦方向に、配置されている。ゲートＧとフィン部分ＦＩとが交差する部分において、ゲートＧとフィン部分ＦＩとの間にはゲート酸化膜が形成されており、ＦｉｎＦＥＴのチャネル領域がフィン部分ＦＩに構成される。また、フィン部分ＦＩのチャネル領域の両側には、ＦｉｎＦＥＴのソース領域およびドレイン領域が構成される。第１の接続配線Ｍ０１は、主に、フィンＦＩ間を接続する配線であり、平面視において、縦方向に延在して配置される。第２の接続配線Ｍ０２は、主に、ゲートＧとビア電極ＶＥ０との接続、または、および、ゲートＧと第１の接続配線Ｍ０１との接続に利用される。

図１４において、ビア電極ＶＥ０に接続される各配線の記号が記載される。各配線は、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、ワード線ＷＬ０、ＷＬ１、ビット線ＢＬ０Ａ、／ＢＬ０１Ａ、ＢＬ０Ｂ、／ＢＬ０Ｂ、サーチ線ＳＬ０、／ＳＬ０、マッチ線ＭＬ０、ＭＬ１である。

図１５は、図１４をメモリセルＭＣ０＃０、ＭＣ０＃１を構成する各トランジスタ（図１および図４参照）の配置と、メモリセルに接続される各配線と、接続部であるビア電極と、を示している。図１５において、メモリセルＭＣ０＃０を構成するトランジスタ（Ｎ０１−Ｎ０６、Ｐ０１、Ｐ０２及びＮ１１−Ｎ０６、Ｐ１１、Ｐ１２）の接続および配置と、ビア電極ＶＥ０が記載される。なお、図１５には、図示されないが、メモリセルＭＣ０＃１も、メモリセルＭＣ０＃０を構成するトランジスタと同様のトランジスタを有する。

図１５において、記号の一部が太く記載されている各トランジスタ（Ｎ０２、Ｎ０４、Ｎ１４、Ｎ１２、Ｎ０３、Ｎ０１、Ｎ１１、Ｎ１３、Ｎ０６、Ｎ０５、Ｎ１５、Ｎ１６）は、図１４から理解されるように、２つのＭＯＳトランジスタが並列接続された構成とされる。これにより、駆動能力の適正化が図られる。

図１６は、第１配線層の各配線とビア電極Ｖ０との関係を示す図である。第１配線層の各配線（ＶＤＤ、ＶＳＳ、ＢＬ０Ａ、／ＢＬ０１Ａ、ＢＬ０Ｂ、／ＢＬ０Ｂ、ＳＬ０、／ＳＬ０）は、平面視において、横方向に、並行して設けられる。また、第１配線層で構成されるワード線ＷＬ０、ＷＬ１およびマッチ線ＭＬ０、ＭＬ１の配線は、台座電極として設けられている。

図１７は、第１配線層の各配線、第２配線層の各配線およびビア電極Ｖ１との関係を示す図である。第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＶＳＳ、ＭＬ０、ＭＬ１）は点線描かれている。第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＶＳＳ）は、平面視において、縦方向に、並行して設けられる。２本のワード線ＷＬ０、ＷＬ１は、２本のＶＳＳ配線の間に設けられる。第２配線層の各配線（ＭＬ０、ＭＬ１）は、台座電極である。ビア電極Ｖ１は、第１配線層の各配線（ＶＳＳ、ＷＬ１、ＷＬ１、ＭＬ０、ＭＬ１）と第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＶＳＳ、ＭＬ０、ＭＬ１）との接続に用いられる。

図１８は、点線で描かれた第２配線層の各配線（ＶＳＳ、ＷＬ０、ＷＬ１、ＶＳＳ、ＭＬ０、ＭＬ１）とビア電極Ｖ２との関係を示す図である。図１９は、実線で描かれた第３配線層の各配線とビア電極Ｖ２との関係を示す図である。ビア電極Ｖ２は、第２配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１、ＶＳＳ）と第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１、ＶＳＳ）とを接続するために利用される。図１９において、第３配線層の配線（ＶＳＳ、ＭＬ０、ＭＬ１、ＶＳＳ）、平面視において、縦方向に、並行して設けられる。第３配線層で構成される２本のマッチ線ＭＬ０、ＭＬ１は、２本のＶＳＳ配線の間に設けられる。

なお、図１０―図１３の構成は、図１７−図１９に適用可能である。

［内容参照メモリ（ＴＣＡＭ装置）のブロック構成の変形例］
図２４は、変形例に係る内容参照メモリ（ＴＣＡＭ装置）の概念的なブロック図を示す。図５では、メモリアレイ（ＣＲＡＹ）２０とワード線ドライバ（ＷＬＤ）２５との間、及び、メモリアレイ（ＣＲＡＹ）２０とマッチ線出力回路部（ＭＯ）２３との間には、デカップリング容量が設けられていない。図２４は、ＴＣＡＭ装置１のＴＣＡＭマクロセル１０の変形例である。図２４には、メモリアレイ（ＣＲＡＹ）２０とワード線ドライバ（ＷＬＤ）２５との間には、デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域２６が設けられ、メモリアレイ（ＣＲＡＹ）２０とマッチ線出力回路部（ＭＯ）２３との間には、機能ブロックとしてのデカップリング容量（ＤＥＣ＿ＣＡＰ２）の形成領域２７が設けられる。他の構成は、図５と同じである。なお、機能ブロックは、デカップリング容量以外の、他の機能でもよい。例えば、マッチ線の電位を高速化する回路でもよい。

図２４には、例示的に、ＴＣＡＭメモリセルＭＣ０＃０と、ＴＣＡＭメモリセルＭＣ０＃０に接続されるワード線ＷＬ０、マッチ線ＭＬ０、ビット線対ＢＬ０、／ＢＬ０、及びサーチ線対ＳＬ０、／ＳＬ０が描かれる。図面の簡素可能ため、ＴＣＡＭメモリセルＭＣ０＃０に接続されるワード線ＷＬ１は描かれていない。ワード線ドライバ（ＷＬＤ）２５は、ワード線ＷＬ０に接続され、ワード線ＷＬ０を駆動するワード線ドライバＷＬＤ０を有する。マッチ線出力回路部（ＭＯ）２３は、マッチ線出力回路ＭＯおよびプリチャージ回路ＰＣを含む。マッチ線出力回路ＭＯは、マッチ線ＭＬ０に接続されたマッチ線出力回路ＭＯ０を含み、マッチ線出力回路ＭＯ０の出力はマッチ信号出力線ＭＬｏ０に結合される。プリチャージ回路ＰＣは、マッチ線ＭＬ０に接続されたプリチャージ回路ＰＣ０を含む。

なお、この例では、制御論理回路２４は、第１制御回路ＣＮＴ１と第２制御回路ＣＮＴ２とに分けられており、第２制御回路ＣＮＴ２は、マッチ線出力回路ＭＯ０及びプリチャージ回路ＰＣ０の制御信号ＭＥＮ、ＰＣＥを生成する機能を有する。制御信号ＭＥＮは、マッチ線出力回路ＭＯ０の動作タイミングを指示する。また、制御信号ＰＣＥは、プリチャージ回路ＰＣ０の動作タイミングを指示する。

図２５は、図２４の変形例に係る模式的な回路図である。ワード線ドライバ（ＷＬＤ）２５は、ワード線ＷＬ０に接続され、ワード線ＷＬ０を駆動するワード線ドライバＷＬＤ０を有する。ワード線ドライバＷＬＤ０は、第１電源電位ＶＤＤの供給配線と第２電源電位ＶＳＳの供給配線とに結合される。デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域２６には、第１電源電位ＶＤＤの供給配線と第２電源電位ＶＳＳの供給配線との間に結合されたデカップリング容量ＤＥＣ＿ＣＡＰ１を有する。デカップリング容量ＤＥＣ＿ＣＡＰ１は、デカップリングコンデンサであり、一時的な電気の保持部として働き、ワード線ドライバＷＬＤ０による電源電圧（ＶＤＤ、ＶＳＳ）の電流変化を吸収し、電源電圧（ＶＤＤ、ＶＳＳ）の変動やノイズの発生を防ぐ働きを行う。

メモリアレイ（ＣＡＲＹ）２０に形成されたマッチ線ＭＬ０には、プリチャージ回路ＰＣ内のプリチャージ回路ＰＣ０及びマッチ線出力回路ＭＯ内のマッチ線出力回路ＭＯ０が結合される。メモリアレイ（ＣＡＲＹ）２０とプリチャージ回路ＰＣとの間には、デカップリング容量（ＤＥＣ＿ＣＡＰ２）の形成領域２７が設けられる。デカップリング容量（ＤＥＣ＿ＣＡＰ２）は、デカップリング容量ＤＥＣ＿ＣＡＰ１と同様に、デカップリングコンデンサであり、一時的な電気の保持部として働き、プリチャージ回路ＰＣ０による電源電圧（ＶＤＤ、ＶＳＳ）の電流変化を吸収し、電源電圧（ＶＤＤ、ＶＳＳ）の変動やノイズの発生を防ぐ働きを行う。

プリチャージ回路ＰＣ０は、ＰチャネルＭＯＳトランジスタＰＭ４により構成される。ＰチャネルＭＯＳトランジスタＰＭ４は、マッチ線ＭＬ０をハイレベルの様なプリチャージ電位へ充電するために設けられている。ＰチャネルＭＯＳトランジスタＰＭ４のゲートは、例えば、プリチャージイネーブル信号ＰＣＥを受ける。プリチャージイネーブル信号ＰＣＥは、サーチ動作ないしサーチアクセス動作を指示するサーチ線イネーブル信号ＳＬＥの反転信号の様な信号とされる。すなわち、サーチ動作ないしサーチアクセス動作では無い場合、プリチャージイネーブル信号ＰＣＥはローレベルの様な選択レベルとされ、プリチャージ回路ＰＣ０はマッチ線ＭＬ０をプリチャージする。一方、サーチ動作ないしサーチアクセス動作の場合、プリチャージイネーブル信号ＰＣＥはハイレベルの様な非選択レベルとされ、プリチャージ回路ＰＣ０はマッチ線ＭＬ０のプリチャージを停止する。

マッチ線出力回路ＭＯ０は、インバータ回路ＩＶ１−ＩＶ４を含み、インバータ回路ＩＶ１およびＩＶ２によってラッチ回路ＬＴ０が構成される。ラッチ回路ＬＴ０の入力は、インバータ回路ＩＶ３を介して、マッチ線ＭＬ０に接続される。ラッチ回路ＬＴ０の出力はインバータ回路ＩＶ４を介して、マッチ信号出力線ＭＬｏ０へ接続される。インバータ回路ＩＶ２及びＩＶ３は、マッチ出力イネーブル信号ＭＥＮ、および、インバータ回路ＩＶ５により生成されたマッチ出力イネーブル信号ＭＥＮの反転信号により、その動作が制御される。マッチ出力イネーブル信号ＭＥＮがハイレベルの様な選択レベルとされると、インバータ回路ＩＶ３はオン状態とされ、インバータ回路ＩＶ２はオフ状態とされて、マッチ線ＭＬ０のレベルをラッチ回路ＬＴ０に取り込む。マッチ出力イネーブル信号ＭＥＮがローレベルの様な非選択レベルとされると、インバータ回路ＩＶ３はオフ状態とされ、インバータ回路ＩＶ２はオン状態とされて、マッチ線ＭＬ０のレベルがラッチ回路ＬＴ０に保持される。

以上の様に、メモリアレイ（ＣＲＡＹ）２０とワード線ドライバ（ＷＬＤ）２５との間には、デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域２６が設けられ、メモリアレイ（ＣＲＡＹ）２０とマッチ線出力回路部（ＭＯ）２３との間には、デカップリング容量（ＤＥＣ＿ＣＡＰ２）の形成領域２７が設けられる。この構成により、電源電圧（ＶＤＤ、ＶＳＳ）の電流変化を吸収し、電源電圧（ＶＤＤ、ＶＳＳ）の変動やノイズの発生を防止することが可能である。

ＴＣＡＭ装置１においては、マッチ線ＭＬ（ＭＬ０）をプリチャージするときに大量に電力を消費する。この電力消費により、電源電位ＶＤＤおよびＶＳＳを供給する電源供給配線に、その寄生抵抗により電圧降下（IRドロップ）が発生する。これを抑えるために、デカップ容量（ＤＥＣ＿ＣＡＰ２）を配置するが、その容量（ＤＥＣ＿ＣＡＰ２）をマッチ線プリチャージ部（ＰＣ）とセルアレイ部（ＣＲＡＹ：２０）の間に置くことで、効率的なデカップとなり、IRドロップを効果的に抑制できる。

図２６は、図２４に係るワード線のレイアウト構成を示す。図２７は、図２６のＦ−Ｆ線に沿う断面図である。

図２６および図２７を参照し、ワード線ＷＬ０−ＷＬ３は、平面視において、縦方向に、並行して設けられる。ワード線ＷＬ０−ＷＬ３は、ワード線ドライバ（ＷＬＤ）２５の形成領域、及びメモリアレイ（ＣＡＲＹ）２０の形成領域において、配線層Ｍｘにより構成される。一方、デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域２６の上側に設けられるワード線ＷＬ０−ＷＬ３は、配線層Ｍｘより上側に設けられる配線層Ｍｘ＋１により構成される。配線層Ｍｘによる構成されるワード線ＷＬ０−ＷＬ３と、配線層Ｍｘ＋１により構成されるワード線ＷＬ０−ＷＬ３とは、ビア電極ＶＥｘにより相互に電気的に接続される。特に制限されないが、配線層Ｍｘは、例えば、図７に従えば、第１配線層の配線であり、配線層Ｍｘ＋１は第２配線層の配線である。なお、図２６には、図７のＶＳＳ配線は描かれていない。配線層Ｍｘより構成されるＶＳＳ配線は、図７に従えば、平面視において、メモリアレイ（ＣＡＲＹ）２０の形成領域において、ワード線ＷＬ０の左側、ワード線ＷＬ１とＷＬ２との間、及び、ワード線ＷＬ３の右側に配置される。

以上の構成とすることにより、ワード線（ＷＬ０−ＷＬ３）の配線層に影響されることなく、ワード線ドライバ（ＷＬＤ）２５の形成領域とメモリアレイ（ＣＡＲＹ）２０の形成領域との間の領域に、デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域２６を配置することが可能である。

図２８および図２９は、デカップリング容量に係る容量素子の構成例を示しており、図２８はＦｉｎＦＥＴ技術によるゲート容量を用いた容量素子の構成例の図であり、図２９はＭＩＭ容量を用いた容量素子の構成例の図である。

図２８において、上側は、メモリアレイ（ＣＲＡＹ）２０内のメモリセルＭＣ０＃０の一部分を示しており、下側は、デカップリング容量（ＤＥＣ＿ＣＡＰ１、ＤＥＣ＿ＣＡＰ２）を示している。デカップリング容量（ＤＥＣ＿ＣＡＰ１、ＤＥＣ＿ＣＡＰ２）は、この例では、横方向に配置された３本のフィン部分ＦＩを、縦方向に配置され、ＶＳＳ電位に接続される５本の接続配線Ｍ０１で電気的に結合し、５本の接続配線Ｍ０１の間に縦方向に設けられた４本ゲートＧを設ける。４本のゲートＧは、下側において、ＶＤＤ電位にされた第２接続配線Ｍ０２により接続される。これにより、フィン部分ＦＩと、ゲートＧと、フィン部分ＦＩとゲートＧとの交差部分の間に設けられたゲート酸化膜とにより、デカップリング容量（ＤＥＣ＿ＣＡＰ１、ＤＥＣ＿ＣＡＰ２）を構成する。

図２９において、図２９（ａ）は、図２９（ｂ）と図２９（ｃ）とを重ね合わせることにより構成したＭＩＭ容量素子の平面図を示している。図２９（ｂ）は、第１配線層のレイアウト配置である。図２９（ｃ）は、第２配線層のレイアウト配置である。図３０は、図２９（ａ）のＧ−Ｇ線に沿う断面図である。図３１は、図２９（ａ）のＦ−Ｆ線に沿う断面図である。なお、ＭＩＭ容量とは、金属（Ｍ）−絶縁膜（Ｉ）―金属（Ｍ）により、容量素子を構成する技術である。なお、絶縁膜（Ｉ）は層間絶縁膜を意味している。

図２９（ｂ）は、第１配線層を用いた、２つの配線Ｍ１ＶＤＤとＭ１ＶＳＳとを有する。Ｔ字型の配線Ｍ１ＶＤＤは、第１電源電位ＶＤＤに接続されており、平面視において、縦方向に設けた第１配線Ｍ１１０と、横方向に設けられ、第１配線Ｍ１１０のほぼ中央に接続された第２配線Ｍ１１１を含む。また、Ｕの字型の配線Ｍ１ＶＳＳは、平面視において、第２配線Ｍ１１１の３方向（上、下、右）を囲む様に形成されている。図２９（ｂ）には、第１ビア電極Ｖ１が示されている。第１ビア電極Ｖ１は、配線Ｍ１ＶＤＤとＭ１ＶＳＳの上側を覆う様に設けられた第１層間絶縁膜に設けられ、第２配線層との接続に利用される。

図２９（ｃ）は、第２配線層を用いた、２つの配線Ｍ２ＶＤＤとＭ２ＶＳＳとを有する。Ｔ字型の配線Ｍ２ＶＳＳは、第２電源電位ＶＳＳに接続されており、平面視において、縦方向に設けた第１配線Ｍ２１０と、横方向に設けられ、第１配線Ｍ２１０のほぼ中央に接続された第２配線Ｍ２１１を含む。また、Ｕの字型の配線Ｍ２ＶＤＤは、平面視において、第２配線Ｍ２１１の３方向（上、下、左）を囲む様に形成されている。図３０および図３１に示されるように、Ｕの字型の配線Ｍ２ＶＤＤは、Ｔ字型の配線Ｍ１ＶＤＤと、第１ビア電極Ｖ１により接続されている。また、図３０および図３１に示されるように、Ｔ字型の配線Ｍ２ＶＳＳは、Ｕの字型の配線Ｍ１ＶＳＳと、第１ビア電極Ｖ１により接続されている。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１：ＴＣＡＭ装置
１０：ＴＣＡＭマクロセル１０
１１：ＳＲＡＭセル（ＭＣＸセル）
１２：ＳＲＡＭセル（ＭＣＹセル）
１３：データ比較部
２０：メモリアレイ（ＣＡＲＹ）
２５：ワード線ドライバ（ＷＬＤ）の形成領域
２６：デカップリング容量（ＤＥＣ＿ＣＡＰ１）の形成領域
２７：デカップリング容量（ＤＥＣ＿ＣＡＰ２）の形成領域
３０：プライオリティエンコーダ（ＰＲＥＮ）
ＭＣ０＃０、ＭＣ０＃１：ＴＣＡＭセル
ＷＬ０、ＷＬ１：ワード線
ＭＬ０、ＭＬ１：マッチ線
ＳＬ０、／ＳＬ０：マッチ線対
ＢＬ０Ａ、／ＢＬ０Ａ、ＢＬ０Ｂ、／ＢＬ０Ｂ：ビット線対

Claims (10)

1. 第１ワード線と、
   第２ワード線と、
   第１マッチ線と、
   第２マッチ線と、
   前記第１ワード線、前記第２ワード線、および前記第１マッチ線に結合された第１メモリセルと、
   前記第１ワード線、前記第２ワード線、および前記第２マッチ線に結合された第２メモリセルと、を含み、
   前記第１メモリセルと前記第２メモリセルとは、平面視において、隣接して配置され、
   前記第１ワード線と前記第２ワード線とは、第１配線層の配線により形成され、
   前記第１マッチ線と前記第２マッチ線とは、前記第１配線層に隣接して設けられた第２配線層の配線により形成され、
   前記第１ワード線と前記第２ワード線は、第１参照電位が供給される２本の第１配線の間に、互いに並行して設けられ、
   前記第１マッチ線と前記第２マッチ線は、前記第１参照電位が供給される２本の第２配線の間に、互いに並行して設けられる、
   半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   第２配線層の配線により形成された第１シールド配線を、有し、
   前記第１マッチ線と前記第２マッチ線は、
   前記第１マッチ線と前記第２マッチ線とが並行する部分と、
   前記第１マッチ線と前記第２マッチ線との間に前記第１シールド配線が設けられた部分と、を有する、半導体記憶装置。
3. 請求項１の半導体記憶装置において、
   前記第２配線層に隣接して設けられた第３配線層の配線により形成された２本の第２シールド配線を有し、
   前記２本の第２シールド配線は、前記第１マッチ線および前記第２マッチ線の上側に設けられる、半導体記憶装置。
4. 請求項１の半導体記憶装置において、
   前記第２配線層に隣接して設けられた第３配線層の配線により形成され、前記第１マッチ線および前記第２マッチ線の上側に設けられた２本の第２シールド配線と、
   前記第３配線層の配線により形成され、前記２本の第２シールド配線の間に設けられた信号配線と、を含む、半導体記憶装置。
5. 請求項１の半導体記憶装置において、
   前記第１ワード線および前記第２ワード線は、
   前記第１配線層の配線により形成された部分と、
   前記第２配線層の配線により形成された部分と、を有する、半導体記憶装置。
6. 請求項５の半導体記憶装置において、
   前記第１ワード線および前記第２ワード線の前記第２配線層の配線により形成された部分の下側には、機能ブロックが形成される、半導体記憶装置。
7. 請求項１の半導体記憶装置において、
   前記第１メモリセルと前記第２メモリセルが配置されるメモリアレイと、
   前記第１マッチ線と前記第２マッチ線をプリチャージするプリチャージ回路の形成領域と、
   前記メモリアレイと前記プリチャージ回路の形成領域との間に配置されたデカップリング容量と、を含む、半導体記憶装置。
8. 請求項１の半導体記憶装置において、
   前記第１メモリセルと前記第２メモリセルが配置されるメモリアレイと、
   前記第１ワード線および前記第２ワード線を駆動するワード線ドライバ回路の形成領域と、
   前記メモリアレイと前記ワード線ドライバ回路の形成領域との間に配置されたデカップリング容量と、を含む、半導体記憶装置。
9. 請求項１の半導体記憶装置において、
   １対のサーチ線を有し、
   前記１対のサーチ線は、前記第１メモリセルと前記第２メモリセルとに結合されて、共有される、半導体記憶装置。
10. 請求項９の半導体記憶装置において、
    前記１対のサーチ線は、前記第１メモリセルと前記第２メモリセルとの間に、配置される、半導体記憶装置。

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