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TWI789475B - 積體電路裝置 - Google Patents

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TWI789475B
TWI789475B TW107147482A TW107147482A TWI789475B TW I789475 B TWI789475 B TW I789475B TW 107147482 A TW107147482 A TW 107147482A TW 107147482 A TW107147482 A TW 107147482A TW I789475 B TWI789475 B TW I789475B
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TW
Taiwan
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fin
type active
active regions
insulating portion
integrated circuit
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Application number
TW107147482A
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English (en)
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TW201944535A (zh
Inventor
李敏成
金柱然
尹智勳
金一龍
呂京奐
鄭在燁
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

一種積體電路裝置包括：第一鰭分離絕緣部分，位於第一裝置區之上；一對第一鰭型主動區，彼此被位於其之間的第一鰭分離絕緣部分隔開且在第一水平方向上共線地延伸；第一虛設閘極結構，與第一鰭分離絕緣部分垂直地交疊；第二鰭分離絕緣部分，與第一鰭分離絕緣部分隔開且排列於第二裝置區之上；以及多個第二鰭型主動區，彼此在第二裝置區中被位於所述多個第二鰭型主動區之間的第二鰭分離絕緣部分隔開且在第一水平方向上共線地延伸，其中第二鰭分離絕緣部分的最下部表面的垂直水平高度等於或低於第一鰭分離絕緣部分的最下部表面的垂直水平高度。

Description

積體電路裝置
本發明概念是有關於一種積體電路裝置，且更具體而言是有關於一種包括鰭場效電晶體的積體電路裝置。
[相關申請案的交叉參考]
本申請案主張2018年4月10日於韓國智慧財產局提出申請的第10-2018-0041718號韓國專利申請案的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
近來，隨著積體電路裝置的微小化取得迅速進展，愈來愈需要獲得積體電路裝置的高操作速度而且亦愈來愈期望獲得積體電路裝置的操作準確性。因此，已進行各種研究來提供具有最佳結構的積體電路裝置，所述最佳結構能夠實施包括電晶體的積體電路裝置，從而提供改良的效能。
本發明概念提供一種積體電路裝置，所述積體電路裝置具有即使裝置區的面積因所述積體電路裝置的微小化而減小仍可根據電晶體中的每一通道類型來提供改良的效能的結構。
根據本發明概念的一些示例性實施例，提供一種積體電 路裝置，所述積體電路裝置包括：基板，包括第一裝置區及第二裝置區；第一鰭分離絕緣部分，位於所述第一裝置區之上；一對第一鰭型主動區，彼此在所述第一裝置區中被位於所述一對第一鰭型主動區之間的所述第一鰭分離絕緣部分間隔開，所述一對第一鰭型主動區的第一元件與所述一對第一鰭型主動區的第二元件在第一水平方向上共線地延伸；第一虛設閘極結構，覆蓋所述第一鰭分離絕緣部分的上部表面以與所述第一鰭分離絕緣部分垂直地交疊，且在所述第一裝置區之上在第二水平方向上延伸，所述第二水平方向與所述第一水平方向交叉；第二鰭分離絕緣部分，與所述第一鰭分離絕緣部分間隔開且排列於所述第二裝置區之上，並且與所述第一虛設閘極結構在所述第二水平方向上共線地延伸；以及多個第二鰭型主動區，彼此在所述第二裝置區中被位於所述多個第二鰭型主動區之間的所述第二鰭分離絕緣部分間隔開，所述多個第二鰭型主動區在所述第一水平方向上共線地延伸。所述第二鰭分離絕緣部分的最下部表面的垂直水平高度等於或低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
根據本發明概念的一些示例性實施例，提供一種積體電路裝置，所述積體電路裝置包括：基板，包括第一裝置區及第二裝置區；第一鰭分離絕緣部分，位於所述第一裝置區中；一對第一鰭型主動區，彼此在所述第一裝置區中被位於所述一對第一鰭型主動區之間的所述第一鰭分離絕緣部分隔開，所述一對第一鰭型主動區的一個元件與所述一對第一鰭型主動區的另一元件在第 一水平方向上共線地延伸；多個虛設閘極結構，在所述第一鰭分離絕緣部分之上在第二水平方向上彼此平行地延伸，所述第二水平方向與所述第一水平方向交叉；至少一個第二鰭分離絕緣部分，與所述第一鰭分離絕緣部分間隔開且排列於所述第二裝置區之上；以及多個第二鰭型主動區，彼此在所述第二裝置區中被位於所述多個第二鰭型主動區之間的所述至少一個第二鰭分離絕緣部分隔開且在所述第一水平方向上共線地延伸。所述至少一個第二鰭分離絕緣部分的最下部表面的垂直水平高度等於或低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
根據本發明概念的一些示例性實施例，提供一種積體電路裝置，所述積體電路裝置包括：基板，包括彼此間隔開的第一裝置區與第二裝置區；裝置隔離區，位於所述第一裝置區與所述第二裝置區之間；第一鰭分離絕緣部分，位於所述第一裝置區之上；多對第一鰭型主動區，位於所述第一裝置區中，所述多對第一鰭型主動區中的每一對包括第一部件及第二部件，所述多對第一鰭型主動區中的每一對在所述第一裝置區處自所述基板垂直地突出，且所述多對第一鰭型主動區中的每一對使所述第一部件與第二部件被位於所述第一部件與所述第二部件之間的所述第一鰭分離絕緣部分隔開，所述多對第一鰭型主動區中的每一對使所述第一部件與所述第二部件在第一水平方向上共線地延伸；多個第二鰭分離絕緣部分，在所述第二裝置區之上在第二水平方向上延伸且彼此間隔開，其中所述第二水平方向與所述第一水平方向交 叉；以及多個第二鰭型主動區，在所述第二裝置區處自所述基板垂直地突出且排列成跨越所述多個第二鰭分離絕緣部分在所述第一水平方向上延伸的直線。所述多個第二鰭分離絕緣部分的最下部表面的垂直水平高度等於或低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
100、100A、100B、100C、100D、200、300、400、500、600、700、800、900:積體電路裝置
110:基板
110M:主表面
112、112D:裝置隔離膜
114:第一絕緣襯層
116:第二絕緣襯層
118:埋入式絕緣膜
120:第一絕緣間隔件
122:第二絕緣間隔件
124:源極/汲極區
124R:凹口
128:閘極間絕緣膜
128A:分離絕緣部分
132:閘極絕緣膜
140:閘極絕緣頂蓋層
150:上部絕緣頂蓋層
162A、162B:第一絕緣膜
164A、164B:第二絕緣膜
166A:第三絕緣膜
170:層間絕緣膜
192:隔離絕緣膜
196:閘極導電層
CS:頂蓋空間
D12:虛設閘極絕緣膜
D14:虛設閘極線
D16:虛設閘極絕緣頂蓋層
DGS、DGS11、DGS12、DGS21、DGS22、DGS31、DGS32、DGS41、DGS42:虛設閘極結構
DT:深溝槽
DTA:裝置隔離區
E41、E42、E51、E52、E61、E62:端部
F1A、F1B:第一鰭型主動區
F2:初步第二鰭型主動區
F2A、F2B、F2C、F2D、F2E:第二鰭型主動區
FS11、FS11D、FS41、FS51、FS61、:第一鰭分離絕緣部分
FS12、FS12A、FS12B、FS12C、FS42、FS52、FS62、FS72、FS82、FS92:第二鰭分離絕緣部分/鰭分離絕緣部分
FSA1:第一鰭分離區
FSA2:第二鰭分離區
GA:閘極結構空間
GL:閘極線
GS:閘極結構
GS1、GS2、GS3、GS4、GS5:典型閘極結構
LC:邏輯單元
LS、LSC:下部絕緣部分
LV1、LV2、LVC:垂直水平高度
LV3、LV4、LVG、LVF:垂直水平高度
M1:罩幕圖案
MUS、US:上部絕緣部分
OP:開口
RX1:第一裝置區
RX2:第二裝置區
S1:第一側壁
S2:第二側壁
SS1:第一鰭分離空間
SS2:第二鰭分離空間
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W72、W91、W92:寬度
X、Y、Z:方向
X1-X1’、X2-X2’、Y1-Y1’、Y2-Y2’:線
結合附圖進行閱讀，將自以下詳細說明更清楚地理解本發明概念的實施例：圖1是闡釋根據一些示例性實施例的積體電路裝置的平面佈局圖。
圖2A是沿著圖1的線X1-X1'截取的剖視圖，圖2B是沿著圖1的線X2-X2'截取的剖視圖，圖2C是沿著圖1的線Y1-Y1'截取的剖視圖，且圖2D是沿著圖1的線Y2-Y2'截取的剖視圖。
圖3是闡釋根據一些示例性實施例的積體電路裝置的剖視圖。
圖4是闡釋根據一些示例性實施例的積體電路裝置的剖視圖。
圖5是闡釋根據一些示例性實施例的積體電路裝置的剖視圖。
圖6A及圖6B是闡釋根據一些示例性實施例的積體電路裝置的剖視圖。
圖7A至圖17D是根據製程順序用於闡釋製造根據一些 示例性實施例的積體電路裝置的方法的剖視圖，其中圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16A及圖17A中的每一者是根據製程順序的與沿著圖1的線X1-X1'截取的橫截面對應的一部分的剖視圖，圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B及圖17B中的每一者是根據製程順序的與沿著圖1的線X2-X2'截取的橫截面對應的一部分的剖視圖，圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15C、圖16C及圖17C中的每一者是根據製程順序的與沿著圖1的線Y1-Y1'截取的橫截面對應的一部分的剖視圖，且圖7D、圖8D、圖9D、圖10D、圖11D、圖12D、圖13D、圖14D、圖15D、圖16D及圖17D中的每一者是根據製程順序的與沿著圖1的線Y2-Y2'截取的橫截面對應的一部分的剖視圖。
圖18至圖22分別是闡釋根據一些示例性實施例的積體電路裝置的平面佈局圖。
圖23A是說明根據一些示例性實施例的積體電路裝置的主要組件的平面佈局圖，且圖23B是沿著圖23A的線X2-X2'截取的剖視圖。
圖24及圖25分別是闡釋根據一些示例性實施例的積體電路裝置的平面佈局圖。
在後文中，將參考附圖詳細地闡述示例性實施例。在圖 式中，相似的元件是由相似的圖式標號表示，且下文不再對其予以贅述。
圖1至圖2D是闡釋根據一些示例性實施例的積體電路裝置100的圖式。圖1是說明積體電路裝置100的主要組件的平面佈局圖，圖2A是沿著圖1的線X1-X1'截取的剖視圖，圖2B是沿著圖1的線X2-X2'截取的剖視圖，圖2C是沿著圖1的線Y1-Y1'截取的剖視圖，且圖2D是沿著圖1的線Y2-Y2'截取的剖視圖。積體電路裝置100可對包括鰭場效電晶體(fin field-effect transistor，FinFET)的邏輯單元進行配置。
參考圖1至圖2D，積體電路裝置100包括位於基板110上的邏輯單元LC。
基板110可具有處於垂直水平高度LV1處的在水平方向(X-Y平面方向)上延伸的主表面110M。基板110可包含諸如Si或Ge等半導體，或可包含諸如SiGe、SiC、GaAs、InAs或InP等化合物半導體；然而，本發明概念並不僅限於此。基板110可包括導電區，例如摻雜有雜質的井及/或摻雜有雜質的結構。
邏輯單元LC可包括第一裝置區RX1及第二裝置區RX2。在第一裝置區RX1中，存在自基板110垂直地突出的多個第一鰭型主動區F1A及多個第一鰭型主動區F1B。在第二裝置區RX2中，存在自基板110垂直地突出的多個第二鰭型主動區F2A、多個第二鰭型主動區F2B及多個第二鰭型主動區F2C。在第一裝置區RX1與第二裝置區RX2之間，基板110中可存在深溝槽DT， 且在深溝槽DT中，可存在裝置隔離區DTA。多個第一鰭型主動區F1A及多個第一鰭型主動區F1B以及多個第二鰭型主動區F2A、多個第二鰭型主動區F2B及多個第二鰭型主動區F2C可在邏輯單元LC的寬度方向(X方向)上彼此平行地延伸。
在第一裝置區RX1及第二裝置區RX2上，在多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B中的每一者之間且在所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中的每一者之間可存在裝置隔離膜112。裝置隔離膜112可覆蓋所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B中的每一者的兩個側壁且覆蓋所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中的每一者的兩個側壁。所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C可突出於裝置隔離膜112上方。
第一鰭分離絕緣部分FS11可排列於第一裝置區RX1之上。在一些示例性實施例中，第一鰭分離絕緣部分FS11可以是裝置隔離膜112的一部分。第一鰭分離絕緣部分FS11可在X方向上具有第一寬度W1。
在一些示例性實施例中，裝置隔離膜112、裝置隔離區DTA及第一鰭分離絕緣部分FS11彼此可包含相同的絕緣材料。舉例而言，裝置隔離膜112、裝置隔離區DTA及第一鰭分離絕緣部 分FS11可各自包括氧化矽膜，但本發明概念並不僅限於此。
在第一裝置區RX1中，所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B可包括一對第一鰭型主動區F1A與F1B，所述一對第一鰭型主動區F1A與F1B彼此被位於其之間的第一鰭分離絕緣部分FS11隔開且在X方向上共線地延伸。
彼此間隔開的多個第二鰭分離絕緣部分FS12可排列於第二裝置區RX2之上。所述多個第二鰭分離絕緣部分FS12可在邏輯單元LC的高度方向(Y方向)上在第二裝置區RX2之上長距離延伸。所述多個第二鰭分離絕緣部分FS12可在X方向上各自具有較第一寬度W1小的第二寬度W2。在X方向上，第二寬度W2可大於閘極結構GS的最大寬度。儘管圖1說明在X方向上具有實質上相同的寬度的所述多個第二鰭分離絕緣部分FS12，但本發明概念並不僅限於此。所述多個第二鰭分離絕緣部分FS12可具有彼此不同的寬度。儘管圖1說明所述多個第二鰭分離絕緣部分FS12在Y方向上具有實質上相同的長度，但本發明概念並不僅限於此。在一些示例性實施例中，所述多個第二鰭分離絕緣部分FS12可在Y方向上具有彼此不同的長度。
在第二裝置區RX2中，所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C可包括被排列成直線(例如，跨越所述多個第二鰭分離絕緣部分FS12在X方向上共線地延伸)的三個第二鰭型主動區F2A、三個第二鰭型主動區F2B及三個第二鰭型主動區F2C。在所述三個第二鰭 型主動區F2A、所述三個第二鰭型主動區F2B及所述三個第二鰭型主動區F2C當中，一對鄰近的第二鰭型主動區F2A與F2B以及一對鄰近的第二鰭型主動區F2B與F2C中的每一對彼此可被位於其之間的一個第二鰭分離絕緣部分FS12間隔開。在第二裝置區RX2上，所述多個第二鰭分離絕緣部分FS12可各自在一對第二鰭型主動區F2A與F2B之間或在一對第二鰭型主動區F2B與F2C之間延伸。
第二鰭分離絕緣部分FS12可包括彼此連接為一個整體的上部絕緣部分US及下部絕緣部分LS。上部絕緣部分US可在Y方向上在第二裝置區RX2之上長距離延伸。下部絕緣部分LS可自上部絕緣部分US朝向基板110突出。第二鰭分離絕緣部分FS12的下部絕緣部分LS可位於一對第二鰭型主動區F2A與F2B之間或位於一對第二鰭型主動區F2B與F2C之間。
第一鰭分離絕緣部分FS11與第二鰭分離絕緣部分FS12彼此可被位於其之間的裝置隔離區DTA間隔開且可面向彼此。第一鰭分離絕緣部分FS11可包括在X方向上彼此面向相反側的第一側壁S1及第二側壁S2。在第一裝置區RX1上，第一鰭分離絕緣部分FS11的第一側壁S1可接觸所述一對第一鰭型主動區F1A與F1B當中的一個第一鰭型主動區F1A，且第一鰭分離絕緣部分FS11的第二側壁S2可接觸所述一對第一鰭型主動區F1A與F1B當中的另一第一鰭型主動區F1B。
所述多個第二鰭分離絕緣部分FS12中的每一者的垂直長 度(在Z方向上的長度)可大於第一鰭分離絕緣部分FS11的垂直長度。第一鰭分離絕緣部分FS11的最下部表面垂直水平高度可與基板110的主表面110M的垂直水平高度LV1實質上相同。然而，本發明概念並不僅限於此。在一些示例性實施例中，第一鰭分離絕緣部分FS11的最下部表面垂直水平高度可低於或高於基板110的主表面110M的垂直水平高度LV1。本文中所使用的用語「垂直水平高度」指代在垂直方向(例如，±Z方向)上相對於基板110的主表面110M的長度。
第二鰭分離絕緣部分FS12的最下部表面垂直水平高度LV2可低於第一鰭分離絕緣部分FS11的最下部表面垂直水平高度LV1，且可低於所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的最下部表面垂直水平高度。第一鰭分離絕緣部分FS11的最上部表面垂直水平高度LV3與第二鰭分離絕緣部分FS12的最上部表面垂直水平高度LV4可彼此不同。在一些示例性實施例中，第二鰭分離絕緣部分FS12的最上部表面垂直水平高度LV4可高於第一鰭分離絕緣部分FS11的最上部表面垂直水平高度LV3。第一鰭分離絕緣部分FS11的最上部表面垂直水平高度LV3可與裝置隔離膜112的最上部表面垂直水平高度實質上相同。第一鰭分離絕緣部分FS11的最上部表面垂直水平高度LV3可低於一對第一鰭型主動區F1A與F1B的最上部表面垂直水平高度LVF，且第二鰭分離絕緣部分FS12的最上部表面垂直水平高度LV4可高於所述一對第一鰭型主動區F1A與 F1B的最上部表面垂直水平高度LVF。
多個閘極結構GS可在Y方向上在基板110之上長距離延伸。所述多個閘極結構GS可在X方向上分別具有相同的寬度，可在X方向上以規則的節距排列。第二鰭分離絕緣部分FS12的最上部表面垂直水平高度LV4可高於所述多個閘極結構GS的最上部表面垂直水平高度LVG。
所述多個閘極結構GS可包括在Y方向上在第一裝置區RX1、裝置隔離區DTA及第二裝置區RX2之上長距離延伸或沿著第一裝置區RX1、裝置隔離區DTA及第二裝置區RX2延伸的典型閘極結構(normal gate structure)GS1。第二鰭分離絕緣部分FS12可在第一裝置區RX1、裝置隔離區DTA及第二裝置區RX2之上與典型閘極結構GS1平行地延伸。
在第一裝置區RX1及第二裝置區RX2上，所述多個閘極結構GS中的典型閘極結構GS1可覆蓋所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中的每一者的上部表面及兩個側壁，且覆蓋裝置隔離膜112的上部表面。在第一裝置區RX1及第二裝置區RX2中，沿著多個典型閘極結構GS1可存在多個金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體。所述多個MOS電晶體可以是或者包括三維MOS電晶體，在所述三維MOS電晶體中，通道形成於所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以 及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中的每一者的上部表面及兩個側壁處。在一些示例性實施例中，第一裝置區RX1可以是N型金屬氧化物半導體(N-type MOS，NMOS)電晶體區，且所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B可包括N型通道區。第二裝置區RX2可以是P型金屬氧化物半導體(P-type MOS，PMOS)電晶體區，且所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C可包括P型通道區。然而，本發明概念並不僅限於此，且可對本發明概念做出各種修改及改變。舉例而言，第一裝置區RX1可以是PMOS電晶體區，且第二裝置區RX2可以是NMOS電晶體區。
所述多個閘極結構GS可包括一對虛設閘極結構DGS11與DGS12以及一對虛設閘極結構DGS21與DGS22，上述兩對虛設閘極結構中的每一對彼此被位於其之間的第二鰭分離絕緣部分FS12在Y方向上隔開。所述一對虛設閘極結構DGS11與DGS12以及所述一對虛設閘極結構DGS21與DGS22可各自在Y方向上與第二鰭分離絕緣部分FS12共線地延伸。在第一裝置區RX1之上，多個虛設閘極結構DGS11及DGS21可覆蓋第一鰭分離絕緣部分FS11的上部表面，且可與第一鰭分離絕緣部分FS11垂直地交疊。覆蓋第一鰭分離絕緣部分FS11的上部表面的所述多個虛設閘極結構DGS11及DGS21可包括與第一鰭分離絕緣部分FS11垂直地交疊的一部分及所述一對第一鰭型主動區F1A與F1B中的一者 垂直地交疊的一部分。與第一鰭分離絕緣部分FS11垂直地交疊的所述部分的垂直長度(在Z方向上的長度)可大於與所述一對第一鰭型主動區F1A與F1B中的一者垂直地交疊的所述部分。所述多個第二鰭分離絕緣部分FS12可各自接觸自所述多個虛設閘極結構DGS11及DGS21選擇的一個虛設閘極結構DGS11或DGS21。在所述多個閘極結構GS中，典型閘極結構GS1以及虛設閘極結構DGS11、虛設閘極結構DGS12、虛設閘極結構DGS21及虛設閘極結構DGS22可包含彼此相同的材料。在一些示例性實施例中，典型閘極結構GS1以及虛設閘極結構DGS11、虛設閘極結構DGS12、虛設閘極結構DGS21及虛設閘極結構DGS22可包含彼此相同的金屬且可具有彼此實質上相同堆疊結構。然而，虛設閘極結構DGS11、虛設閘極結構DGS12、虛設閘極結構DGS21及虛設閘極結構DGS22可在積體電路裝置100的運作期間維持電性浮置狀態。
所述多個閘極結構GS可各自具有閘極絕緣膜132與閘極線GL的堆疊結構。閘極絕緣膜132可覆蓋閘極線GL的底表面及兩個側壁。閘極絕緣膜132可包括氧化矽膜、高k值介電膜或其組合。高k值介電膜可包含介電常數大於氧化矽膜的介電常數的材料。高k值介電膜可包括金屬氧化物或金屬氮氧化物。第一裝置區RX1中的第一鰭型主動區F1A及第一鰭型主動區F1B與閘極絕緣膜132之間且在第二裝置區RX2中的第二鰭型主動區F2A、第二鰭型主動區F2B及第二鰭型主動區F2C與閘極絕緣膜132之 間可存在界面膜(未示出)。所述界面膜可包括氧化物膜、氮化物膜或氮氧化物膜。
多個閘極線GL可具有金屬氮化物層、金屬層、導電頂蓋層及間隙填充金屬膜按照此所述次序堆疊的結構。金屬氮化物層及金屬層可包含自Ti、Ta、W、Ru、Nb、Mo及Hf選擇的至少一種金屬。間隙填充金屬膜可包括W膜及/或Al膜。所述多個閘極線GL可各自包括含功函數金屬層。所述含功函數金屬層可包含自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd選擇的至少一種金屬。在一些示例性實施例中，所述多個閘極線GL可各自包括TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構，但本發明概念並不僅限於此。
所述多個閘極結構GS中的每一者的上部表面可被閘極絕緣頂蓋層140覆蓋。閘極絕緣頂蓋層140可包括氮化矽膜。
多個第一絕緣間隔件120可覆蓋所述多個閘極結構GS中的每一者的兩個側壁。所述多個第一絕緣間隔件120可與所述多個閘極結構GS一起在Y方向上線形地長距離延伸。多個第二絕緣間隔件122可覆蓋所述多個第二鰭分離絕緣部分FS12中的每一者的兩個側壁。所述多個第二絕緣間隔件122可與所述多個第二鰭分離絕緣部分FS12一起在Y方向上線形地長距離延伸。所述多個第一絕緣間隔件120及所述多個第二絕緣間隔件122可包括氮化矽、SiOCN膜、SiCN膜或其組合。
所述多個第二絕緣間隔件122的垂直長度(例如，在Z方向上的長度)可小於所述多個第一絕緣間隔件120的垂直長度。所述多個第二絕緣間隔件122的最上部表面的垂直水平高度可低於所述多個第一絕緣間隔件120的最上部表面的垂直水平高度。
在第一裝置區RX1及第二裝置區RX2中，在所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中可存在多個凹口124R。所述多個凹口124R可填充有多個源極/汲極區124。所述多個源極/汲極區124可包括自所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C中的每一者的表面磊晶生長的半導體層，所述半導體層包括於所述多個凹口124R的內壁中。在一些示例性實施例中，所述多個源極/汲極區124可包括多個磊晶生長的SiGe層、磊晶生長的Si層及/或磊晶生長的SiC層。在一些示例性實施例中，在第一裝置區RX1上的所述多個源極/汲極區124可包括磊晶生長的Si層或磊晶生長的SiC層。在一些示例性實施例中，在第二裝置區RX2上的所述多個源極/汲極區124可包括多個磊晶生長的SiGe層。
閘極間絕緣膜128可位於以下中的每一者中：所述多個閘極結構GS之間、兩個鄰近的第二鰭分離絕緣部分FS12之間以及閘極結構GS與第二鰭分離絕緣部分FS12之間。所述多個源極/ 汲極區124可被閘極間絕緣膜128覆蓋。閘極間絕緣膜128可包括接觸第一鰭分離絕緣部分FS11的上部表面的一部分。閘極間絕緣膜128可包括氧化矽膜。
上部絕緣頂蓋層150可與基板110的主表面110M平行地延伸，以覆蓋多個閘極絕緣頂蓋層140、所述多個第一絕緣間隔件120、所述多個第二鰭分離絕緣部分FS12及閘極間絕緣膜128。上部絕緣頂蓋層150可包括氧化矽膜、氮化矽膜、多晶矽膜或其組合。層間絕緣膜170可位於上部絕緣頂蓋層150上。層間絕緣膜170可包括氧化矽膜、氮化矽膜或其組合。
儘管圖2A至圖2D說明第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中的每一者具有包括平坦表面的底表面，但本發明概念並不僅限於此。在一些示例性實施例中，第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中的每一者的底表面可包括圓的一部分或橢圓的一部分中所包含的彎曲表面。在一些示例性實施例中，第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中的每一者的底表面可包括具有朝向基板110尖銳突出的點的非平坦表面。
在一些示例性實施例中，第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中的每一者可包括單個絕緣膜或複合絕緣膜，所述複合絕緣膜是多個絕緣膜的組合。儘管第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中所包括的絕緣膜可包括氧化矽膜、氮化矽膜、SiOCN膜、SiCN膜或 其組合，但本發明概念並不僅限於此。在一些示例性實施例中，第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12中的至少一些可包括空氣間隙。
圖1至圖2D中所說明的積體電路裝置100在第一裝置區RX1上包括第一鰭分離區FSA1，第一鰭分離區FSA1包括第一鰭分離絕緣部分FS11；且在第二裝置區RX2上包括第二鰭分離區FSA2，第二鰭分離區FSA2包括所述多個第二鰭分離絕緣部分FS12。當積體電路裝置100在第一裝置區RX1與第二裝置區RX2之間包括彼此具有不同類型的通道的電晶體時，積體電路裝置100可在第一裝置區RX1與第二裝置區RX2之間包括彼此具有不同的結構的鰭分離區，且因此可根據位於包括導電類型彼此不同的通道區的第一裝置區RX1及第二裝置區RX2中的每一通道區的導電類型而獨立地提高載子移動率。如上文所述，可根據積體電路裝置100的第一裝置區RX1及第二裝置區RX2中的每一者所包括的電晶體的通道類型藉由使用第一鰭分離絕緣部分FS11與所述多個第二鰭分離絕緣部分FS12的改良的組合來設置第一鰭分離區FSA1或第二鰭分離區FSA2。因此，雖然可在積體電路裝置100中所包括的電晶體之間設置穩定的隔離區，但可根據電晶體中的每一者的通道類型提供改良的效能，且積體電路裝置的可靠性可得到提高。
圖3是闡釋根據一些示例性實施例的積體電路裝置100A的剖視圖，且是與沿著圖1的線X2-X2'截取的橫截面對應的一部 分的剖視圖。在圖3中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的的元件，且下文不再對其予以贅述。
參考圖3，積體電路裝置100A可具有與圖1至圖2D中所說明的積體電路裝置100實質上相同的組件。然而，積體電路裝置100A包括多個第二鰭分離絕緣部分FS12A，而非所述多個第二鰭分離絕緣部分FS12。
所述多個第二鰭分離絕緣部分FS12A可各自具有多層結構，在所述多層結構中第一絕緣膜162A、第二絕緣膜164A及第三絕緣膜166A按照此所述次序堆疊。
第一絕緣膜162A可具有與第一鰭分離絕緣部分FS11不同的組成(參考圖1)。在一些示例性實施例中，第一鰭分離絕緣部分FS11可包括氧化矽膜，且第一絕緣膜162A可包括氮化矽膜。在一些示例性實施例中，可藉由原子層沈積(atomic layer deposition，ALD)製程來形成第一絕緣膜162A。
第二絕緣膜164A及第三絕緣膜166A可包括藉由彼此不同的沈積方法形成的氧化矽膜。舉例而言，第二絕緣膜164A可以是藉由ALD製程形成的膜，且第三絕緣膜166A可以是藉由化學氣相沈積(chemical vapor deposition，CVD)製程(例如，電漿輔助化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程)形成的膜。
在第二裝置區RX2(參考圖1)上，位於所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭 型主動區F2C之間的所述多個第二鰭分離絕緣部分FS12A的相應部分可包括第一絕緣膜162A及第二絕緣膜164A，且處於較所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的垂直水平高度高的垂直水平高度處的一部分可包括第一絕緣膜162A、第二絕緣膜164A及第三絕緣膜166A。所述多個第二鰭分離絕緣部分FS12A的詳細組件與上文參考圖1至圖2D所述的所述多個第二鰭分離絕緣部分FS12的詳細組件實質上相同。
圖4是闡釋根據一些示例性實施例的積體電路裝置100B的剖視圖，且是與沿著圖1的線X2-X2'截取的橫截面對應的一部分的剖視圖。在圖4中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的的元件，且下文不再對其予以贅述。
參考圖4，積體電路裝置100B可具有與圖1至圖2D中所說明的積體電路裝置100實質上相同的組件。然而，積體電路裝置100B包括多個第二鰭分離絕緣部分FS12B，而非所述多個第二鰭分離絕緣部分FS12。
所述多個第二鰭分離絕緣部分FS12B可各自具有多層結構，在所述多層結構中第一絕緣膜162B及第二絕緣膜164B按照此所述次序堆疊。
在第二裝置區RX2中，位於所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C之間的所述多個第二鰭分離絕緣部分FS12B的相應部分可包 括第一絕緣膜162B，且處於較所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的垂直水平高度高的垂直水平高度處的一部分可包括第一絕緣膜162B及第二絕緣膜164B。
在一些示例性實施例中，第一絕緣膜162B可包括氮化矽膜，且第二絕緣膜164B可包括氧化矽膜。所述第一絕緣膜162B可以是藉由ALD製程形成的膜，且第二絕緣膜164B可以是藉由CVD製程(例如，PECVD製程)形成的膜。所述多個第二鰭分離絕緣部分FS12B的詳細組件與上文參考圖1至圖2D所述的所述多個第二鰭分離絕緣部分FS12的詳細組件實質上相同。
圖5是闡釋根據一些示例性實施例的積體電路裝置100C的剖視圖，且是與沿著圖1的線X2-X2'截取的橫截面對應的一部分的剖視圖。在圖5中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的的元件，且下文不再對其予以贅述。
參考圖5，積體電路裝置100C可具有與圖1至圖2D中所說明的積體電路裝置100實質上相同的組件。然而，積體電路裝置100C包括多個第二鰭分離絕緣部分FS12C，而非所述多個第二鰭分離絕緣部分FS12。
所述多個第二鰭分離絕緣部分FS12C的最下部表面垂直水平高度LVC可與基板110的主表面110M的垂直水平高度LV1(參考圖2A及圖2B)實質上相同。在一些示例性實施例中，如圖2A中所說明，第一鰭分離絕緣部分FS11的最下部表面的垂直 水平高度可與基板110的主表面110M的垂直水平高度LV1實質上相同。在此種情形中，所述多個第二鰭分離絕緣部分FS12C的最下部表面垂直水平高度LVC與第一鰭分離絕緣部分FS11的最下部表面的垂直水平高度可彼此實質上相同。
第二鰭分離絕緣部分FS12C可包括彼此連接為一個整體的上部絕緣部分US與下部絕緣部分LSC。在第二裝置區RX2之上，第二鰭分離絕緣部分FS12C的下部絕緣部分LSC可位於一對第二鰭型主動區F2A與F2B之間或位於一對第二鰭型主動區F2B與F2C之間。所述多個第二鰭分離絕緣部分FS12C的詳細組件與上文參考圖1至圖2D所述的所述多個第二鰭分離絕緣部分FS12的詳細組件實質上相同。
圖6A及圖6B是闡釋根據一些示例性實施例的積體電路裝置100D的剖視圖。圖6A是與沿著圖1的線Y1-Y1'截取的橫截面對應的一部分的剖視圖，且圖6B是與沿著圖1的線Y2-Y2'截取的橫截面對應的一部分的剖視圖。在圖6A及圖6B中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的元件，且下文不再對其予以贅述。
參考圖6A及圖6B，積體電路裝置100D可具有與圖1至圖2D中所說明的積體電路裝置100實質上相同的組件。然而，積體電路裝置100D包括裝置隔離膜112D及第一鰭分離絕緣部分FS11D，而非裝置隔離膜112及第一鰭分離絕緣部分FS11。
裝置隔離膜112D及第一鰭分離絕緣部分FS11D可各自 包括第一絕緣襯層114、第二絕緣襯層116及埋入式絕緣膜118，第一絕緣襯層114、第二絕緣襯層116及埋入式絕緣膜118是按照此所述次序堆疊於基板110上。第一絕緣襯層114及第二絕緣襯層116可覆蓋所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的相應下部側壁。在第二絕緣襯層116上，埋入式絕緣膜118可填充所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的相應下部側壁之間的空間。
在一些示例性實施例中，第一絕緣襯層114可包括第一氧化物膜。可通過沈積製程獲得或可藉由將所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的相應表面熱氧化來獲得第一氧化物膜。
在一些示例性實施例中，第二絕緣襯層116可被用作應力源。將拉伸應力或壓縮應力施加至所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B及所述多個第二鰭型主動區F2C的相應通道區的材料可用於形成第二絕緣襯層116。舉例而言，第二絕緣襯層116可包含氮化矽(SiN)、氮氧化矽(SiON)、氮化矽硼(SiBN)、碳化矽(SiC)、SiC：H、SiCN、SiCN：H、SiOCN、 SiOCN：H、碳氧化矽(SiOC)、多晶矽或其組合，但本發明概念並不僅限於此。在一些示例性實施例中，第二絕緣襯層116的形成於第一裝置區RX1之上的一部分與第二絕緣襯層116的形成於第二裝置區RX2之上的一部分可包含彼此不同的材料。所述材料可自上述材料進行選擇。
在一些示例性實施例中，埋入式絕緣膜118可包括第二氧化物膜。所述第二氧化物膜可包括藉由沈積製程或塗佈製程形成的膜。舉例而言，第二氧化物膜可包括氟化矽酸鹽玻璃(fluoride silicate glass，FSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、硼磷矽酸鹽玻璃(boro-phospho-silicate glass，BPSG)、矽酸磷玻璃(phospho-silicate glass，PSG)、可流動氧化物(flowable oxide，FOX)、電漿輔助原矽酸四乙酯(plasma enhanced tetra-ethyl-ortho-silicate，PE-TEOS)及/或東燃矽氮烷(tonen silazene，TOSZ)，但本發明概念並不僅限於此。
根據本發明概念，可藉由使用各種結構以及以下各項的組合來設置各個鰭分離區：上文參考圖1至圖2D所述的第一鰭分離絕緣部分FS11及多個第二鰭分離絕緣部分FS12、圖3中所說明的多個第二鰭分離絕緣部分FS12A、圖4中所說明的多個第二鰭分離絕緣部分FS12B、圖5中所說明的多個第二鰭分離絕緣部分FS12C、圖6A及圖6B中所說明的第一鰭分離絕緣部分FS11D、以及在本發明概念的範疇內自上述各項做出各種修改及改變的第一鰭分離絕緣部分及第二鰭分離絕緣部分。因此，當在第一裝置 區RX1與第二裝置區RX2之間包括含有導電類型彼此不同的通道區的電晶體時，可根據電晶體中的每一者的通道類型微妙地控制載子移動率，且積體電路裝置的可靠性可得到提高。
圖7A至圖17D是根據一些示例性實施例的根據用於闡釋製造積體電路裝置的方法的製程順序的剖視圖。
圖7A、圖8A、…及圖17A中的每一者根據製程順序說明與沿著圖1的線X1-X1'截取的橫截面對應的一部分的橫截面結構。圖7B、圖8B、…及圖17B的每一者根據製程順序說明與沿著圖1的線X2-X2'截取的橫截面對應的一部分的橫截面結構。圖7C、圖8C、…及圖17C中的每一者根據製程順序說明與沿著圖1的線Y1-Y1'截取的橫截面對應的一部分的橫截面結構。圖7D、圖8D、…及圖17D中的每一者根據製程順序說明與沿著圖1的線Y2-Y2'截取的橫截面對應的一部分的橫截面結構。現在將參考圖7A至圖17D闡述製造圖1至圖2D中所說明的積體電路裝置100的方法。在圖7A至圖17D中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的元件，且下文不再對其予以贅述。
參考圖7A至圖17D，可藉由在第一裝置區RX1及第二裝置區RX2中蝕刻基板110的一些區來形成在向上方向(Z方向)上自基板110的主表面110M突出且在X方向上互相平行地延伸的多個鰭型主動區，且可形成覆蓋所述多個鰭型主動區中的每一者的下部部分的兩個側壁的裝置隔離膜112。可藉由蝕刻裝置隔離膜112的一部分及基板110的一部分來形成界定第一裝置區RX1 及第二裝置區RX2的深溝槽DT，且可藉由使用絕緣膜填充深溝槽DT來形成裝置隔離區DTA。多個鰭型主動區可包括排列於第一裝置區RX1中的多個第一鰭型主動區F1A及多個第一鰭型主動區F1B以及排列於第二裝置區RX2中的多個初步第二鰭型主動區F2。
由於多個第一鰭型主動區F1A及多個第一鰭型主動區F1B形成於基板110的主表面110M上的第一裝置區RX1中，因此可在一對第一鰭型主動區F1A與F1B之間設置第一鰭分離空間SS1。在第一裝置區RX1之上填充第一鰭分離空間SS1的裝置隔離膜112的一部分可包括於第一鰭分離絕緣部分FS11中。
在第一裝置區RX1及第二裝置區RX2中，多個第一鰭型主動區F1A及多個第一鰭型主動區F1B以及多個初步第二鰭型主動區F2可突出於裝置隔離膜112的上部表面上方。
參考圖8A至圖8D，形成在第一鰭分離絕緣部分FS11、裝置隔離膜112及裝置隔離區DTA之上跨越所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個初步第二鰭型主動區F2而延伸的多個虛設閘極結構DGS。所述多個虛設閘極結構DGS可各自包括虛設閘極絕緣膜D12、虛設閘極線D14及虛設閘極絕緣頂蓋層D16，虛設閘極絕緣膜D12、虛設閘極線D14及虛設閘極絕緣頂蓋層D16按照此所述次序堆疊於所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個初步第二鰭型主動區F2上。虛設閘極絕緣膜D12可包括氧化矽。虛 設閘極線D14可包括多晶矽。虛設閘極絕緣頂蓋層D16可包括氮化矽。所述多個虛設閘極結構DGS當中的一些虛設閘極結構DGS可在Y方向上延伸，同時覆蓋第一鰭分離絕緣部分FS11。
可在虛設閘極結構DGS的兩個側壁上形成第一絕緣間隔件120。可使用ALD及/或CVD製程來形成第一絕緣間隔件120。
可藉由在虛設閘極結構DGS的兩側處部分地蝕刻所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B以及所述多個初步第二鰭型主動區F2來形成所述多個凹口124R，且可藉由通過磊晶生長製程自所述多個凹口124R形成半導體層來形成所述多個源極/汲極區124。在一些示例性實施例中，第一裝置區RX1可以是NMOS電晶體區，且第二裝置區RX2可以是PMOS電晶體區。在此種情形中，位於第一裝置區RX1上的所述多個源極/汲極區124可包括磊晶生長的Si層或磊晶生長的SiC層，且位於第二裝置區RX2上的所述多個源極/汲極區124可包括多個磊晶生長的SiGe層。
可在所述多個虛設閘極結構DGS之間形成覆蓋第一鰭分離絕緣部分FS11、裝置隔離膜112及所述多個源極/汲極區124的閘極間絕緣膜128。
所述多個虛設閘極結構DGS當中的一些虛設閘極結構DGS可包括覆蓋第一裝置區RX1上的第一鰭分離絕緣部分FS11的上部表面且填充第一鰭型主動區F1A與第一鰭型主動區F1B之間的第一鰭分離空間SS1(參考圖7A)的一部分的一部分。
參考圖9A至圖9D，可通過化學機械研磨(chemical mechanical polishing，CMP)製程或類似的製程自圖8A至圖8D的結果移除虛設閘極絕緣頂蓋層D16與其周圍的絕緣膜，且因此暴露出虛設閘極線D14，且閘極間絕緣膜128及所述多個第一絕緣間隔件120的高度被降低。
參考圖10A至圖10D，在圖9A至圖9D的結果上形成具有開口OP的罩幕圖案M1。
罩幕圖案M1可包括氮化矽、氧化矽或其組合。罩幕圖案M1可以是或包括硬罩幕圖案。可通過罩幕圖案M1的開口OP暴露出虛設閘極線D14的與將在第二裝置區RX2上形成多個第二鰭分離絕緣部分FS12(參考圖1)的區對應的一些部分。
參考圖11A至圖11D，藉由使用罩幕圖案M1作為蝕刻罩幕來選擇性地移除通過罩幕圖案M1的開口OP暴露出的虛設閘極線D14，且移除因此而暴露出的虛設閘極絕緣膜D12。接下來，在移除虛設閘極絕緣膜D12之後，藉由在第二裝置區RX2上蝕刻通過開口OP暴露出的多個初步第二鰭型主動區F2來形成多個第二鰭分離空間SS2。由於在第二裝置區RX2上形成了所述多個第二鰭分離空間SS2，因此每一初步第二鰭型主動區F2中可被分離成多個第二鰭型主動區F2A、多個第二鰭型主動區F2B及多個第二鰭型主動區F2C。
多個第二鰭分離空間SS2的最下部表面的垂直水平高度LV2可低於基板110的主表面110M的垂直水平高度LV1。
雖然蝕刻虛設閘極線D14、虛設閘極絕緣膜D12以及多個第二鰭型主動區F2A、多個第二鰭型主動區F2B及多個第二鰭型主動區F2C以形成所述多個第二鰭分離空間SS2，但亦可部分地耗蝕一起通過開口OP暴露於蝕刻氣氛的第一絕緣間隔件120，且因此可形成多個第二絕緣間隔件122，多個第二絕緣間隔件122是降低第一絕緣間隔件120的高度的結果。
由於形成了多個第二絕緣間隔件122，因此多個第二鰭分離空間SS2的入口側上的上部部分在X方向上可相對寬，且多個第二鰭分離空間SS2的由多個第二鰭型主動區F2A、多個第二鰭型主動區F2B及多個第二鰭型主動區F2C限定的一部分在X方向上可相對窄。
參考圖12A及圖12D，藉由在形成多個第二鰭分離空間SS2的圖11A至圖11D的結果上沈積絕緣材料來形成填充多個第二鰭分離空間SS2且覆蓋罩幕圖案M1的上部表面的隔離絕緣膜192。隔離絕緣膜192可包括氮化矽膜、氧化矽膜或其組合。
參考圖13A至圖13D，藉由平坦化製程來移除覆蓋閘極間絕緣膜128的一些膜(例如，不必要的膜)，直至暴露出閘極間絕緣膜128的上部表面為止。因此，可移除覆蓋位於基板110之上的虛設閘極線D14、第一絕緣間隔件120及閘極間絕緣膜128的罩幕圖案M1(參考圖12A及圖12D)，且可獲得具有平坦上部表面的多個第二鰭分離絕緣部分FS12。多個第二鰭分離絕緣部分FS12可各自包括彼此連接為一個整體的上部絕緣部分US與下部 絕緣部分LS。
參考圖14A至圖14D，藉由自圖13A至圖13D的結果移除多個虛設閘極線D14以及位於所述多個虛設閘極線D14之下的多個虛設閘極絕緣膜D12來在第一裝置區RX1及第二裝置區RX2上製備多個閘極結構空間GA。可通過多個閘極結構空間GA暴露出第一絕緣間隔件120、所述多個第一鰭型主動區F1A及所述多個第一鰭型主動區F1B、所述多個第二鰭型主動區F2A及所述多個第二鰭型主動區F2C、第一鰭分離絕緣部分FS11、裝置隔離膜112以及裝置隔離區DTA。
參考圖15A至圖15D，在所述多個閘極結構空間GA(參考圖14A至圖14D)中形成閘極絕緣膜132及閘極導電層196。
在一些示例性實施例中，在形成閘極絕緣膜132之前，可在通過所述多個閘極結構空間GA暴露出的多個第一鰭型主動區F1A及多個第一鰭型主動區F1B以及多個第二鰭型主動區F2A及多個第二鰭型主動區F2C中的每一者的表面上形成界面膜(未示出)。可將暴露於多個閘極結構空間GA中的多個第一鰭型主動區F1A及多個第一鰭型主動區F1B以及多個第二鰭型主動區F2A及多個第二鰭型主動區F2C的一部分氧化來獲得界面膜。
可形成閘極絕緣膜132及閘極導電層196以覆蓋閘極間絕緣膜128的上部表面，同時填充閘極結構空間GA。可藉由ALD、CVD、物理氣相沈積(physical vapor deposition，PVD)、金屬有機ALD(metal organic ALD，MOALD)及/或金屬有機CVD (metal organic CVD，MOCVD)製程來形成閘極絕緣膜132及閘極導電層196中的每一者。
參考圖16A至圖16D，在移除閘極絕緣膜132及閘極導電層196(參考圖15A至圖15D)的一些部分以暴露出閘極間絕緣膜128的上部表面之後，自頂部部分地移除填充多個閘極結構空間GA(參考圖14A至圖14D)的閘極絕緣膜132及閘極導電層196的一些部分，且因此製備出多個頂蓋空間CS。閘極導電層196的剩餘在閘極結構空間GA中的一部分可包括於閘極線GL中。
參考圖17A至圖17D，在圖16A至圖16D的結果上形成填充所述多個頂蓋空間CS的所述多個閘極絕緣頂蓋層140。
可在基板110之上形成厚度足以填充所述多個頂蓋空間CS的頂蓋絕緣膜，以形成閘極絕緣頂蓋層140，且然後可移除頂蓋絕緣膜的一些部分以暴露出閘極間絕緣膜128及所述多個第二鰭分離絕緣部分FS12中的每一者的上部表面。閘極絕緣頂蓋層140可包括氮化矽膜。
接下來，可在圖17A至圖17D的結果上形成上部絕緣頂蓋層150及層間絕緣膜170以形成圖1至圖2D中所說明的積體電路裝置100。
上文參考圖7A至圖17D所述的方法可用於製造圖3中所說明的積體電路裝置100A。然而，在上文參考圖12A至圖12D所述的製程期間，用於形成第一絕緣膜162A的氮化矽膜、用於形成第二絕緣膜164A的氧化矽膜及用於形成第三絕緣膜166A的氧 化矽膜可按照此所述次序形成，以形成隔離絕緣膜192。接下來，使用上文參考圖13A至13D所述的方法，可藉由平坦化製程移除覆蓋閘極間絕緣膜128的一些膜(例如，不必要的膜)，直至暴露出閘極間絕緣膜128的上部表面為止，且因此可形成圖3中所說明的所述多個第二鰭分離絕緣部分FS12A。
上文參考圖7A至圖17D所述的方法可用於製造圖4中所說明的積體電路裝置100B。然而，在上文參考圖12A至圖12D所述的製程期間，用於形成第一絕緣膜162B的氮化矽膜及用於形成第二絕緣膜164B的氧化矽膜可按照此所述的次序形成，以形成隔離絕緣膜192。接下來，使用上文參考圖13A至13D所述的方法，可藉由平坦化製程移除覆蓋閘極間絕緣膜128的一些膜(例如，不必要的膜)，直至暴露出閘極間絕緣膜128的上部表面為止，且因此可形成圖4中所說明的所述多個第二鰭分離絕緣部分FS12B。
上文參考圖7A至圖17D所述的方法可用於製造圖5中所說明的積體電路裝置100C。然而，如上文參考圖11A至圖11D所述，可形成所述多個第二鰭分離空間SS2以使得所述多個第二鰭分離空間SS2的最下部表面的垂直水平高度與基板110的主表面110M的垂直水平高度LV1實質上相同。接下來，可在所述多個第二鰭分離空間SS2中形成所述多個第二鰭分離絕緣部分FS12C。
上文參考圖7A至圖17D所述的方法可用於製造圖6A 及圖6B中所說明的積體電路裝置100D。然而，在上文參考圖7A至圖17D所述的製程期間，可形成各自包括圖6A及圖6B中所說明的第一絕緣襯層114、第二絕緣襯層116及埋入式絕緣膜118的第一鰭分離絕緣部分FS11D及裝置隔離膜112D，而非形成第一鰭分離絕緣部分FS11及裝置隔離膜112。接下來，可藉由蝕刻裝置隔離膜112D的一部分及基板110的一部分來形成界定第一裝置區RX1及第二裝置區RX2的深溝槽DT，且可藉由使用絕緣膜填充深溝槽DT來形成裝置隔離區DTA。
接下來，可執行上文參考圖8A至圖17D所述的製程以製造圖6A及圖6B中所說明的積體電路裝置100D。
根據上文參考圖7A至圖17D所述的製造積體電路裝置100、積體電路裝置100A、積體電路裝置100B、積體電路裝置100C、積體電路裝置100D的方法，可根據通道區的導電類型藉由以下操作來獨立地控制(例如，微妙地控制)位於第一裝置區RX1及第二裝置區RX2中的包括導電類型彼此不同的通道區的電晶體中的載子移動率：在第一裝置區RX1上形成自各個第一鰭分離絕緣部分FS11及FS11D，且在第二裝置區RX2上形成自不同第二鰭分離絕緣部分FS12、FS12A、FS12B及FS12C選擇的鰭分離區。因此，可根據第一裝置區RX1及第二裝置區RX2中的每一電晶體的通道類型提供改良的效能。
圖18至圖22是闡釋根據一些示例性實施例的積體電路裝置的平面佈局圖。現在將參考圖18至圖22闡述根據一些示例 性實施例的具有各種結構的積體電路裝置。在圖18至圖22中，藉由相同的圖式標號來表示與圖1中的元件相同的元件，且下文不再對其予以贅述。
圖18中所說明的積體電路裝置200可具有與上文參考圖1至圖2D所述的積體電路裝置100實質上相同的組件。然而，積體電路裝置200在第二裝置區RX2上包括一個第二鰭分離絕緣部分FS12。
在積體電路裝置200中，多個閘極結構GS包括與第一裝置區RX1上的第一鰭分離絕緣部分FS11垂直地交疊且與第二裝置區RX2上的第二鰭分離絕緣部分FS12隔開的一個閘極結構GS。閘極結構GS可包括位於第一裝置區RX1上的虛設閘極結構DGS21且可包括位於第二裝置區RX2上的典型閘極結構GS2。
在第一裝置區RX1上，第一鰭分離絕緣部分FS11可面向一個第二鰭分離絕緣部分FS12且可與多個閘極結構GS當中的兩個閘極結構GS垂直地交疊。多個閘極結構GS的與第一鰭分離絕緣部分FS11垂直地交疊的部分可包括虛設閘極結構DGS11及虛設閘極結構DGS21。
圖19中所說明的積體電路裝置300可具有與上文參考圖18所述的積體電路裝置200實質上相同的組件。然而，積體電路裝置300中所包括的第二鰭分離絕緣部分FS12的位置不同於圖18中所說明的第二鰭分離絕緣部分FS12的位置。
在積體電路裝置300中，多個閘極結構GS包括與第一 裝置區RX1上的第一鰭分離絕緣部分FS11垂直地交疊且與第二裝置區RX2上的第二鰭分離絕緣部分FS12隔開的一個閘極結構GS。閘極結構GS可包括位於第一裝置區RX1上的虛設閘極結構DGS11且可包括位於第二裝置區RX2上的典型閘極結構GS3。
圖20中所說明的積體電路裝置400可具有與上文參考圖1至圖2D所述的積體電路裝置100實質上類似的組件。然而，在積體電路裝置400中，第一鰭分離絕緣部分FS41可位於第一裝置區RX1之上。第一鰭分離絕緣部分FS41可在X方向上具有第三寬度W3，第三寬度W3大於第一鰭分離絕緣部分FS11的第一寬度W1(參考圖1)。
第一鰭分離絕緣部分FS41可面向形成於第二裝置區RX2上的兩個第二鰭分離絕緣部分FS42，且可與多個閘極結構GS當中的三個閘極結構GS垂直地交疊。面向第一鰭分離絕緣部分FS41的兩個第二鰭分離絕緣部分FS42可與兩個閘極結構GS一起在Y方向上共線地延伸，所述兩個閘極結構GS分別覆蓋第一鰭分離絕緣部分FS41的彼此在X方向上相對的兩個端部E41與E42。
在積體電路裝置400中，所述多個閘極結構GS包括與第一裝置區RX1上的第一鰭分離絕緣部分FS41垂直地交疊且與第二裝置區RX2上的第二鰭分離絕緣部分FS42隔開的一個閘極結構GS。所述閘極結構GS可包括位於第一裝置區RX1上的虛設閘極結構DGS21且可包括位於第二裝置區RX2上的典型閘極結構 GS4。
在第一裝置區RX1上，第一鰭分離絕緣部分FS41可與多個閘極結構GS當中的三個閘極結構GS垂直地交疊。所述多個閘極結構GS的與第一鰭分離絕緣部分FS41垂直地交疊的部分可包括虛設閘極結構DGS11、虛設閘極結構DGS21及虛設閘極結構DGS31。
所述多個閘極結構GS可包括一對虛設閘極結構DGS11與DGS12以及一對虛設閘極結構DGS31與DGS32，上述兩對虛設閘極結構中的每一對彼此在Y方向上被位於其之間的第二鰭分離絕緣部分FS42隔開。所述一對虛設閘極結構DGS11與DGS12以及所述一對虛設閘極結構DGS31與DGS32可各自與第二鰭分離絕緣部分FS42一起在Y方向上共線地延伸。
圖21中所說明的積體電路裝置500可具有與上文參考圖20所述的積體電路裝置400實質上類似的組件。然而，在積體電路裝置500中，第一鰭分離絕緣部分FS51可位於第一裝置區RX1之上，且多個第二鰭分離絕緣部分FS52可位於第二裝置區RX2之上。第一鰭分離絕緣部分FS51可在X方向上具有較第一鰭分離絕緣部分FS41的第三寬度W3(參考圖20)大的第四寬度W4。
第一鰭分離絕緣部分FS51可面向三個第二鰭分離絕緣部分FS52且可與所述多個閘極結構GS當中的四個閘極結構GS垂直地交疊。所述多個閘極結構GS的與第一鰭分離絕緣部分FS51 垂直地交疊的部分可包括虛設閘極結構DGS11、虛設閘極結構DGS21、虛設閘極結構DGS31及虛設閘極結構DGS41。
在第二裝置區RX2中，存在在Z方向上自基板110突出且彼此隔開的多個第二鰭型主動區F2A、多個第二鰭型主動區F2B、多個第二鰭型主動區F2C及多個第二鰭型主動區F2D。所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B、所述多個第二鰭型主動區F2C及所述多個第二鰭型主動區F2D可包括排列成跨越三個第二鰭分離絕緣部分FS52在X方向上延伸的直線的四個第二鰭型主動區F2A、F2B、F2C及F2D。
在積體電路裝置500中，所述多個閘極結構GS可包括多對虛設閘極結構，所述多對虛設閘極結構中的每一對彼此在Y方向上被位於其之間的第二鰭分離絕緣部分FS52隔開。所述多對虛設閘極結構可包括一對虛設閘極結構DGS11與DGS12、一對虛設閘極結構DGS31與DGS32及一對虛設閘極結構DGS41與DGS42。所述多對虛設閘極結構可各自與第二鰭分離絕緣部分FS52一起在Y方向上共線地延伸。
在積體電路裝置500中，所述多個閘極結構GS包括與第一裝置區RX1上的第一鰭分離絕緣部分FS51垂直地交疊且與第二裝置區RX2上的第二鰭分離絕緣部分FS52隔開的一個閘極結構GS。閘極結構GS可包括位於第一裝置區RX1上的虛設閘極結構DGS21且可包括位於第二裝置區RX2上的典型閘極結構GS5。
所述多個第二鰭分離絕緣部分FS52可包括與閘極結構GS一起在Y方向上共線地延伸的兩個第二鰭分離絕緣部分FS52，閘極結構GS覆蓋第一鰭分離絕緣部分FS51的彼此在X方向上相對的兩個端部E51與E52。在所述多個第二鰭分離絕緣部分FS52當中，可省略位於所述兩個第二鰭分離絕緣部分FS52之間的第二鰭分離絕緣部分FS52。舉例而言，在位於第二裝置區RX2之上的所述多個第二鰭分離絕緣部分FS52當中，可省略除了所述兩個第二鰭分離絕緣部分FS52之外的在X方向上排列於最外側上的第二鰭分離絕緣部分FS52。因此，在所述多個閘極結構GS當中，與第一鰭分離絕緣部分FS51垂直地交疊的虛設閘極結構DGS31可在Y方向上以與典型閘極結構GS5類似的方式連續地延伸至第二裝置區RX2的上部部分。
第一鰭分離絕緣部分FS51及所述多個第二鰭分離絕緣部分FS52的詳細組件與上文參考圖1至圖2D所述的第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12的詳細組件實質上類似。
圖22中所說明的積體電路裝置600可具有與上文參考圖21所述的積體電路裝置500實質上類似的組件。然而，在積體電路裝置600中，第一鰭分離絕緣部分FS61可位於第一裝置區RX1之上，且多個第二鰭分離絕緣部分FS62可位於第二裝置區RX2之上。
第一鰭分離絕緣部分FS61可面向四個第二鰭分離絕緣 部分FS62且可與所述多個閘極結構GS當中的四個閘極結構GS垂直地交疊。
在第二裝置區RX2中，存在在Z方向上自基板110突出且彼此隔開的多個第二鰭型主動區F2A、多個第二鰭型主動區F2B、多個第二鰭型主動區F2C、多個第二鰭型主動區F2D及多個第二鰭型主動區F2E。所述多個第二鰭型主動區F2A、所述多個第二鰭型主動區F2B、所述多個第二鰭型主動區F2C、所述多個第二鰭型主動區F2D及所述多個第二鰭型主動區F2E可包括排列成跨越四個第二鰭分離絕緣部分FS62在X方向上延伸的直線的五個第二鰭型主動區F2A、F2B、F2C、F2D及F2E。
在積體電路裝置600中，所述多個閘極結構GS可包括多對虛設閘極結構，所述多對虛設閘極結構中的每一對彼此在Y方向上被位於其之間的第二鰭分離絕緣部分FS62隔開。所述多個閘極結構GS可包括在在Y方向上延伸的典型閘極結構GS6。所述多對虛設閘極結構可包括一對虛設閘極結構DGS11與DGS12、一對虛設閘極結構DGS21與DGS22、一對虛設閘極結構DGS31與DGS32及一對虛設閘極結構DGS41與DGS42。所述多對虛設閘極結構可各自與第二鰭分離絕緣部分FS62一起在Y方向上共線地延伸。所述多個第二鰭分離絕緣部分FS62可包括與閘極結構GS一起在Y方向上共線地延伸的兩個第二鰭分離絕緣部分FS62，閘極結構GS覆蓋第一鰭分離絕緣部分FS61的彼此在Y方向上相對的兩個端部E61與E62。在所述多個第二鰭分離絕緣部 分FS62當中，可省略多個第二鰭分離絕緣部分FS62中位於所述兩個第二鰭分離絕緣部分FS62之間的至少一者。在此種情形中，與第一鰭分離絕緣部分FS61垂直地交疊的虛設閘極結構DGS21及DGS31中的至少一者可以與圖21中所說明的典型閘極結構GS5類似的方式在Y方向上連續地延伸至第二裝置區RX2的上部部分。
第一鰭分離絕緣部分FS61及所述多個第二鰭分離絕緣部分FS62的詳細組件與上文參考圖1至圖2D所述的第一鰭分離絕緣部分FS11及所述多個第二鰭分離絕緣部分FS12的詳細組件實質上類似。
可在本發明概念的範疇內對上文參考圖7A至圖17D所述的製造積體電路裝置的方法做出各種修改及改變來製造上文參考圖18至圖22所述的積體電路裝置200、積體電路裝置300、積體電路裝置400、積體電路裝置500及積體電路裝置600。
圖23A及圖23B是闡釋根據一些示例性實施例的積體電路裝置700的圖式。圖23A是闡釋積體電路裝置700的主要組件的平面佈局圖，且圖23B是沿著圖23A的線X2-X2'截取的剖視圖。在圖23A及圖23B中，藉由相同的圖式標號來表示與圖1至圖2D中的元件相同的元件，且下文不再對其予以贅述。
參考圖23A及圖23B，積體電路裝置700可具有與上文參考圖1至圖2D所述的積體電路裝置100實質上相同的組件。然而，積體電路裝置700在第二裝置區RX2上包括一個第二鰭分離 絕緣部分FS72。
第二鰭分離絕緣部分FS72可在X方向上具有較第一鰭分離絕緣部分FS11的第一寬度W1大的寬度W72。
第二鰭分離絕緣部分FS72可包括一個上部絕緣部分MUS及與上部絕緣部分MUS連接為一個整體的多個下部絕緣部分LS。閘極間絕緣膜128可包括位於兩個鄰近的下部絕緣部分LS之間的分離絕緣部分128A。分離絕緣部分128A可具有較閘極間絕緣膜128的另一部分低的高度。上部絕緣部分MUS可延伸成覆蓋閘極間絕緣膜128的分離絕緣部分128A的上部表面。
為製造圖23A及圖23B中所說明的積體電路裝置700，可使用上文參考圖7A至圖17D所述的方法。然而，在上文參考圖11A至圖11D所述的製程期間，當在移除了通過開口OP暴露出的虛設閘極線D14、及虛設閘極絕緣膜D12之後蝕刻所述多個初步第二鰭型主動區F2以形成所述多個第二鰭分離空間SS2時，可將罩幕圖案M1的開口OP的水平寬度調整成所期望的大小，且可施加受到恰當控制的對閘極間絕緣膜128具有蝕刻選擇性的蝕刻氣氛。因此，相較於圖11A至圖11D中所說明的蝕刻量，可增加對通過開口OP暴露出的閘極間絕緣膜128的一部分的蝕刻量，且因此可減小兩個鄰近第二鰭分離空間SS2之間的閘極間絕緣膜128的一部分的厚度以形成分離絕緣部分128A。接下來，可執行上文參考圖12A至圖17D所述的製程以製造圖23A及圖23B中所說明的積體電路裝置700。
圖24是闡釋根據一些示例性實施例的積體電路裝置800的平面佈局圖。在圖24中，藉由相同的圖式標號表示與圖22中的元件相同的元件，且下文不再對其予以贅述。
參考圖24，積體電路裝置800可具有與上文參考圖22所述的積體電路裝置600實質上相同的組件。然而，積體電路裝置800在第二裝置區RX2上包括多個第二鰭分離絕緣部分FS82。
所述多個第二鰭分離絕緣部分FS82可各自具有與圖23B中所說明的第二鰭分離絕緣部分FS72的橫截面結構相同或類似的橫截面結構。在一些示例性實施例中，如圖23B中所說明，所述多個第二鰭分離絕緣部分FS82可各自包括一個上部絕緣部分MUS及與上部絕緣部分MUS連接為一個整體的多個下部絕緣部分LS。所述多個第二鰭分離絕緣部分FS82可在X方向上彼此間隔開。
為製造圖24中所說明的積體電路裝置800，可使用圖7A至圖17D中所說明的製造方法，且可使用參考對圖23A及圖23B的製造方法的以上說明而被改變的方法。
圖25是闡釋根據一些示例性實施例的積體電路裝置900的平面佈局圖。在圖25中，藉由相同的圖式標號表示與圖22中的元件相同的元件，且下文不再對其予以贅述。
參考圖25，積體電路裝置900可具有與上文參考圖22所述的積體電路裝置600實質上相同的組件。然而，積體電路裝置900在第二裝置區RX2上包括一個第二鰭分離絕緣部分FS92。
第二鰭分離絕緣部分FS92可在X方向上具有較第一鰭分離絕緣部分FS61的寬度W91大的寬度W92。
與圖23B中所說明的第二鰭分離絕緣部分FS72的橫截面結構類似，第二鰭分離絕緣部分FS92可包括一個上部絕緣部分及與上部絕緣部分連接為一個整體的多個下部絕緣部分。在一些示例性實施例中，第二鰭分離絕緣部分FS92可包括一個上部絕緣部分及與上部絕緣部分連接為一個整體的四個下部絕緣部分，且所述四個下部絕緣部分可各自具有上文關於圖23B中所說明的下部絕緣部分LS所述的結構。
為製造圖25中所說明的積體電路裝置900，可使用圖7A至圖17D中所說明的製造方法，且可使用參考對圖23A及圖23B的製造方法的以上說明而被改變的方法。
在一些示例性實施例中，圖18至圖25中所說明的積體電路裝置200、300、00、500、600、700、800及900的第二鰭分離絕緣部分FS12、FS42、FS52、FS62、FS72、FS82及FS92中的至少一些可具有與圖3中所說明的第二鰭分離絕緣部分FS12A、圖4中所說明的第二鰭分離絕緣部分FS12B或圖5中所說明的第二鰭分離絕緣部分FS12C的結構相同或類似的結構。在一些示例性實施例中，圖20至圖25中所說明的積體電路裝置400、500、600、700、800及900的第一鰭分離絕緣部分FS41、FS51及FS61中的至少一者可具有與圖6B中所說明的第一鰭分離絕緣部分FS11D的結構相同或類似的結構。
根據一個或多個示例性實施例，可藉由組合圖3至圖25中所說明的各種組件來對圖1中所說明的排列於第一裝置區RX1上的第一鰭分離區FSA1的組件及排列於第二裝置區RX2上的第二鰭分離區FSA2的組件做出各種修改。因此，可根據第一裝置區RX1及第二裝置區RX2中的每一電晶體的通道類型來提供改良的效能，且積體電路裝置的可靠性可得到提高。
雖然已參考本發明概念的實施例具體地示出及闡述了本發明概念，但應理解可在不背離隨附申請專利範圍的精神及範疇的情況下對本發明概念做出各種形式及細節上的改變。
100‧‧‧積體電路裝置
DGS11、DGS12、DGS21、DGS22‧‧‧虛設閘極結構
DTA‧‧‧裝置隔離區
F1A、F1B‧‧‧第一鰭型主動區
F2A、F2B、F2C‧‧‧第二鰭型主動區
FS11‧‧‧第一鰭分離絕緣部分
FS12‧‧‧第二鰭分離絕緣部分/鰭分離絕緣部分
FSA1‧‧‧第一鰭分離區
FSA2‧‧‧第二鰭分離區
GS‧‧‧閘極結構
GS1‧‧‧典型閘極結構
LC‧‧‧邏輯單元
RX1‧‧‧第一裝置區
RX2‧‧‧第二裝置區
W1‧‧‧第一寬度
W2‧‧‧第二寬度
X、Y、Z‧‧‧方向
X1-X1’、X2-X2’、Y1-Y1’、Y2-Y2’‧‧‧線

Claims (20)

  1. 一種積體電路裝置，包括：基板，包括第一裝置區及第二裝置區；第一鰭分離絕緣部分，位於所述第一裝置區之上；一對第一鰭型主動區，彼此在所述第一裝置區中被位於所述一對第一鰭型主動區之間的所述第一鰭分離絕緣部分間隔開，所述一對第一鰭型主動區的第一元件與所述一對第一鰭型主動區的第二元件在第一水平方向上共線地延伸；第一虛設閘極結構，覆蓋所述第一鰭分離絕緣部分的上部表面以與所述第一鰭分離絕緣部分垂直地交疊，且在所述第一裝置區之上在第二水平方向上延伸，所述第二水平方向與所述第一水平方向交叉；第二鰭分離絕緣部分，與所述第一鰭分離絕緣部分間隔開且排列於所述第二裝置區之上，並且與所述第一虛設閘極結構在所述第二水平方向上共線地延伸；以及多個第二鰭型主動區，彼此在所述第二裝置區中被位於所述多個第二鰭型主動區之間的所述第二鰭分離絕緣部分間隔開，所述多個第二鰭型主動區在所述第一水平方向上共線地延伸，其中所述第二鰭分離絕緣部分的最下部表面的垂直水平高度低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
  2. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第一鰭分離絕緣部分的最上部表面的垂直水平高度低於所述一 對第一鰭型主動區的最上部表面的垂直水平高度。
  3. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第二鰭分離絕緣部分的最上部表面的垂直水平高度高於所述第一鰭分離絕緣部分的最上部表面的垂直水平高度。
  4. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第二鰭分離絕緣部分的最上部表面的垂直水平高度高於所述第一虛設閘極結構的最上部表面的垂直水平高度。
  5. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第二鰭分離絕緣部分的所述最下部表面的所述垂直水平高度低於所述多個第二鰭型主動區中的每一者的最下部表面的垂直水平高度。
  6. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第一鰭分離絕緣部分在所述第一水平方向上具有第一寬度，且所述第二鰭分離絕緣部分在所述第一水平方向上具有第二寬度，所述第二寬度小於所述第一寬度。
  7. 根據申請專利範圍第1項所述的積體電路裝置，其中在所述第一水平方向上，所述第二鰭分離絕緣部分的寬度大於所述第一虛設閘極結構的寬度。
  8. 根據申請專利範圍第1項所述的積體電路裝置，其中所述第一虛設閘極結構包括：第一部分，與所述第一鰭分離絕緣部分垂直地交疊；及第二部分，與所述一對第一鰭型主動區當中的一個第一鰭型 主動區垂直地交疊，其中所述第一部分的垂直長度大於所述第二部分的垂直長度。
  9. 根據申請專利範圍第1項所述的積體電路裝置，更包括：第二虛設閘極結構，覆蓋所述第一鰭分離絕緣部分的所述上部表面以與所述第一鰭分離絕緣部分垂直地交疊，且在所述第一裝置區之上在所述第二水平方向上延伸；以及第三鰭分離絕緣部分，與所述第一鰭分離絕緣部分間隔開且排列於所述第二裝置區之上，且與所述第二虛設閘極結構在所述第二水平方向上共線地延伸。
  10. 根據申請專利範圍第1項所述的積體電路裝置，更包括：一對第三虛設閘極結構，彼此被位於其之間的所述第二鰭分離絕緣部分間隔開且在所述第二水平方向上共線地延伸，其中所述一對第三虛設閘極結構中的一者與位於所述第一裝置區之上的所述第一鰭分離絕緣部分垂直地交疊。
  11. 一種積體電路裝置，包括：基板，包括第一裝置區及第二裝置區；第一鰭分離絕緣部分，位於所述第一裝置區中；一對第一鰭型主動區，彼此在所述第一裝置區中被位於所述一對第一鰭型主動區之間的所述第一鰭分離絕緣部分間隔開，所 述一對第一鰭型主動區的一個元件與所述一對第一鰭型主動區的另一元件在第一水平方向上共線地延伸；多個虛設閘極結構，在所述第一鰭分離絕緣部分之上在第二水平方向上彼此平行地延伸，所述第二水平方向與所述第一水平方向交叉；至少一個第二鰭分離絕緣部分，與所述第一鰭分離絕緣部分間隔開且排列於所述第二裝置區之上；以及多個第二鰭型主動區，彼此在所述第二裝置區中被位於所述多個第二鰭型主動區之間的所述至少一個第二鰭分離絕緣部分間隔開且在所述第一水平方向上共線地延伸，其中所述至少一個第二鰭分離絕緣部分的最下部表面的垂直水平高度低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
  12. 根據申請專利範圍第11項所述的積體電路裝置，其中所述至少一個第二鰭分離絕緣部分與自所述多個虛設閘極結構選擇的至少一個虛設閘極結構共線地延伸。
  13. 根據申請專利範圍第11項所述的積體電路裝置，其中所述多個虛設閘極結構的最下部表面的垂直水平高度低於所述一對第一鰭型主動區的最上部表面的垂直水平高度。
  14. 根據申請專利範圍第11項所述的積體電路裝置，其中所述至少一個第二鰭分離絕緣部分包括： 上部絕緣部分，位於所述第二裝置區處，所述上部絕緣部分在所述第二水平方向上延伸；以及多個下部絕緣部分，與所述上部絕緣部分連接為一個整體，所述多個下部絕緣部分自所述上部絕緣部分朝向所述基板突出。
  15. 根據申請專利範圍第11項所述的積體電路裝置，更包括：閘極結構，位於所述第一裝置區及所述第二裝置區之上，所述閘極結構與所述多個虛設閘極結構平行地延伸，其中所述至少一個第二鰭分離絕緣部分的最上部表面的垂直水平高度高於所述閘極結構的最上部表面的垂直水平高度，且所述至少一個第二鰭分離絕緣部分的所述最下部表面的所述垂直水平高度低於所述第一鰭分離絕緣部分的所述最下部表面的所述垂直水平高度。
  16. 根據申請專利範圍第11項所述的積體電路裝置，其中所述第一鰭分離絕緣部分在所述第一水平方向上具有第一寬度，且多個第二鰭分離區排列於所述第二裝置區的區上，且所述多個第二鰭分離區在所述第一方向上的寬度的總和小於或等於所述第一寬度。
  17. 一種積體電路裝置，包括：基板，包括彼此間隔開的第一裝置區與第二裝置區；裝置隔離區，位於所述第一裝置區與所述第二裝置區之間； 第一鰭分離絕緣部分，位於所述第一裝置區之上；多對第一鰭型主動區，位於所述第一裝置區中，所述多對第一鰭型主動區中的每一對包括第一部件及第二部件，所述多對第一鰭型主動區中的每一對在所述第一裝置區處自所述基板垂直地突出，且所述多對第一鰭型主動區中的每一對使所述第一部件與所述第二部件被位於所述第一部件與所述第二部件之間的所述第一鰭分離絕緣部分間隔開，所述多對第一鰭型主動區中的每一對使所述第一部件與所述第二部件在第一水平方向上共線地延伸；多個第二鰭分離絕緣部分，在所述第二裝置區之上在第二水平方向上延伸且彼此間隔開，其中所述第二水平方向與所述第一水平方向交叉；以及多個第二鰭型主動區，在所述第二裝置區處自所述基板垂直地突出且排列成跨越所述多個第二鰭分離絕緣部分在所述第一水平方向上延伸的直線，其中所述多個第二鰭分離絕緣部分的最下部表面的垂直水平高度低於所述第一鰭分離絕緣部分的最下部表面的垂直水平高度。
  18. 根據申請專利範圍第17項所述的積體電路裝置，更包括：多個虛設閘極結構，位於所述第一鰭分離絕緣部分之上，在所述第二水平方向上彼此平行地延伸；以及閘極結構，在所述第一水平方向上與所述第一鰭分離絕緣部 分間隔開且在所述第一裝置區之上與所述多個虛設閘極結構平行地延伸，其中所述多個第二鰭分離絕緣部分的最上部表面的垂直水平高度高於所述閘極結構的最上部表面的垂直水平高度，且所述多個第二鰭分離絕緣部分的所述最下部表面的所述垂直水平高度低於所述第一鰭分離絕緣部分的所述最下部表面的所述垂直水平高度。
  19. 根據申請專利範圍第18項所述的積體電路裝置，其中所述多個第二鰭分離絕緣部分中的每一者接觸自所述多個虛設閘極結構選擇的一個虛設閘極結構。
  20. 根據申請專利範圍第18項所述的積體電路裝置，其中所述第一鰭分離絕緣部分與所述多個虛設閘極結構當中的至少三個虛設閘極結構垂直地交疊。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
CN111341847B (zh) 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
DE102020120099B4 (de) 2020-01-29 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zur herstellung von isolationsstrukturen für halbleitervorrichtungen
US11521969B2 (en) 2020-01-29 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures for semiconductor devices
US12191310B2 (en) * 2021-01-11 2025-01-07 Mediatek Inc. Logic cell with small cell delay
US12382725B2 (en) * 2021-08-05 2025-08-05 Taiwan Semiconductor Manufacturing Company, Ltd Variable-sized active regions for a semiconductor device and methods of making same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535730A (zh) * 2014-01-28 2015-09-16 三星電子股份有限公司 具有隔離絕緣層的半導體元件及其製造方法
TW201616582A (zh) * 2014-10-17 2016-05-01 三星電子股份有限公司 製造半導體裝置的方法
US20170200651A1 (en) * 2016-01-13 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20170338229A1 (en) * 2016-05-17 2017-11-23 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781033B1 (ko) * 2005-05-12 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5107680B2 (ja) * 2007-11-16 2012-12-26 パナソニック株式会社 半導体装置
US9337190B2 (en) 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including dummy isolation gate structure and method of fabricating thereof
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6325432B2 (ja) * 2014-12-25 2018-05-16 信越化学工業株式会社 ウエハ加工体、ウエハ加工用仮接着材、及び薄型ウエハの製造方法
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US20160254180A1 (en) * 2015-02-27 2016-09-01 Globalfoundries Inc. Self aligned raised fin tip end sti to improve the fin end epi quality
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US9887210B2 (en) 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US9412616B1 (en) * 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
KR102481477B1 (ko) * 2016-04-22 2022-12-26 삼성전자 주식회사 집적회로 소자
US10134734B2 (en) 2016-06-30 2018-11-20 Qualcomm Incorporated Fin field effect transistor (FET) (FinFET) complementary metal oxide semiconductor (CMOS) circuits employing single and double diffusion breaks for increased performance
US10129143B2 (en) * 2016-10-25 2018-11-13 The Boeing Company Bandwidth on deterministic aircraft data networks
US10607882B2 (en) * 2018-01-17 2020-03-31 United Microelectronics Corp. Semiconductor device and method for fabricating the same
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535730A (zh) * 2014-01-28 2015-09-16 三星電子股份有限公司 具有隔離絕緣層的半導體元件及其製造方法
TW201616582A (zh) * 2014-10-17 2016-05-01 三星電子股份有限公司 製造半導體裝置的方法
US20170200651A1 (en) * 2016-01-13 2017-07-13 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US20170338229A1 (en) * 2016-05-17 2017-11-23 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same

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