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TWI772613B - 積體電路裝置 - Google Patents

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TWI772613B
TWI772613B TW108105350A TW108105350A TWI772613B TW I772613 B TWI772613 B TW I772613B TW 108105350 A TW108105350 A TW 108105350A TW 108105350 A TW108105350 A TW 108105350A TW I772613 B TWI772613 B TW I772613B
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TW
Taiwan
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fin
isolation insulating
insulating
fin isolation
insulating portion
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TW108105350A
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鄭在燁
金一龍
金柱然
金辰昱
呂京奐
鄭鏞琦
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

一種積體電路裝置包括：基底，多個鰭型主動區自基底突出，所述多個鰭型主動區在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與第一方向交叉的第二方向上在基底上延伸且在第一方向上以恆定的節距排列，其中所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構之間，且所述多個鰭型主動區包括多個第一鰭型區及多個第二鰭型區。

Description

積體電路裝置
本發明概念是有關於一種積體電路裝置，且更具體而言是有關於一種包括鰭型主動區的積體電路裝置。 [相關申請案的交叉參考]
本申請案主張2018年4月11日於韓國智慧財產局提出申請的第10-2018-0042197號韓國專利申請案的權益，所述申請案的揭露內容全文併入本案供參考。
隨著電子技術的發展，積體電路裝置已迅速地縮小。對於高度整合的電路裝置而言，不僅需要高的運作速度，而且需要運作準確度。因此，期望開發出具有這樣一種結構的積體電路裝置：能夠將打線及接觸件（contact）所佔用的面積減小至積體電路裝置的相對小的面積且穩定地獲得打線與接觸件之間的絕緣距離。此外，期望有實現此種積體電路裝置的方法。
本發明概念提供一種積體電路裝置，所述積體電路裝置具有包括電晶體的結構，即使在元件區的面積因所述積體電路裝置縮小而減小時仍能夠提供高的效能。
根據本發明概念的一些示例性實施例，提供一種積體電路裝置，所述積體電路裝置包括：基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸，所述多個閘極結構及所述多個鰭隔離絕緣部分在所述第一方向上以恆定的節距（pitch）排列。所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於一對閘極結構中的第一元件與所述一對閘極結構中的第二元件之間，所述一對閘極結構來自於所述多個閘極結構當中。所述多個鰭型主動區包括多個第一鰭型區及多個第二鰭型區，其中所述多個第一鰭型區當中的一對第一鰭型區在所述第一方向上直線地延伸且彼此被位於其之間的所述一對鰭隔離絕緣部分間隔開，且所述多個第二鰭型區中的一者位於所述一對鰭隔離絕緣部分之間。
根據本發明概念的一些示例性實施例，提供一種積體電路裝置，所述積體電路裝置包括：基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區具有第一區及第二區，所述多個鰭型主動區在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸，所述多個閘極結構及所述多個鰭隔離絕緣部分在所述第一方向上以恆定的節距排列。所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構中的第一元件與第二元件之間。所述多個鰭隔離絕緣部分包括位於所述第一區中的第一鰭隔離絕緣部分及位於所述第二區中的第二鰭隔離絕緣部分，其中所述第一鰭隔離絕緣部分的至少一部分與所述第二鰭隔離絕緣部分的至少一部分具有不同的材料。
根據本發明概念的一些示例性實施例，提供一種積體電路裝置，所述積體電路裝置包括：基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區具有第一區及第二區，且在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸且在所述第一方向上以恆定的節距排列。在所述第一區中，所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構中的第一元件與第二元件之間。在所述第二區中，所述多個鰭隔離絕緣部分當中的一個鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構之間。
圖1是闡述根據一些示例性實施例的積體電路裝置100的平面佈局圖，且圖2A是闡述根據一些示例性實施例的積體電路裝置100的剖視圖。圖2A是沿著圖1的線X1-X1'截取的示例性剖視圖。
參考圖1及圖2A，積體電路裝置100可包括鰭場效電晶體（fin field-effect transistor，FinFET）裝置。FinFET裝置可包括邏輯單元。所述邏輯單元可以各種形式形成且包括多個電路元件，諸如電晶體、暫存器（register）等。邏輯單元可包括例如：及（AND）、反及（NAND）、或（OR）、反或（NOR）、互斥或（exclusive OR，XOR）、互斥反或（XNOR）、反相器（inverter，INV）、加法器（adder，ADD）、緩衝器（buffer，BUF）、延遲器（DLY）、濾波器（FIL）、多工器（MXT/MXIT）、或/及/反相器（or/and/inverter，OAI）、及/或（AO）、及/或/反相器（or/and/inverter，AOI）、D正反器（D flip-flop）、重設正反器、主從式正反器、鎖存器（latch）及/或其他元件，且邏輯單元可包括執行所期望邏輯功能的標準單元，諸如計數器、緩衝器及/或其他元件。
積體電路裝置100可更包括：基底110，具有元件區RX；以及多個鰭型主動區FA及FB，在元件區RX中自基底110突出。基底110可具有在水平方向（X-Y平面方向）上在垂直水平高度LV1處延伸的第一表面110M。基底110可包括半導體，諸如Si或Ge；或化合物半導體，諸如SiGe、SiC、GaAs、InAs或InP。基底110可更包括導電區。舉例而言，基底110可包括摻雜有雜質的井或摻雜有雜質的結構。
深溝槽（參考圖3B的DT）可圍繞元件區RX形成於基底110中，且元件隔離區DTA可形成於深溝槽DT上。
所述多個鰭型主動區FA及FB可在第一方向（X方向）上彼此平行地延伸。如圖3B中所繪示的，元件隔離層112可在所述多個鰭型主動區FA及FB與元件隔離區DTA之間的區域中形成於基底110上。所述多個鰭型主動區FA及FB可在元件區RX中以鰭形狀的形式突出於元件隔離層112上方。
元件隔離層112可包括例如氧化矽層。然而，本發明概念並不僅限於此。在一些示例性實施例中，元件隔離層112可包括依序堆疊於基底110上的第一絕緣襯層、第二絕緣襯層及埋入式絕緣層。
在一些示例性實施例中，第一絕緣襯層可包括第一氧化物層。可藉由沉積製程或藉由將所述多個鰭型主動區FA及FB的表面熱氧化來獲得第一氧化物層。在一些示例性實施例中，第二絕緣襯層可包括氮化矽（SiN）、氮氧化矽（SiON）、氮化矽硼（SiBN）、碳化矽（SiC）、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、碳氧化矽（SiOC）、多晶矽或其組合，但本發明概念並不僅限於此。在一些示例性實施例中，埋入式絕緣層可包括第二氧化物層。所述第二氧化物層可包括藉由沉積製程或塗佈製程形成的層。舉例而言，第二氧化物層可包括氟矽酸鹽玻璃（fluoride silicate glass，FSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）、磷矽酸鹽玻璃（phospho-silicate glass，PSG）、可流動氧化物（flowable oxide，FOX）、電漿增強正矽酸四乙酯（plasma enhanced tetraethyl-ortho-silicate，PE-TEOS）及/或東燃矽氮烷（tonen silazene，TOSZ），但本發明概念並不僅限於此。
多個閘極結構GS可在第二方向（Y方向）上在基底110上延伸，所述多個閘極結構GS與所述多個鰭型主動區FA及FB交叉。所述多個閘極結構GS可在第一方向（X方向）具有相同的寬度，且可在第一方向（X方向）上處於恆定的節距PT下。所述多個閘極結構GS中的每一者可包括閘極絕緣層132與閘極線GL的堆疊。閘極絕緣層132可覆蓋閘極線GL的底表面及兩個側壁。
所述多個閘極結構GS可延伸成覆蓋所述多個鰭型主動區FA及FB中的每一者的頂表面及兩個側壁且覆蓋元件隔離層112的頂表面。多個金屬氧化物半導體（metal-oxide-semiconductor，MOS）電晶體可沿著所述多個閘極結構GS形成於元件區RX中。所述多個MOS電晶體中的每一者可以是三維（three-dimensional，3d）MOS電晶體，其具有位於所述多個鰭型主動區FA及FB的頂表面及兩個側壁處的通道。
所述多個閘極結構GS中的一者或多者可包括多個虛設閘極結構DGS。所述多個虛設閘極結構DGS可包括閘極絕緣層132與閘極線GL的堆疊。然而，虛設閘極結構DGS可在積體電路裝置100的運作期間維持電浮置狀態（electric floating state）。在一些示例性實施例中，可省略虛設閘極結構DGS。
所述多個閘極絕緣層132可包括氧化矽層、高k值介電層或其組合。所述高k值介電層可包含介電常數較氧化矽層的材料高的材料。高k值介電層可包含金屬氧化物及/或金屬氮氧化物。界面層可夾置於鰭型主動區FA及鰭型主動區FB與閘極絕緣層132之間。所述界面層可包括氧化物層、氮化物層或氮氧化物層。
所述多個閘極線GL可具有依序堆疊的金屬氮化物層、金屬層、導電頂蓋層及間隙填充金屬層的結構。金屬氮化物層及金屬層可包含自以下選擇的至少一種金屬：Ti、Ta、W、Ru、Nb、Mo及Hf。間隙填充金屬層可包括W層或Al層。所述多個閘極線GL中的每一者可包括含功函數金屬的層。所述含功函數金屬的層可包含自以下選擇的至少一種金屬：Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er及Pd。在一些示例性實施例中，所述多個閘極線GL中的每一者可包括TiAlC/TiN/W的堆疊、TiN/TaN/TiAlC/TiN/W的堆疊或TiN/TaN/TiN/TiAlC/TiN/W的堆疊，但並不僅限於此。
所述多個閘極結構GS的頂表面可被多個閘極絕緣頂蓋層140覆蓋。所述多個閘極絕緣頂蓋層140可包括氮化矽層。
多個鰭隔離絕緣部分FS可在第二方向（Y方向）上在基底110上彼此平行地延伸。彼此間隔開的一對鰭隔離絕緣部分FS可在元件區RX中位於一對閘極結構GS之間。所述多個鰭隔離絕緣部分FS可在第二方向（Y方向）上在元件區RX中延伸。兩個閘極結構GS與兩個鰭隔離絕緣部分FS可在第一方向（X方向）上在元件區RX中交替出現。
直線地延伸的一對虛設閘極結構DGS可位於元件區RX在第二方向(Y方向)上兩個外側處，其中一個鰭隔離絕緣部分FS位於一對虛設閘極結構DGS之間。因此，在元件區RX中，所述多個閘極結構GS及所述多個鰭隔離絕緣部分FS可在第一方向(X方向)上具有恆定的節距PT，且兩個閘極結構GS及兩個鰭隔離絕緣部分FS可在第一方向(X方向)上交替出現。
鰭隔離絕緣部分FS可位於所述多個閘極結構GS的一側處，所述多個MOS電晶體圍繞所述多個閘極結構GS形成。鰭隔離絕緣部分FS可位於兩個鄰近的閘極結構GS中的每一者的外側處。鰭隔離絕緣部分FS可在鄰近鰭隔離絕緣部分FS處對鰭型主動區FA及鰭型主動區FB的通道區施加拉伸應力或壓縮應力。因此，由鰭隔離絕緣部分FS所產生的應力可被施加至沿著兩個鄰近的閘極結構GS中的每一者形成的所述多個MOS電晶體，以提升或控制所述多個MOS電晶體中的每一者的特性。
鰭隔離絕緣部分FS可包括下部鰭隔離絕緣部分LS及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LS上。上部鰭隔離絕緣部分US的至少一部分與下部鰭隔離絕緣部分LS的至少一部分可具有不同的材料。上部鰭隔離絕緣部分US與下部鰭隔離絕緣部分LS彼此可在垂直方向(Z方向)上對齊。下部鰭隔離絕緣部分LS可自上部鰭隔離絕緣部分US朝向基底110突出。下部鰭隔離絕緣部分LS可不位於元件隔離區DTA中。上部鰭隔離絕緣部分US的底表面與下部鰭隔離絕緣部分LS的頂表面可彼此接觸。閘極結構GS可不位於在下部鰭隔離絕緣部分LS的向上方向（Z方向）上。而是，上部鰭隔離絕緣部分US可位於下部鰭隔離絕緣部分LS的向上方向（Z方向）上。下部鰭隔離絕緣部分LS可包括核心絕緣圖案LSC及周邊絕緣圖案LSO，周邊絕緣圖案LSO覆蓋核心絕緣圖案LSC的側面及底面。核心絕緣圖案LSC與周邊絕緣圖案LSO彼此可包含不同的材料。
在一些示例性實施例中，周邊絕緣圖案LSO可包括氮化物層，且核心絕緣圖案LSC及上部鰭隔離絕緣部分US可包括氧化物層。核心絕緣圖案LSC與上部鰭隔離絕緣部分US彼此可藉由不同的沉積製程形成。舉例而言，核心絕緣圖案LSC可以是或可包括藉由原子層沉積（atomic layer deposition，ALD）製程形成的氧化物層，且上部鰭隔離絕緣部分US可以是或可包括藉由化學氣相沉積（chemical vapor deposition，CVD）製程形成的氧化物層。
上部鰭隔離絕緣部分US可形成為包含單一種材料（例如，均質材料）的單層結構，但本發明概念並不僅限於此。在一些示例性實施例中，上部鰭隔離絕緣部分US可具有依序堆疊有多個絕緣圖案的多層結構。舉例而言，上部鰭隔離絕緣部分US可具有多層結構，在所述多層結構中依序堆疊有彼此藉由不同的沉積方法形成的至少兩個氧化矽圖案。舉例而言，上部鰭隔離絕緣部分US可具有藉由CVD製程形成的至少兩個氧化矽圖案堆疊於藉由ALD製程形成的氧化矽圖案上的結構。
下部鰭隔離絕緣部分LS可位於基底110的第一表面110M的垂直水平高度LV1與閘極結構GS的最上部表面的垂直水平高度LVG之間。下部鰭隔離絕緣部分LS的最下部表面的垂直水平高度LV2可高於基底110的第一表面110M的垂直水平高度LV1，且可低於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3。此外，下部鰭隔離絕緣部分LS的最上部表面的垂直水平高度LVO可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且可低於閘極結構GS的最上部表面的垂直水平高度LVG。在一些示例性實施例中，下部鰭隔離絕緣部分LS的最上部表面的垂直水平高度LVO可低於多個第二絕緣間隔件122的最上端的垂直水平高度。
上部鰭隔離絕緣部分US的最下部表面的垂直水平高度LVO可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且可低於閘極結構GS的最上部表面的垂直水平高度LVG。此外，上部鰭隔離絕緣部分US的最上部表面的垂直水平高度LV4可高於閘極結構GS的最上部表面的垂直水平高度LVG。在一些示例性實施例中，上部鰭隔離絕緣部分US的最下部表面的垂直水平高度LVO可低於所述多個第二絕緣間隔件122的最上端的垂直水平高度。
在一些示例性實施例中，上部鰭隔離絕緣部分US的頂表面、所述多個閘極絕緣頂蓋層140的頂表面、多個第一絕緣間隔件120的頂表面及閘極間絕緣層128的頂表面可以是共面的。舉例而言，上部鰭隔離絕緣部分US的頂表面、所述多個閘極絕緣頂蓋層140的頂表面、所述多個第一絕緣間隔件120的頂表面及閘極間絕緣層128的頂表面可具有實質上相同的垂直水平高度LV4。
鰭隔離絕緣部分FS在第一方向（X方向）上的寬度W1可大於閘極結構GS的寬度W2。詳細而言，下部鰭隔離絕緣部分LS的寬度可實質上相同於或小於閘極結構GS的寬度W2，而上部鰭隔離絕緣部分US的下部部分的寬度W1可大於閘極結構GS的寬度W2。
所述多個鰭型主動區FA及FB可包括：多個第一鰭型區FA，在兩個鄰近的鰭隔離絕緣部分FS之外在第一方向（X方向）上彼此平行地延伸；以及多個第二鰭型區FB，在兩個鄰近的鰭隔離絕緣部分FS之間在第一方向（X方向）上彼此平行地延伸。
在形成鰭隔離絕緣部分FS的製程期間，所述多個第一鰭型區FA及所述多個第二鰭型區FB可與多個初步鰭型主動區（圖3A及圖3B所示的F2）分離。在第一方向（X方向）上直線地延伸的第一鰭型區FA與第二鰭型區FB彼此可被位於其之間的鰭隔離絕緣部分FS間隔開。
所述多個鰭型主動區FA及FB可包括：一對第一鰭型區FA，彼此被位於其之間的一對鰭隔離絕緣部分FS間隔開；及一個第二鰭型區FB，位於所述一對鰭隔離絕緣部分FS之間，所述一對第一鰭型區FA及第二鰭型區FB在第一方向（X方向）上直線地延伸。
所述多個閘極結構GS可不位於所述多個第二鰭型區FB上。因此，MOS電晶體可不形成於所述多個第二鰭型區FB上。
所述多個閘極結構GS可包括一對虛設閘極結構DGS，所述一對虛設閘極結構DGS在第二方向（Y方向）上直線地延伸且在第二方向（Y方向）上彼此被位於其之間的鰭隔離絕緣部分FS間隔開。
所述多個第一絕緣間隔件120可覆蓋所述多個閘極結構GS的兩個側壁。所述多個第一絕緣間隔件120可與所述多個閘極結構GS一起在第二方向（Y方向）上線狀地延伸。所述多個第二絕緣間隔件122可覆蓋所述多個鰭隔離絕緣部分FS的兩個側壁。所述多個第二絕緣間隔件122可與所述多個鰭隔離絕緣部分FS一起在第二方向（Y方向）上線狀地延伸。所述多個第一絕緣間隔件120及所述多個第二絕緣間隔件122可包括氮化矽層、SiOCN層、SiCN層或其組合。
所述多個第二絕緣間隔件122在垂直方向（Z方向）上的長度（例如，高度）可與所述多個第一絕緣間隔件120在垂直方向（Z方向）上的長度不同。在一些示例性實施例中，所述多個第二絕緣間隔件122在垂直方向（Z方向）上的長度可小於所述多個第一絕緣間隔件120在垂直方向（Z方向）上的長度。所述多個第二絕緣間隔件122的最上部表面的垂直水平高度可低於所述多個第一絕緣間隔件120的最上部表面的垂直水平高度。所述多個第二絕緣間隔件122的最下部表面的垂直水平高度可等於所述多個第一絕緣間隔件120的最下部表面的垂直水平高度。
圖2A繪示了鰭隔離絕緣部分FS的底表面是平坦的。然而，本發明概念並不僅限於此。在一些示例性實施例中，鰭隔離絕緣部分FS的底表面可包括彎曲表面，所述彎曲表面包含圓形的一部分或橢圓形的一部分。在其他實施例中，鰭隔離絕緣部分FS的底表面可包括具有朝向基底110尖銳凸出的點的非平坦表面。
凹陷（recess）124R可在所述多個鰭型主動區FA及FB中形成於閘極結構GS的兩側處及鰭隔離絕緣部分FS的兩側處，且多個凹陷124R可形成於所述多個鰭型主動區FA及FB中的每一者中。所述多個凹陷124R可填充有多個源極/汲極區124。所述多個源極/汲極區124可在閘極結構GS的兩側處及鰭隔離絕緣部分FS的兩側處位於所述多個鰭型主動區FA及FB上。在一些示例性實施例中，所述多個源極/汲極區124可具有嵌入式SiGe結構，所述嵌入式SiGe結構包括磊晶生長的多個SiGe層。所述多個SiGe層可各自具有不同的Ge含量。在其他實施例中，所述多個源極/汲極區124可包括磊晶生長的Si層或磊晶生長的SiC層。
在一些示例性實施例中，所述多個源極/汲極區124可被絕緣襯層覆蓋。絕緣襯層可共形地覆蓋元件隔離層112、所述多個第一絕緣間隔件120及所述多個源極/汲極區124。絕緣襯層可包括氮化矽層。
源極/汲極區124與閘極結構GS彼此可藉由夾置於源極/汲極區124與閘極結構GS之間的第一絕緣間隔件120絕緣。源極/汲極區124可包括半導體層，所述半導體層自凹陷124R的內壁中所包括的鰭型主動區FA及鰭型主動區FB的表面磊晶生長。在一些示例性實施例中，源極/汲極區124可具有頂表面，所述頂表面的垂直水平高度大致等於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3。然而，並不僅限於此。本說明書中所使用的用語「垂直水平高度」表示在與基底110的第一表面110M垂直的方向（例如，Z方向）上的長度。
閘極間絕緣層128可介於所述多個閘極結構GS之間。所述多個源極/汲極區124可被閘極間絕緣層128覆蓋。絕緣襯層可夾置於所述多個源極/汲極區124與閘極間絕緣層128之間。閘極間絕緣層128可包括氧化矽層。
絕緣薄層150可在基底110上與基底110的第一表面110M平行地延伸。絕緣薄層150可覆蓋所述多個閘極結構GS、所述多個閘極絕緣頂蓋層140、所述多個第一絕緣間隔件120、所述多個上部鰭隔離絕緣部分US及閘極間絕緣層128。絕緣薄層150可包括氧化矽層、氮化矽層、多晶矽層或其組合。層間絕緣層160可形成於絕緣薄層150上。層間絕緣層160可包括氧化矽層、氮化矽層或其組合。
多個接觸插塞184可穿透層間絕緣層160、絕緣薄層150及閘極間絕緣層128且可連接至所述多個源極/汲極區124。在一些示例性實施例中，多個導電阻障層182可覆蓋所述多個接觸插塞184的側面及底面。在一些示例性實施例中，所述多個導電阻障層182及所述多個接觸插塞184可延伸至所述多個源極/汲極區124中。
所述多個接觸插塞184可包含例如：金屬材料，諸如W、Cu、Ti、Ta、Ru、Mn或Co；金屬氮化物，諸如TiN、TaN、CoN或WN；或金屬合金，諸如磷化鈷鎢（CoWP）、鈷鎢硼（CoWB）或磷化鈷鎢硼（CoWBP）。所述多個導電阻障層182可包含例如Ti、Ta、TiN、TaN或其組合。
在一些示例性實施例中，矽化物層可位於導電阻障層182與源極/汲極區124之間。矽化物層可包含例如矽化鎢（WSi）、矽化鈦（TiSi）、矽化鈷（CoSi）或矽化鎳（NiSi）。在一些示例性實施例中，矽化物層可包含導電阻障層182中所包含的金屬元素的金屬矽化物。例如，當導電阻障層182包含Ti、TiN或其組合時，矽化物層可包含TiSi。
儘管未另外繪示，但更可形成穿透層間絕緣層160、絕緣薄層150及閘極絕緣頂蓋層140且連接至所述多個閘極線GL的多個閘極接觸件。在一些示例性實施例中，所述多個閘極接觸件的側面及底面可被多個導電閘極阻障層覆蓋。導電閘極阻障層及閘極接觸件可分別與導電阻障層182及接觸插塞184具有實質上相同的結構。在一些示例性實施例中，導電閘極阻障層及閘極接觸件可分別與導電阻障層182及接觸插塞184同時形成。然而，並不僅限於此，且導電閘極阻障層及閘極接觸件可分別與導電阻障層182及接觸插塞184單獨地形成。
根據本發明概念的積體電路裝置100可藉由使用鰭隔離絕緣部分FS來獲得打線與接觸件之間的絕緣距離，以提升或控制積體電路裝置100中所包括的MOS電晶體的特性。因此，可在不增大積體電路裝置100的面積的情況下實現高的運作速度及運作準確度。
圖2B是闡述根據一些示例性實施例的積體電路裝置100a的剖視圖。詳細而言，圖2B是沿著圖1的線X1-X1'截取的示例性剖視圖。圖1及圖2A中的相似的參考編號在圖2B中指代相似的元件且將省略對相似的元件的詳細說明。
參考圖2B，積體電路裝置100a可具有與圖2A的積體電路裝置100實質上相同的結構。然而，在積體電路裝置100a中，可不形成連接至填充所述多個第二鰭型區FB的所述多個凹陷124R的所述多個源極/汲極區124的所述多個導電阻障層182及所述多個接觸插塞184。所述多個導電阻障層182及所述多個接觸插塞184可形成為連接至填充所述多個第一鰭型區FA的所述多個凹陷124R的所述多個源極/汲極區124。
因此，所述多個導電阻障層182及所述多個接觸插塞184可與所述多個第一鰭型區FA垂直地交疊且不與所述多個第二鰭型區FB垂直地交疊。
圖2C是闡述根據一些示例性實施例的積體電路裝置100b的剖視圖。詳細而言，圖2C是沿著圖1的線X1-X1'截取的示例性剖視圖。圖1及圖2A中的相似的參考編號在圖2C中指代相似的元件，且因此將省略對相似的元件的詳細說明。
參考圖2C，積體電路裝置100b可具有與圖2A的積體電路裝置100實質上相同的結構。然而，積體電路裝置100b可包括多個鰭隔離絕緣部分FSa，而非所述多個鰭隔離絕緣部分FS。
所述多個鰭隔離絕緣部分FSa可包括下部鰭隔離絕緣部分LSa及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於所述下部鰭隔離絕緣部分LSa上。上部鰭隔離絕緣部分US與下部鰭隔離絕緣部分LSa彼此可在垂直方向（Z方向）上對齊。上部鰭隔離絕緣部分US的底表面與下部鰭隔離絕緣部分LSa的頂表面可彼此接觸。閘極結構GS可不位於下部鰭隔離絕緣部分LSa的向上方向（Z方向）上，且上部鰭隔離絕緣部分US可位於下部鰭隔離絕緣部分LSa的向上方向（Z方向）上。下部鰭隔離絕緣部分LSa可形成為具有包含單一種材料（例如，均質材料）的單層結構。
在一些示例性實施例中，下部鰭隔離絕緣部分LSa可包括氮化物層，且上部鰭隔離絕緣部分US可包括氧化物層。
下部鰭隔離絕緣部分LSa可位於基底110的第一表面110M的垂直水平高度LV1與閘極結構GS的最上部表面的垂直水平高度LVG之間。下部鰭隔離絕緣部分LSa的最下部表面的垂直水平高度LV2可高於基底110的第一表面110M的垂直水平高度LV1，且低於鰭型主動區FA及FB的最上部表面FT的垂直水平高度LV3。此外，下部鰭隔離絕緣部分LSa的最上部表面的垂直水平高度LVOa可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且低於閘極結構GS的最上部表面的垂直水平高度LVG。
上部鰭隔離絕緣部分US的最下部表面的垂直水平高度LVOa可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且低於閘極結構GS的最上部表面的垂直水平高度LVG。此外，上部鰭隔離絕緣部分US的最上部表面的垂直水平高度LV4可高於閘極結構GS的最上部表面的垂直水平高度LVG。
圖2D是闡述根據一些示例性實施例的積體電路裝置100c的剖視圖。詳細而言，圖2D是沿著圖1的線X1-X1'截取的示例性剖視圖。圖1及圖2C中的相似的參考編號在圖2D中指代相似的元件，且因此將省略對相似的元件的詳細說明。
參考圖2D，積體電路裝置100c可具有與圖2C的積體電路裝置100b實質上相同的結構。然而，在積體電路裝置100c中，可不形成連接至填充所述多個第二鰭型區FB的所述多個凹陷124R的所述多個源極/汲極區124的所述多個導電阻障層182及所述多個接觸插塞184。舉例而言，所述多個導電阻障層182及所述多個接觸插塞184可形成為連接至填充所述多個第一鰭型區FA的所述多個凹陷124R的所述多個源極/汲極區124。
圖3A及圖3B至圖16A、圖16B及圖16C是根據一些示例性實施例的按照製程次序繪示的用於闡述製造積體電路裝置的方法的剖視圖。詳細而言，圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A及圖16A是與圖1的線X1-X1'對應的一部分的剖視圖，圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B及圖16B是與圖1的線Y1-Y1'對應的一部分的剖視圖，且圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15C及圖16C是圖1的線Y2-Y2'對應的一部分的剖視圖。
同時參考圖3A及圖3B，可藉由蝕刻基底110的一部分來形成自基底110的第一表面110M朝向向上方向（Z方向）突出且在第一方向（X方向）上延伸的所述多個初步鰭型主動區F2，且可形成覆蓋所述多個初步鰭型主動區F2中的每一者的兩個下部側壁的元件隔離層112。所述多個初步鰭型主動區F2可在元件區RX中突出於元件隔離層112的頂表面上方。
可藉由蝕刻元件隔離層112的一部分及基底110的一部分來形成界定元件區RX的深溝槽DT，且可藉由使用絕緣層填充深溝槽DT來形成元件隔離區DTA。在一些示例性實施例中，在形成所述多個初步鰭型主動區F2及深溝槽DT之後，可同時形成元件隔離層112及元件隔離區DTA。
參見圖3A及圖3B，與圖1的線Y2-Y2'對應的區段可與圖3B實質上相同，且因此，將不再對所述區段加以說明。
參考圖4A及圖4B，可在所述多個初步鰭型主動區F2上形成所述多個虛設閘極結構DGS，所述多個虛設閘極結構DGS延伸成與所述多個初步鰭型主動區F2交叉。所述多個虛設閘極結構DGS中的每一者可包括依序堆疊於初步鰭型主動區F2上的虛設閘極絕緣層D12、虛設閘極線D14及虛設閘極絕緣頂蓋層D16。虛設閘極絕緣層D12可包含氧化矽。虛設閘極線D14可包含多晶矽。虛設閘極絕緣頂蓋層D16可包含氮化矽。
第一絕緣間隔件120可形成於虛設閘極結構DGS的兩個側壁處。可使用ALD製程或CVD製程來形成第一絕緣間隔件120。
可藉由蝕刻初步鰭型主動區F2的一些部分來在虛設閘極結構DGS的兩側處形成所述多個凹陷124R，且可藉由在所述多個凹陷124R中形成半導體層來形成所述多個源極/汲極區124，所述半導體層是藉由執行磊晶生長製程來形成。
可形成填充由所述多個源極/汲極區124、所述多個虛設閘極結構DGS及第一絕緣間隔件120界定的空間的閘極間絕緣層128。為形成閘極間絕緣層128，可形成覆蓋包括所述多個虛設閘極結構DGS及所述多個源極/汲極區124的結構達足夠厚度的絕緣層，且然後，可將所述絕緣層平坦化以暴露出虛設閘極絕緣頂蓋層D16的頂表面。
在一些示例性實施例中，可首先形成共形地覆蓋所述多個源極/汲極區124、所述多個虛設閘極結構DGS及第一絕緣間隔件120的絕緣襯層，且然後，可在所述絕緣襯層上形成閘極間絕緣層128。
參見圖4A及圖4B，與圖1的線Y2-Y2'對應的區段可與圖4B實質上相同，且因此，將不再對所述區段加以說明。
同時參考圖5A及圖5B，可執行平坦化製程，藉此移除第一絕緣間隔件120的一部分、閘極間絕緣層128的一部分及虛設閘極絕緣頂蓋層（圖4A及圖4B的D16），以暴露出虛設閘極線D14的頂表面。在一些示例性實施例中，可藉由臨場製程（in-situ process）依序地執行圖4A及圖4B中所繪示的製程以及圖5A及圖5B中所繪示的製程。
參見圖5A及圖5B，與圖1的線Y2-Y2'對應的區段可與圖5B實質上相同，且因此，將不再對所述區段加以說明。
同時參考圖6A至圖6C，可在由參考圖5A及圖5B所述的方法所得的物體上形成遮罩圖案M1。遮罩圖案M1可具有暴露出虛設閘極線D14的一部分的開口OP。開口OP的平面形狀可包括圖1中所示的兩個鄰近的鰭隔離絕緣部分FS且可對應於不包括所述多個閘極結構GS的平面形狀。遮罩圖案M1可具有多個硬遮罩層的堆疊的多層結構。在一些示例性實施例中，遮罩圖案M1可包括氮化矽層、氧化矽層、多晶矽層、含碳層或其組合。所述含碳層可包含旋轉塗佈硬遮罩（spin-on hardmask，SOH）材料。所述SOH材料可包含碳氫化合物或其衍生物，所述碳氫化合物具有佔SOH材料的總重量的約85重量百分比至約99重量百分比的相對高的碳含量。
在一些示例性實施例中，開口OP可暴露出兩個虛設閘極線D14中的每一者的一部分。
同時參考圖7A至圖7C，可使用藉由參考圖6A至圖6C所述的方法形成的遮罩圖案M1作為蝕刻遮罩來蝕刻並移除虛設閘極線D14的由開口OP暴露出的一部分，且可移除因此而暴露出的虛設閘極絕緣層D12。然後，可蝕刻在移除虛設閘極絕緣層D12之後由開口OP暴露出的所述多個初步鰭型主動區F2，以形成多個鰭隔離空間SS。鰭隔離空間SS可具有垂直水平高度為LV2的底表面，垂直水平高度LV2高於基底110的第一表面110M的垂直水平高度LV1。
初步鰭型主動區F2可被藉由移除初步鰭型主動區F2的一部分而形成的鰭隔離空間SS分割成第一鰭型區FA及第二鰭型區FB。
在蝕刻虛設閘極線D14、虛設閘極絕緣層D12及初步鰭型主動區F2以形成鰭隔離空間SS時，第一絕緣間隔件120的被開口OP暴露以供一起蝕刻的部分可被移除。因此，可形成較第一絕緣間隔件120低的所述多個第二絕緣間隔件122。
同時參考圖8A至圖8C，可形成共形地覆蓋鰭隔離空間SS的內表面的第一下部鰭隔離絕緣層172。第一下部鰭隔離絕緣層172亦可覆蓋遮罩圖案M1的頂面及側面。第一下部鰭隔離絕緣層172可包括例如氮化物層。可使用ALD製程來形成第一下部鰭隔離絕緣層172。
同時參考圖9A至圖9C，可形成覆蓋第一下部鰭隔離絕緣層172的第二下部鰭隔離絕緣層174。第二下部鰭隔離絕緣層174可包括例如氧化物層。可使用ALD製程或CVD製程來形成第二下部鰭隔離絕緣層174。可形成第二下部鰭隔離絕緣層174以填充鰭隔離空間SS的下部部分。第一下部鰭隔離絕緣層172及第二下部鰭隔離絕緣層174可自鰭隔離空間SS的底表面填充至至少高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3的水平高度。
同時參考圖10A至圖10C，可自由參考圖9A至圖9C所述的方法所得的物體移除第二下部鰭隔離絕緣層174的上部部分及第一下部鰭隔離絕緣層172的上部部分，以形成下部鰭隔離絕緣部分LS。為形成下部鰭隔離絕緣部分LS，可使用濕式蝕刻製程及乾式蝕刻製程來移除第二下部鰭隔離絕緣層174的上部部分及第一下部鰭隔離絕緣層172的上部部分。
下部鰭隔離絕緣部分LS可包括核心絕緣圖案LSC及周邊絕緣圖案LSO，周邊絕緣圖案LSO覆蓋核心絕緣圖案LSC的側面及底面。核心絕緣圖案LSC及周邊絕緣圖案LSO可分別是第二下部鰭隔離絕緣層174的一部分及第一下部鰭隔離絕緣層172的一部分。
下部鰭隔離絕緣部分LS的最上部表面的垂直水平高度LVO可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且可低於虛設閘極線D14的最上部表面的垂直水平高度。
同時參考圖11A至圖11C，可在由參考圖10A至圖10C所述的方法所得的物體上形成填充所有的鰭隔離空間SS的間隙填充絕緣層192。間隙填充絕緣層192可填充所有的鰭隔離空間SS且可形成為覆蓋遮罩圖案M1的頂面及側面兩者。
同時參考圖12A至圖12C，可將藉由參考圖11A至圖11C所述的方法形成的間隙填充絕緣層192平坦化以暴露出虛設閘極線D14的頂表面，以形成上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US是間隙填充絕緣層192的一部分。上部鰭隔離絕緣部分US及下部鰭隔離絕緣圖案LS可包括於鰭隔離絕緣部分FS中。
同時參考圖13A至圖13C，可自由參考圖12A至圖12C所述的方法所得的物體移除虛設閘極線D14及虛設閘極絕緣層D12，以形成多個閘極結構空間GA。閘極結構空間GA可暴露出第一絕緣間隔件120、鰭型主動區FA和鰭型主動區FB以及元件隔離層112。
同時參考圖14A至圖14C，可在所述多個閘極結構空間GA（參考圖13A至圖13C）中形成閘極絕緣層132及閘極導電層134。在形成閘極絕緣層132之前，更可在鰭型主動區FA及鰭型主動區FB的表面上形成界面層，所述表面由所述多個閘極結構空間GA暴露出。可藉由將鰭型主動區FA及鰭型主動區FB的一部分氧化來獲得所述界面層，所述部分暴露於所述多個閘極結構空間GA中。
閘極絕緣層132及閘極導電層134可形成為填充閘極結構空間GA的內空間且覆蓋閘極間絕緣層128的頂表面。可藉由ALD製程、CVD製程、物理氣相沉積（physical vapor deposition，PVD）製程、金屬有機ALD（metal organic ALD，MOALD）製程或金屬有機CVD（metal organic CVD，MOCVD）製程來形成閘極絕緣層132及閘極導電層134中的每一者。
同時參考圖15A至圖15C，可移除閘極絕緣層132及閘極導電層134（參考圖14A至圖14C）的不需要部分以暴露出閘極間絕緣層128的頂表面，且更可移除閘極絕緣層132的上部部分及閘極導電層134的上部部分以形成頂蓋空間CS。閘極導電層134的位於閘極結構空間GA（參考圖13A至圖13C）中的一部分可形成閘極線GL。
為移除閘極導電層134的所述部分，可使用閘極導電層134中所包括的金屬層及/或含金屬的層與閘極間絕緣層128中所包括的氧化矽層之間的蝕刻選擇性。例如，可使用含有BCl3 的蝕刻氣體，且可對含有BCl3 的蝕刻氣體中BCl3 的含量加以控制以抑制對氧化矽層的蝕刻且相對地提高對金屬層及/或含金屬層的蝕刻速度。含有BCl3 的蝕刻氣體可包含BCl3 或BCl3 與SiCl4 的組合。在藉由蝕刻來移除閘極導電層134的同時，可一起移除具有相對小的厚度的閘極絕緣層132。
參考圖16A至圖16C，可形成所述多個閘極絕緣頂蓋層140，所述多個閘極絕緣頂蓋層140填充藉由參考圖15A至圖15C所述的方法形成的所述多個頂蓋空間CS。
為形成閘極絕緣頂蓋層140，可在基底110上形成具有足以填充所述多個頂蓋空間CS的厚度的頂蓋絕緣層，且然後可移除頂蓋絕緣層的不需要部分，以暴露出閘極間絕緣層128的頂表面。閘極絕緣頂蓋層140可包括氮化矽層。
此後，如圖2A中所繪示的，可在由參考圖16A至圖16C所述的方法所得的物體上形成絕緣薄層150及覆蓋絕緣薄層150的層間絕緣層160，且可形成穿透層間絕緣層160、絕緣薄層150及閘極間絕緣層128並連接至所述多個源極/汲極區124的所述多個導電阻障層182及所述多個接觸插塞184，以形成積體電路裝置100。
在此，藉由將所述多個導電阻障層182及所述多個接觸插塞184連接至填充所述多個第一鰭型區FA的所述多個凹陷124R的所述多個源極/汲極區124，且藉由不將所述多個導電阻障層182及所述多個接觸插塞184連接至填充所述多個第二鰭型區FB的所述多個凹陷124R的所述多個源極/汲極區124，可形成圖2B中所繪示的積體電路裝置100a。
在一些示例性實施例中，絕緣薄層150與閘極絕緣頂蓋層140可包含不同的材料。舉例而言，當閘極絕緣頂蓋層140包括氮化矽層時，絕緣薄層150可包括氧化矽層。然而，本發明概念並不僅限於此。舉例而言，絕緣薄層150可包括氧化矽層、氮化矽層、多晶矽層或其組合。層間絕緣層160可包括氧化矽層、氮化矽層或其組合。
圖17A至圖17D是根據一些示例性實施例按照製程次序繪示的用於闡述製造積體電路裝置的方法的剖視圖。詳細而言，圖17A至圖17D中的每一者是與圖1的線X1-X1'對應的一部分的用於闡述製造圖2C的積體電路裝置100b的方法的剖視圖。
參考圖17A，可形成共形地覆蓋鰭隔離空間SS的內表面的下部鰭隔離絕緣層176，鰭隔離空間SS是藉由參考圖7A至圖7C所述的方法形成。下部鰭隔離絕緣層176可覆蓋所述遮罩圖案M1的頂面及側面兩者。下部鰭隔離絕緣層176可包括例如氮化物層或氧化物層。可使用ALD製程來形成下部鰭隔離絕緣層176。下部鰭隔離絕緣層176可形成為填充鰭隔離空間SS的下部部分。下部鰭隔離絕緣層176可自鰭隔離空間SS的底表面填充至至少高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3的水平高度。
參考圖17B，可移除藉由參考圖17A所述的方法形成的下部鰭隔離絕緣層176的下部部分以形成下部鰭隔離絕緣部分LSa。為形成下部鰭隔離絕緣部分LSa，可使用濕式蝕刻製程及乾式蝕刻製程來移除下部鰭隔離絕緣層176的下部部分。
下部鰭隔離絕緣部分LSa的最上部表面的垂直水平高度LVOa可高於鰭型主動區FA及鰭型主動區FB的最上部表面FT的垂直水平高度LV3，且可低於虛設閘極線D14的最上部表面的垂直水平高度。
參考圖17C，可在由參考圖17B所述的方法所得的物體上形成填充所有的鰭隔離空間SS的間隙填充絕緣層192。間隙填充絕緣層192可形成為填充所有的鰭隔離空間SS且覆蓋遮罩圖案M1的頂表面及側面兩者。
同時參考圖17D，可將藉由參考圖17C所述的方法形成的間隙填充絕緣層192平坦化以暴露出虛設閘極線D14的頂表面，以形成上部鰭隔離絕緣部分US。上部鰭隔離絕緣部分US及下部鰭隔離絕緣部分LSa可一起形成鰭隔離絕緣部分FSa。
此後，可執行參考圖13A至圖16C所述的製造方法以形成圖2C中所繪示的積體電路裝置100b或圖2D中所繪示的積體電路裝置100c。
圖18A至圖18C是闡述根據一些示例性實施例的積體電路裝置的剖視圖。圖1至圖2D中的相似的參考編號在圖18A至圖18C中指代相似的元件，且因此，將省略對相似的元件的詳細說明。
參考圖18A，積體電路裝置1可具有第一區I及第二區II。
具有三維結構的MOS電晶體可形成於第一區I中的多個鰭型主動區FA-I及FB-I以及第二區II中的多個鰭型主動區FA-II及FB-II中的每一者中，在所述三維結構中不同導電類型的通道沿著所述多個閘極結構GS形成。舉例而言，多個pMOS電晶體可沿著第一區I中的所述多個閘極結構GS形成，且多個nMOS電晶體可沿著第二區II中的所述多個閘極結構GS形成。另一選擇為，舉例而言，多個nMOS電晶體可沿著第一區I中的所述多個閘極結構GS形成，且多個pMOS電晶體可沿著第二區II中的所述多個閘極結構GS形成。
在一些示例性實施例中，具有三維結構的MOS電晶體可形成於第一區I中的所述多個鰭型主動區FA-I及FB-I以及第二區II中的所述多個鰭型主動區FA-II及FB-II中的每一者中，在所述三維結構中相同導電類型的通道沿著所述多個閘極結構GS形成，所述相同導電類型的通道具有不同的特性。另一選擇為，舉例而言，沿著第一區I中的所述多個閘極結構GS形成的所述多個MOS電晶體與沿著第二區II中的所述多個閘極結構GS形成的所述多個MOS電晶體彼此可具有不同的運作速度及/或不同的運作電壓。
形成於第一區I中的鰭隔離絕緣部分FS的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSa的至少一部分彼此可具有不同的材料。形成於第一區I中的鰭隔離絕緣部分FS可包括下部鰭隔離絕緣部分LS及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LS上。形成於第二區II中的鰭隔離絕緣部分FSa可包括下部鰭隔離絕緣部分LSa及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LSa上。
位於第一區I中的鰭隔離絕緣部分FS、下部鰭隔離絕緣部分LS及上部鰭隔離絕緣部分US可分別被稱為第一鰭隔離絕緣部分、第一下部鰭隔離絕緣部分及第一上部鰭隔離絕緣部分。位於第二區II中的鰭隔離絕緣部分FSa、下部鰭隔離絕緣部分LSa及上部鰭隔離絕緣部分US可分別被稱為第二鰭隔離絕緣部分、第二下部鰭隔離絕緣部分及第二上部鰭隔離絕緣部分。
在一些示例性實施例中，形成於第一區I及第二區II中的每一者中的上部鰭隔離絕緣部分US可包括氧化物層。
形成於第一區I中的下部鰭隔離絕緣部分LS可包括核心絕緣圖案LSC及周邊絕緣圖案LSO，周邊絕緣圖案LSO覆蓋核心絕緣圖案LSC的側面及底面。形成於第一區I中的核心絕緣圖案LSC與周邊絕緣圖案LSO彼此可包含不同的材料。在一些示例性實施例中，周邊絕緣圖案LSO可包括氮化物層，且核心絕緣圖案LSC可包括氧化物層。
形成於第二區II中的下部鰭隔離絕緣部分LSa與形成於第一區I中的周邊絕緣圖案LSO可包含相同的材料。在一些示例性實施例中，形成於第一區I中的周邊絕緣圖案LSO及形成於第二區II中的下部鰭隔離絕緣部分LSa可包括氮化物層。
在根據本發明概念的積體電路裝置1中，形成於第一區I中的鰭隔離絕緣部分FS的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSa的至少一部分彼此可具有不同的材料。因此，積體電路裝置1可單獨且精密地控制形成於第一區I中的MOS電晶體及形成於第二區II中的MOS電晶體的特性，且因此可提供高的效能。
參考圖18B，積體電路裝置1a可具有第一區I及第二區II。形成於第一區I中的鰭隔離絕緣部分FS的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSb的至少一部分彼此可具有不同的材料。
形成於第一區I中的鰭隔離絕緣部分FS可包括下部鰭隔離絕緣部分LS及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LS上。形成於第二區II中的鰭隔離絕緣部分FSb可包括下部鰭隔離絕緣部分LSb及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LSb上。
在一些示例性實施例中，形成於第一區I及第二區II中的每一者中的上部鰭隔離絕緣部分US可包括氧化物層。
形成於第一區I中的下部鰭隔離絕緣部分LS可包括核心絕緣圖案LSC及周邊絕緣圖案LSO，周邊絕緣圖案LSO覆蓋核心絕緣圖案LSC的側面及底面。
形成於第二區II中的下部鰭隔離絕緣部分LSb與形成於第一區I中的核心絕緣圖案LSC可包含相同的材料。在一些示例性實施例中，形成於第一區I中的核心絕緣圖案LSC與形成於第二區II中的下部鰭隔離絕緣部分LSb可包括氧化物層。
在根據本發明概念的積體電路裝置1a中，形成於第一區I中的鰭隔離絕緣部分FS的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSb的至少一部分彼此可具有不同的材料。因此，積體電路裝置1a可單獨且精密地控制形成於第一區I中的MOS電晶體及形成於第二區II中的MOS電晶體的特性，且因此可提供高的效能。
參考圖18C，積體電路裝置1b可具有第一區I及第二區II。形成於第一區I中的鰭隔離絕緣部分FSa的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSb的至少一部分彼此可具有不同的材料。
形成於第一區I中的鰭隔離絕緣部分FSa可包括下部鰭隔離絕緣部分LSa及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LSa上。形成於第二區II中的鰭隔離絕緣部分FSb可包括下部鰭隔離絕緣部分LSb及上部鰭隔離絕緣部分US，上部鰭隔離絕緣部分US位於下部鰭隔離絕緣部分LSb上。
在一些示例性實施例中，形成於第一區I及第二區II中的每一者中的上部鰭隔離絕緣部分US可包括氧化物層。
形成於第一區I中的下部鰭隔離絕緣部分LSa與形成於第二區II中的下部鰭隔離絕緣部分LSb彼此可包含不同的材料。在一些示例性實施例中，形成於第一區I中的下部鰭隔離絕緣部分LSa可包括氮化物層，且形成於第二區II中的下部鰭隔離絕緣部分LSb可包括氧化物層。
在根據本發明概念的積體電路裝置1b中，形成於第一區I中的鰭隔離絕緣部分FSa的至少一部分與形成於第二區II中的鰭隔離絕緣部分FSb的至少一部分彼此可具有不同的材料。因此，積體電路裝置1b可單獨且精密地控制形成於第一區I中的MOS電晶體及形成於第二區II中的MOS電晶體的特性，且因此可提供高的效能。
圖18A至圖18C繪示了所述多個導電阻障層182及所述多個接觸插塞184連接至填充所述多個第一鰭型區FA的所述多個凹陷124R的所述多個源極/汲極區124，且連接至填充所述多個第二鰭型區FB的所述多個凹陷124R的所述多個源極/汲極區124。然而，本發明概念並不僅限於此。如圖2B及圖2D中所繪示的，所述多個導電阻障層182及所述多個接觸插塞184可形成為連接至填充所述多個第一鰭型區FA的所述多個凹陷124R的所述多個源極/汲極區124，且不連接至填充所述多個第二鰭型區FB的所述多個凹陷124R的所述多個源極/汲極區124。
圖19是闡述根據一些示例性實施例的積體電路裝置2的平面佈局圖。
參考圖19，積體電路裝置2可具有第一區I及第二區II。
兩個鰭隔離絕緣部分FS-I可位於第一區I的元件區RX-I中的閘極結構GS之間。兩個閘極結構GS及兩個鰭隔離絕緣部分FS-I可在第一方向（X方向）上在第一區I的元件區RX-I中交替出現。
兩個鰭隔離絕緣部分FS-II可位於第一區II的元件區RX-II中的閘極結構GS之間。一個閘極結構GS與一個鰭隔離絕緣部分FS-II可在第一方向（X方向）上在第二區II的元件區RX-II中交替出現。
第一區I中的鰭隔離絕緣部分FS-I可對鰭型主動區FA-I及鰭型主動區FB-I的鄰近於鰭隔離絕緣部分FS-I的一側的通道區域施加拉伸應力或壓縮應力，且第二區II中的鰭隔離絕緣部分FS-II可對鰭型主動區FA-II的鄰近於鰭隔離絕緣部分FS-II的兩側的通道區域施加拉伸應力或壓縮應力。因此，由鰭隔離絕緣部分FS-I施加於沿著第一區I中的閘極結構GS形成的多個MOS電晶體的應力可不同於由鰭隔離絕緣部分FS-II施加於沿著第二區II中的閘極結構GS形成的多個MOS電晶體的應力。
因此，積體電路裝置2可單獨且精密地控制形成於第一區I中的MOS電晶體及形成於第二區II中的MOS電晶體的特性，且因此可提供高的效能。
雖然已參考本發明概念的一些示例性實施例具體地展示且闡述了本發明概念，但應理解可在不背離所附申請專利範圍的精神及範疇的情況下對本發明概念做出各種形式及細節上的改變。
1、1a、1b、2、100、100a、100b、100c‧‧‧積體電路裝置 110‧‧‧基底 110M‧‧‧第一表面 112‧‧‧元件隔離層 120‧‧‧第一絕緣間隔件 122‧‧‧第二絕緣間隔件 124‧‧‧源極/汲極區 124R‧‧‧凹陷 128‧‧‧閘極間絕緣層 132‧‧‧閘極絕緣層 134‧‧‧閘極導電層 140‧‧‧閘極絕緣頂蓋層 150‧‧‧絕緣薄層 160‧‧‧層間絕緣層 172‧‧‧第一下部鰭隔離絕緣層 174‧‧‧第二下部鰭隔離絕緣層 176‧‧‧下部鰭隔離絕緣層 182‧‧‧導電阻障層 184‧‧‧接觸插塞 192‧‧‧間隙填充絕緣層 CS‧‧‧頂蓋空間 D12‧‧‧虛設閘極絕緣層 D14‧‧‧虛設閘極線 D16‧‧‧虛設閘極絕緣頂蓋層 DGS‧‧‧虛設閘極結構 DT‧‧‧深溝槽 DTA‧‧‧元件隔離區 F2‧‧‧初步鰭型主動區 FA‧‧‧鰭型主動區/第一鰭型區 FA-I、FA-II、FB、FB-I、FB-II‧‧‧鰭型主動區 FS、FS-I、FS-II、FSa、FSb‧‧‧鰭隔離絕緣部分 FT‧‧‧最上部表面 GA‧‧‧閘極結構空間 GL‧‧‧閘極線 GS‧‧‧閘極結構 I‧‧‧第一區 II‧‧‧第二區 LS、LSa、LSb‧‧‧下部鰭隔離絕緣部分 LSC‧‧‧核心絕緣圖案 LSO‧‧‧周邊絕緣圖案 LV1、LV2、LV3、LV4、LVG、LVO、LVOa‧‧‧垂直水平高度 M1‧‧‧遮罩圖案 OP‧‧‧開口 PT‧‧‧節距 RX、RX-I、RX-II‧‧‧元件區 SS‧‧‧鰭隔離空間 US‧‧‧上部鰭隔離絕緣部分 W1、W2‧‧‧寬度 X、Y、Z‧‧‧方向 X1-X1'、Y1-Y1'、Y2-Y2'‧‧‧線
結合所附圖式進行閱讀，將依據以下詳細說明更清楚地理解本發明概念的一些示例性實施例，在所附圖式中： 圖1是闡述根據一些示例性實施例的積體電路裝置的平面佈局圖。 圖2A是闡述根據一些示例性實施例的積體電路裝置的剖視圖。 圖2B是闡述根據一些示例性實施例的積體電路裝置的剖視圖。 圖2C是闡述根據一些示例性實施例的積體電路裝置的剖視圖。 圖2D是闡述根據一些示例性實施例的積體電路裝置的剖視圖。 圖3A及圖3B至圖16A、圖16B及圖16C是闡述根據一些示例性實施例的製造積體電路裝置的方法的剖視圖，所述剖視圖是按照所述方法的順序次序予以繪示。 圖17A至圖17D是闡述根據一些示例性實施例的製造積體電路裝置的方法的剖視圖，所述剖視圖是按照方法的順序次序予以繪示。 圖18A至圖18C是闡述根據一些示例性實施例的積體電路裝置的剖視圖。 圖19是闡述根據其他實施例的積體電路裝置的平面佈局圖。
100‧‧‧積體電路裝置
DGS‧‧‧虛設閘極結構
DTA‧‧‧元件隔離區
FA‧‧‧鰭型主動區/第一鰭型區
FB‧‧‧鰭型主動區
FS‧‧‧鰭隔離絕緣部分
GS‧‧‧閘極結構
PT‧‧‧節距
RX‧‧‧元件區
W1、W2‧‧‧寬度
X、Y、Z‧‧‧方向
X1-X1'、Y1-Y1'、Y2-Y2'‧‧‧線

Claims (20)

  1. 一種積體電路裝置，包括：基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸，所述多個閘極結構及所述多個鰭隔離絕緣部分在所述第一方向上以恆定的節距排列，其中所述多個鰭隔離絕緣部分中的一對鰭隔離絕緣部分位於一對閘極結構中的第一元件與所述一對閘極結構中的第二元件之間，所述一對閘極結構來自於所述多個閘極結構當中，且所述多個鰭型主動區包括多個第一鰭型區及多個第二鰭型區，其中所述多個第一鰭型區當中的一對第一鰭型區在所述第一方向上直線地延伸且彼此被位於其之間的所述一對鰭隔離絕緣部分間隔開，且所述多個第二鰭型區中的一者位於所述一對鰭隔離絕緣部分之間，其中所述多個鰭隔離絕緣部分中的至少一者的最下表面與所述基底的最上表面分隔開來。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述多個鰭隔離絕緣部分中的每一者包括下部鰭隔離絕緣部分及上部鰭隔離絕緣部分，所述上部鰭隔離絕緣部分位於所述下部鰭隔離絕緣部分上，其中所述下部鰭隔離絕緣部分相對於所述 上部鰭隔離絕緣部分在垂直方向上對齊，且所述下部鰭隔離絕緣部分的至少一部分與所述上部鰭隔離絕緣部分的至少一部分彼此具有不同的材料，且所述上部鰭隔離絕緣部分的至少一部分在所述第一方向上的寬度大於所述多個閘極結構在所述第一方向上的寬度。
  3. 如申請專利範圍第2項所述的積體電路裝置，其中所述下部鰭隔離絕緣部分的最下部表面的垂直水平高度低於所述多個鰭型主動區的最上部表面的垂直水平高度，且其中所述下部鰭隔離絕緣部分的最上部表面的垂直水平高度低於所述多個閘極結構的最上部表面。
  4. 如申請專利範圍第2項所述的積體電路裝置，其中所述下部鰭隔離絕緣部分包括：核心絕緣圖案；以及周邊絕緣圖案，覆蓋所述核心絕緣圖案的側面及底面。
  5. 如申請專利範圍第4項所述的積體電路裝置，其中所述核心絕緣圖案包括氧化物層，且所述周邊絕緣圖案包括氮化物層。
  6. 如申請專利範圍第2項所述的積體電路裝置，其中所述下部鰭隔離絕緣部分包含單一種材料。
  7. 如申請專利範圍第1項所述的積體電路裝置，更包括：多個第一絕緣間隔件，覆蓋所述多個閘極結構的兩個側壁；以及多個第二絕緣間隔件，覆蓋所述多個鰭隔離絕緣部分的兩個 側壁，其中所述多個第二絕緣間隔件的最上部表面位於較所述多個第一絕緣間隔件的最上部表面低的垂直水平高度處。
  8. 如申請專利範圍第1項所述的積體電路裝置，其中所述多個閘極結構包括在所述第二方向上直線地延伸的一對虛設閘極結構，其中所述多個鰭隔離絕緣部分位於所述一對虛設閘極結構之間。
  9. 如申請專利範圍第1項所述的積體電路裝置，其中所述多個鰭隔離絕緣部分的最上部表面位於較所述多個閘極結構的最上部表面高的垂直水平高度處。
  10. 如申請專利範圍第9項所述的積體電路裝置，更包括：多個閘極絕緣頂蓋層，覆蓋所述多個閘極結構的頂表面，其中所述多個閘極絕緣頂蓋層的最上部表面與所述多個鰭隔離絕緣部分的所述最上部表面具有相同的垂直水平高度。
  11. 如申請專利範圍第1項所述的積體電路裝置，更包括：多個源極/汲極區，在所述多個閘極結構的兩側以及所述多個鰭隔離絕緣部分的兩側處位於所述多個鰭型主動區上；以及多個接觸插塞，連接至所述多個源極/汲極區。
  12. 如申請專利範圍第11項所述的積體電路裝置，其中所述多個接觸插塞與所述多個第一鰭型區垂直地交疊，且不與所述多個第二鰭型區垂直地交疊。
  13. 一種積體電路裝置，包括： 基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區具有第一區及第二區，所述多個鰭型主動區在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸，所述多個閘極結構及所述多個鰭隔離絕緣部分在所述第一方向上以恆定的節距排列，其中所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構中的第一元件與第二元件之間，且所述多個鰭隔離絕緣部分包括位於所述第一區中的第一鰭隔離絕緣部分及位於所述第二區中的第二鰭隔離絕緣部分，其中所述第一鰭隔離絕緣部分的至少一部分與所述第二鰭隔離絕緣部分的至少一部分具有不同的材料。
  14. 如申請專利範圍第13項所述的積體電路裝置，其中所述第一鰭隔離絕緣部分包括第一下部鰭隔離絕緣部分及第一上部鰭隔離絕緣部分，所述第一上部鰭隔離絕緣部分位於所述第一下部鰭隔離絕緣部分上，所述第二鰭隔離絕緣部分包括第二下部鰭隔離絕緣部分及第二上部鰭隔離絕緣部分，所述第二上部鰭隔離絕緣部分位於所述第二下部鰭隔離絕緣部分上，所述第一下部鰭隔離絕緣部分及所述第二下部鰭隔離絕緣部 分中的每一者的最上部表面位於較所述多個鰭型主動區的最上部表面高的垂直水平高度處，且位於較所述多個閘極結構的最上部表面低的垂直水平高度處，所述第一上部鰭隔離絕緣部分與所述第二上部鰭隔離絕緣部分具有相同的材料，且所述第一下部鰭隔離絕緣部分的至少一部分與所述第二下部鰭隔離絕緣部分的至少一部分具有不同的材料。
  15. 如申請專利範圍第14項所述的積體電路裝置，其中所述第一下部鰭隔離絕緣部分包括核心絕緣圖案及周邊絕緣圖案，所述周邊絕緣圖案覆蓋所述核心絕緣圖案的側面及底面，所述核心絕緣圖案與所述周邊絕緣圖案具有不同的材料，且所述第二下部鰭隔離絕緣部分由單一種材料組成。
  16. 如申請專利範圍第15項所述的積體電路裝置，其中所述周邊絕緣圖案與所述第二下部鰭隔離絕緣部分包含相同的材料。
  17. 如申請專利範圍第15項所述的積體電路裝置，其中所述核心絕緣圖案與所述第二下部鰭隔離絕緣部分包含相同的材料。
  18. 如申請專利範圍第13項所述的積體電路裝置，更包括：多個第一絕緣間隔件，覆蓋所述多個閘極結構的兩個側壁；以及 多個第二絕緣間隔件，覆蓋所述多個鰭隔離絕緣部分的兩個側壁，其中所述多個第二絕緣間隔件的最上部表面位於較所述多個第一絕緣間隔件的最上部表面低的垂直水平高度處，且所述多個鰭隔離絕緣部分的最上部表面位於較所述多個閘極結構的最上部表面高的垂直水平高度處。
  19. 一種積體電路裝置，包括：基底；多個鰭型主動區，自所述基底突出，所述多個鰭型主動區具有第一區及第二區且在第一方向上彼此平行地延伸；以及多個閘極結構及多個鰭隔離絕緣部分，在與所述第一方向交叉的第二方向上在所述基底上延伸且在所述第一方向上以恆定的節距排列，其中在所述第一區中，所述多個鰭隔離絕緣部分當中的一對鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構中的第一元件與第二元件之間，且在所述第二區中，所述多個鰭隔離絕緣部分當中的一個鰭隔離絕緣部分位於所述多個閘極結構當中的一對閘極結構之間。
  20. 如申請專利範圍第19項所述的積體電路裝置，其中所述多個鰭隔離絕緣部分的最下部表面位於較所述多個鰭型主動區的最上部表面低的垂直水平高度處，且所述多個鰭隔離絕緣部分的最上部表面位於較所述多個閘極 結構的最上部表面高的垂直水平高度處。
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