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TW202238736A - 半導體裝置及用於製作半導體裝置的方法 - Google Patents

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TW202238736A
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Abstract

一種半導體裝置以及用於製作半導體裝置的方法。半導體裝置包括：基板；第一主動圖案及第二主動圖案，各自包括第一側壁及第二側壁；場絕緣層，環繞第一主動圖案及第二主動圖案中的每一者的側壁；第一擋壩，位於第一主動圖案與第二主動圖案之間，且具有較場絕緣層的上表面低的下表面；第二擋壩，與第一主動圖案的第一側壁間隔開，且具有較場絕緣層的上表面低的下表面；第一閘電極，在第一主動圖案與第二主動圖案之間位於第一擋壩上；第二閘電極，與第一閘電極間隔開；以及第一閘極切口，與第一主動圖案及第二主動圖案中的每一者的第一側壁中的每一者間隔開，且與第一閘電極及第二閘電極中的每一者相交。

Description

半導體裝置及用於製作半導體裝置的方法
[相關申請案的交叉參考]
本申請案主張於2021年3月16日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0033849號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
本揭露是有關於一種半導體裝置及一種用於製作所述半導體裝置的方法。
作為用於增加半導體裝置的密度的按比例減小技術中的一者，提出了一種其中在基板上形成有鰭或奈米線形矽本體且在矽本體的表面上形成有閘極的多閘極電晶體。
由於此種多閘極電晶體利用三維通道，因此容易執行按比例減小。此外，即使當多閘極電晶體的閘極長度未增加時，電流控制能力亦可得到改善。此外，其中通道區的電位受汲極電壓影響的短通道效應（short channel effect，SCE）可得到有效地抑制。
本揭露的各態樣提供一種半導體裝置及一種用於製作所述半導體裝置的方法，其中使用具有被形成為較場絕緣層的上表面低的下表面的犧牲層形成閘極切口，藉此在維持所述場絕緣層的同時有效地在閘電極之間進行分離，以改善可靠性。在藉由用於製作所述半導體裝置的所述方法製作的所述半導體裝置中，閘電極形成於其中在使用所述犧牲層形成閘極切口的製程中重新設置所述犧牲層的擋壩上，且形成於所述閘電極的下表面上的擋壩的下表面可被形成為較所述場絕緣層的所述上表面低。
根據本揭露的示例性實施例，提供一種半導體裝置，所述半導體裝置包括：基板；第一主動圖案，在所述基板上在第一方向上縱向地延伸，且包括第一側壁及與所述第一側壁相對的第二側壁；第二主動圖案，在所述第一方向上與所述第一主動圖案間隔開，在所述第一方向上縱向地延伸，且包括第一側壁及與所述第一側壁相對的第二側壁；場絕緣層，在所述基板上環繞所述第一主動圖案及所述第二主動圖案中的每一者的側壁；第一擋壩，設置於所述第一主動圖案與所述第二主動圖案之間，且具有被形成為位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處的下表面；第二擋壩，在不同於所述第一方向的第二方向上與所述第一主動圖案的所述第一側壁間隔開，且具有被形成為位於較所述場絕緣層的所述上表面的垂直水平高度低的垂直水平高度處的下表面；第一閘電極，在所述第一主動圖案與所述第二主動圖案之間設置於所述第一擋壩上，且在所述第二方向上縱向地延伸；第二閘電極，在所述第一方向上與所述第一閘電極間隔開，且在所述第一主動圖案上在所述第二方向上縱向地延伸；以及第一閘極切口，在所述第二方向上與所述第一主動圖案的所述第一側壁及所述第二主動圖案的所述第一側壁中的每一者間隔開，在所述第一擋壩上在所述第一方向上縱向地延伸，且與所述第一閘電極及所述第二閘電極中的每一者相交。
根據本揭露的示例性實施例，提供一種半導體裝置，所述半導體裝置包括：基板；第一主動圖案，在所述基板上在第一方向上縱向地延伸；第二主動圖案，在不同於所述第一方向的第二方向上與所述第一主動圖案間隔開，且在所述第一方向上縱向地延伸；第三主動圖案，在所述第一方向上與所述第二主動圖案間隔開，且在所述第一方向上縱向地延伸；第四主動圖案，在所述第二方向上與所述第二主動圖案及所述第三主動圖案中的每一者間隔開，且在所述第一方向上縱向地延伸；場絕緣層，環繞所述第一主動圖案至所述第四主動圖案中的每一者的側壁；第一擋壩，設置於所述第二主動圖案與所述第三主動圖案之間，且在所述第二方向上縱向地延伸；第二擋壩，設置於所述第一主動圖案與所述第二主動圖案之間；第三擋壩，設置於所述第二主動圖案與所述第四主動圖案之間；第一閘極切口，在所述第一主動圖案與所述第二主動圖案之間在所述第一方向上縱向地延伸，且設置於所述第一擋壩及所述第二擋壩上；第二閘極切口，在所述第二主動圖案與所述第四主動圖案之間在所述第一方向上縱向地延伸，且設置於所述第三擋壩上；第一閘電極，在所述第二主動圖案與所述第三主動圖案之間設置於所述第一擋壩上，在所述第二方向上縱向地延伸，且與所述第一閘極切口相交；以及第二閘電極，在所述第一方向上與所述第一閘電極間隔開，在所述第二主動圖案上在所述第二方向上縱向地延伸，且與所述第一閘極切口及所述第二閘極切口中的每一者相交，其中所述第二主動圖案與所述第三主動圖案之間的所述第一擋壩的下表面位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處，且其中所述第二擋壩在所述第二方向上的寬度大於所述第三擋壩在所述第二方向上的寬度。
根據本揭露的示例性實施例，提供一種用於製作半導體裝置的方法，所述方法包括：在基板上形成在第一方向上彼此間隔開的第一主動圖案與第二主動圖案，所述第一主動圖案及所述第二主動圖案中的每一者在所述第一方向上縱向地延伸；在所述基板、所述第一主動圖案及所述第二主動圖案上形成絕緣材料層；在所述第一主動圖案與所述第二主動圖案之間在由所述絕緣材料層界定的溝渠內部形成犧牲層；蝕刻所述絕緣材料層的部分以形成場絕緣層，所述犧牲層的下表面被形成為位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處；在所述犧牲層的上表面上形成在不同於所述第一方向的第二方向上縱向地延伸的虛設閘極；移除所述犧牲層；在被移除所述犧牲層的部分中形成擋壩；沿所述擋壩的側壁及所述虛設閘極的側壁形成閘極間隔件；移除形成於所述擋壩上的所述虛設閘極以形成閘極溝渠；以及在所述閘極溝渠內部形成閘電極。
然而，本揭露的各態樣不限於本文中所述者。藉由參照以下給出的對本揭露的詳細說明，本揭露的以上及其他態樣對於本揭露所屬技術中具有通常知識者而言將變得更顯而易見。
儘管根據一些實施例的半導體裝置的圖式闡述包括包含奈米片的多橋通道場效電晶體（Multi-Bridge Channel Field Effect Transistor，MBCFET TM）及包含鰭型圖案形的通道區的鰭形電晶體（fin-shaped transistor，FinFET）的實例，然而本揭露不限於此。
如本文中所使用的例如「相同（same）」、「相等（equal）」、「平坦（planar）」或「共面（coplanar）」等用語當指代定向、佈局、位置、形狀、大小、量或其他度量時，未必意指完全相同的定向、佈局、位置、形狀、大小、量或其他度量，而是旨在囊括幾乎相同的定向、佈局、位置、形狀、大小、量或例如由於製造製程而可能出現的可接受變化內的其他度量。除非上下文或其他陳述另有指示，否則用語「實質上（substantially）」在本文中可用於強調此一含義。舉例而言，被闡述為「實質上相同（substantially the same）」、「實質上相等（substantially equal）」或「實質上平坦（substantially planar）」的物項可為完全相同、相等或平坦，或者可在例如由於製造製程而可能出現的可接受變化內為相同、相等或平坦。
在下文中，將參照圖1至圖4闡述根據本揭露一些實施例的半導體裝置。
圖1是用於闡釋根據本揭露一些示例性實施例的半導體裝置的佈局圖。圖2是沿圖1所示的A-A’截取的剖視圖。圖3是沿圖1所示的B-B’截取的剖視圖。圖4是沿圖1所示的C-C’截取的剖視圖。
參照圖1至圖4，根據本揭露的一些示例性實施例的半導體裝置包括基板100、第一主動圖案F1至第五主動圖案F5、場絕緣層105、多個奈米片NW、第一閘電極G1至第四閘電極G4、閘極間隔件111、閘極絕緣層112、頂蓋圖案113、內部間隔件114、第一擋壩121至第五擋壩125、第一閘極切口131至第四閘極切口134、源極/汲極區140、第一層間絕緣膜150、第二層間絕緣膜155、閘極接觸件160、蝕刻終止膜170、第三層間絕緣膜175及通孔180。
基板100可為矽基板或絕緣體上矽（silicon-on-insulator，SOI）。相比之下，儘管基板100可包含矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵，然而本揭露不限於此。
第一主動圖案F1至第五主動圖案F5中的每一者可在垂直方向DR3上自基板100突出。第一主動圖案F1可在第一方向DR1上縱向地延伸。第二主動圖案F2可在不同於第一方向DR1的第二方向DR2上與第一主動圖案F1間隔開。第二主動圖案F2可在第一方向DR1上縱向地延伸。第三主動圖案F3可在第二方向DR2上與第二主動圖案F2間隔開。第三主動圖案F3可在第一方向DR1上縱向地延伸。被闡述為在特定方向上「縱向地」延伸的物項、層或者物項或層的部分在所述特定方向上具有長度且垂直於所述方向具有寬度，其中所述長度大於所述寬度。在示例性實施例中，第一方向DR1與第二方向DR2可彼此垂直。垂直方向DR3可垂直於場絕緣層105的上表面105a。
第四主動圖案F4可在第二方向DR2上與第二主動圖案F2間隔開。第四主動圖案F4可在第一方向DR1上與第三主動圖案F3間隔開。第四主動圖案F4可在第一方向DR1上縱向地延伸。第五主動圖案F5可在第二方向DR2上與第三主動圖案F3及第四主動圖案F4中的每一者間隔開。第五主動圖案F5可在第一方向DR1上縱向地延伸。
舉例而言，第二主動圖案F2與第三主動圖案F3之間在第二方向DR2上的第一節距P1可大於第三主動圖案F3與第五主動圖案F5之間在第二方向DR2上的第二節距P2。
第一主動圖案F1至第五主動圖案F5中的每一者可為基板100的部分，且可包括自基板100生長的磊晶層。第一主動圖案F1至第五主動圖案F5中的每一者可包含例如作為元素半導體材料的矽或鍺。此外，第一主動圖案F1至第五主動圖案F5中的每一者可包含化合物半導體，且可包含例如IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可包括例如包含碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的至少二或更多者的二元化合物或三元化合物、或者藉由利用IV族元素摻雜該些元素而獲得的化合物。III-V族化合物半導體可為例如藉由將作為III族元素的鋁（Al）、鎵（Ga）及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）及銻（Sb）中的一者加以組合而形成的二元化合物、三元化合物或四元化合物中的至少一者。
基板100上可設置有場絕緣層105。場絕緣層105可環繞第一主動圖案F1至第五主動圖案F5中的每一者的側壁。第一主動圖案F1至第五主動圖案F5中的每一者可自場絕緣層105的上表面105a在垂直方向DR3上突出。舉例而言，第一主動圖案F1至第五主動圖案F5中的每一者的上表面可位於較場絕緣層105的上表面105a的垂直水平高度高的垂直水平高度處。場絕緣層105可包括例如氧化物膜、氮化物膜、氮氧化物膜或其組合膜。
第一主動圖案F1至第五主動圖案F5中的每一者上可設置有多個奈米片NW。所述多個奈米片NW可包括在垂直方向DR3上彼此間隔開且被堆疊的多個奈米片。所述多個奈米片NW可設置於第一主動圖案F1至第五主動圖案F5中的每一者與第一閘電極G1至第四閘電極G4中的每一者之間的相交部處。
所述多個奈米片NW可在第一方向DR1及/或第二方向DR2上彼此間隔開。舉例而言，設置於第三主動圖案F3和第一閘電極G1之間的相交部處的所述多個奈米片NW可在第一方向DR1上與設置於第三主動圖案F3和第二閘電極G2之間的相交部處的所述多個奈米片NW間隔開。
儘管圖2至圖4示出所述多個奈米片NW包括在垂直方向DR3上彼此間隔開且被堆疊的三個奈米片，然而此僅是為便於闡釋，且本揭露不限於此。在一些其他實施例中，所述多個奈米片NW可包括在垂直方向DR3上彼此間隔開且被堆疊的四或更多個奈米片。
第一閘電極G1可在場絕緣層105、第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5上在第二方向DR2上縱向地延伸。第一閘電極G1可與第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5中的每一者相交。舉例而言，第一閘電極G1可跨越第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5中的每一者。
第二閘電極G2可在場絕緣層105、第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5上在第二方向DR2上縱向地延伸。第二閘電極G2可在第一方向DR1上與第一閘電極G1間隔開。第二閘電極G2可與第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5中的每一者相交。舉例而言，第二閘電極G2可跨越第一主動圖案F1、第二主動圖案F2、第三主動圖案F3及第五主動圖案F5中的每一者。
第三閘電極G3可在場絕緣層105、第一主動圖案F1、第二主動圖案F2及第五主動圖案F5上在第二方向DR2上縱向地延伸。第三閘電極G3可在第一方向DR1上與第二閘電極G2間隔開。第三閘電極G3可與第一主動圖案F1、第二主動圖案F2及第五主動圖案F5中的每一者相交。舉例而言，第三閘電極G3可跨越第一主動圖案F1、第二主動圖案F2及第五主動圖案F5中的每一者。
第四閘電極G4可在場絕緣層105、第一主動圖案F1、第二主動圖案F2、第四主動圖案F4及第五主動圖案F5上在第二方向DR2上縱向地延伸。第四閘電極G4可在第一方向DR1上與第三閘電極G3間隔開。第四閘電極G4可與第一主動圖案F1、第二主動圖案F2、第四主動圖案F4及第五主動圖案F5中的每一者相交。舉例而言，第四閘電極G4可跨越第一主動圖案F1、第二主動圖案F2、第四主動圖案F4及第五主動圖案F5中的每一者。
第一閘電極G1至第四閘電極G4中的每一者可環繞多個奈米片NW。第一閘電極G1至第四閘電極G4中的每一者可包含例如氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）及其組合中的至少一者。第一閘電極G1至第四閘電極G4中的每一者可包含導電金屬氧化物、導電金屬氮氧化物及類似物，且亦可包含上述材料的氧化形式。
在第一主動圖案F1與第二主動圖案F2之間在場絕緣層105上可設置有第一擋壩121。舉例而言，第一擋壩121可包括在第一方向DR1上彼此間隔開的四個擋壩。第一擋壩121中的每一者可在第二方向DR2上分離第一閘電極G1至第四閘電極G4中的每一者。第一擋壩121的側壁的部分可由場絕緣層105環繞。舉例而言，第一擋壩121的下表面可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。在示例性實施例中，場絕緣層105可接觸第一擋壩121的側壁的所述部分。除非上下文另有指示，否則本文中所使用的用語「接觸（contact）」指代直接連接（即，觸及）。
在第二主動圖案F2與第三主動圖案F3之間在場絕緣層105上可設置有第二擋壩122。此外，第二擋壩122可在第二主動圖案F2與第四主動圖案F4之間設置於場絕緣層105上。舉例而言，第二擋壩122可包括在第一方向DR1上彼此間隔開的三個擋壩。第二擋壩122中的每一者可在第二方向DR2上分離第一閘電極G1、第二閘電極G2及第四閘電極G4中的每一者。第二擋壩122的側壁的部分可由場絕緣層105環繞。舉例而言，第二擋壩122的下表面122a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。在一些實施例中，第二擋壩122的下表面122a可為實質上平坦。舉例而言，第二擋壩122的下表面122a可平行於基板100的上表面。在示例性實施例中，場絕緣層105可接觸第二擋壩122的側壁的所述部分。
在第二主動圖案F2與第五主動圖案F5之間在場絕緣層105上可設置有第三擋壩123。第三擋壩123可沿第三閘電極G3在第二方向DR2上縱向地延伸。第三擋壩123可在第二方向DR2上分離第三閘電極G3。第三閘電極G3的部分可設置於第三擋壩123上。舉例而言，第三閘電極G3的部分可在第三主動圖案F3與第四主動圖案F4之間設置於第三擋壩123上。第三擋壩123的側壁的部分可由場絕緣層105環繞。舉例而言，第三擋壩123的下表面123a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。在一些實施例中，第三擋壩123的下表面123a可為實質上平坦。舉例而言，第三擋壩123的下表面123a可平行於基板100的上表面。在示例性實施例中，場絕緣層105可接觸第三擋壩123的側壁的所述部分。
在第三主動圖案F3與第五主動圖案F5之間在場絕緣層105上可設置有第四擋壩124。舉例而言，第四擋壩124可包括在第一方向DR1上彼此間隔開的兩個擋壩。第四擋壩124中的每一者可在第二方向DR2上分離第一閘電極G1及第二閘電極G2中的每一者。第四擋壩124的側壁的部分可由場絕緣層105環繞。舉例而言，第四擋壩124的下表面124a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。在一些實施例中，第四擋壩124的下表面124a可為實質上平坦。舉例而言，第四擋壩124的下表面124a可平行於基板100的上表面。在示例性實施例中，場絕緣層105可接觸第四擋壩124的側壁的所述部分。
在第四主動圖案F4與第五主動圖案F5之間在場絕緣層105上可設置有第五擋壩125。第五擋壩125可在第二方向DR2上分離第四閘電極G4。第五擋壩125的側壁的部分可由場絕緣層105環繞。舉例而言，第五擋壩125的下表面可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。在一些實施例中，第五擋壩125的下表面可為實質上平坦。舉例而言，第五擋壩125的下表面可平行於基板100的上表面。在示例性實施例中，場絕緣層105可接觸第五擋壩125的側壁的所述部分。
在一些實施例中，第二擋壩122的下表面122a、第三擋壩123的下表面123a、第四擋壩124的下表面124a及第五擋壩125的下表面中的一或多者可位於相同的垂直水平高度處。
舉例而言，第二擋壩122在第二方向DR2上的寬度W1可大於第四擋壩124在第二方向DR2上的寬度W2。此外，第二擋壩122在第二方向DR2上的寬度W1可大於第一擋壩121在第二方向DR2上的寬度及第五擋壩125在第二方向DR2上的寬度中的每一者。此外，第二擋壩122在第二方向DR2上的寬度W1可小於第三擋壩123在第二方向DR2上的寬度。
第一擋壩121至第五擋壩125中的每一者可包含例如氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）、碳化矽（SiC）或其組合中的一者。在一些其他實施例中，第一擋壩121至第五擋壩125中的每一者可包含具有較氧化矽（SiO 2）高的介電常數的高介電常數材料中的至少一者。高介電常數材料可包括例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的一或多者。
第一閘極切口131可在第一主動圖案F1與第二主動圖案F2之間在第一方向DR1上縱向地延伸。第一閘極切口131可設置於第一擋壩121的上表面上。第一閘極切口131在第二方向DR2上的寬度可大於第一擋壩121在第二方向DR2上的寬度。
第一閘極切口131可與第一閘電極G1至第四閘電極G4中的每一者相交。第一閘電極G1至第四閘電極G4中的每一者可藉由第一閘極切口131及第一擋壩121分離。
第二閘極切口132可在第二主動圖案F2與第三主動圖案F3之間以及第二主動圖案F2與第四主動圖案F4之間在第一方向DR1上縱向地延伸。第二閘極切口132可在第二方向DR2上與第三主動圖案F3的第一側壁F3_s1及第四主動圖案F4的第一側壁F4_s1中的每一者間隔開。第二閘極切口132可形成於閘極切口溝渠GCT內部。第二閘極切口132可設置於第二擋壩122的上表面及第三擋壩123的上表面上。舉例而言，第二閘極切口132的下表面可接觸第二擋壩122的上表面及第三擋壩123的上表面。第二閘極切口132在第二方向DR2上的寬度W3可與第二擋壩122在第二方向DR2上的寬度W1相同。然而，本揭露不限於此。
第二閘極切口132可與第一閘電極G1至第四閘電極G4中的每一者相交。第一閘電極G1、第二閘電極G2及第四閘電極G4中的每一者可藉由第二閘極切口132及第二擋壩122分離。此外，第三閘電極G3可藉由第二閘極切口132及第三擋壩123分離。
第三閘極切口133可在第三主動圖案F3與第五主動圖案F5之間在第一方向DR1上縱向地延伸。第三閘極切口133可在第二方向DR2上與第三主動圖案F3的和第一側壁F3_s1相對的第二側壁F3_s2間隔開。第三閘極切口133可形成於閘極切口溝渠GCT內部。第三閘極切口133可設置於第四擋壩124的上表面上。舉例而言，第三閘極切口133的下表面可接觸第四擋壩124的上表面。第三閘極切口133在第二方向DR2上的寬度W4可大於第四擋壩124在第二方向DR2上的寬度W2。
第三閘極切口133可與第一閘電極G1及第二閘電極G2中的每一者相交。第一閘電極G1及第二閘電極G2中的每一者可藉由第三閘極切口133及第四擋壩124分離。
第四閘極切口134可在第四主動圖案F4與第五主動圖案F5之間在第一方向DR1上縱向地延伸。第四閘極切口134可在第二方向DR2上與第四主動圖案F4的和第一側壁F4_s1相對的第二側壁F4_s2間隔開。第四閘極切口134可設置於第五擋壩125的上表面上。舉例而言，第四閘極切口134的下表面可接觸第五擋壩125的上表面。第四閘極切口134在第二方向DR2上的寬度可大於第五擋壩125在第二方向DR2上的寬度。在一些實施例中，第四閘極切口134在第二方向DR2上的寬度可與第三閘極切口133在第二方向DR2上的寬度W4相同，且第五擋壩125在第二方向DR2上的寬度可與第四擋壩124在第二方向DR2上的寬度W2相同。
第四閘極切口134可與第四閘電極G4相交。第四閘電極G4可藉由第四閘極切口134及第五擋壩125分離。
第一閘極切口131至第四閘極切口134中的每一者可包含例如氮化矽（SiN）、氧化矽（SiO 2）、氮氧化矽（SiON）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）、碳化矽（SiC）或其組合中的一者。在一些實施例中，第一閘極切口131至第四閘極切口134可包含不同於第一擋壩121至第五擋壩125的材料的材料。然而，本揭露不限於此。
源極/汲極區140可在第一主動圖案F1至第五主動圖案F5中的每一者上設置於第一閘電極G1至第四閘電極G4中的每一者的至少一側上。源極/汲極區140可與所述多個奈米片NW接觸。儘管圖4示出源極/汲極區140的上表面被形成為位於較所述多個奈米片NW中的最上奈米片的上表面的垂直水平高度高的垂直水平高度處，然而本揭露不限於此。
閘極間隔件111可在所述多個奈米片NW中的最上奈米片上沿第一閘電極G1至第四閘電極G4的側壁中的每一者在第二方向DR2上縱向地延伸。第一閘電極G1至第四閘電極G4中的每一者可設置於由所述多個奈米片NW中的最上奈米片上的閘極間隔件111界定的閘極溝渠GT內部。
此外，閘極間隔件111可在場絕緣層105上沿第一擋壩121至第五擋壩125的側壁中的每一者以及第一閘電極G1至第四閘電極G4的側壁中的每一者在第二方向DR2上延伸。第一閘電極G1至第四閘電極G4中的每一者可設置於由場絕緣層105上的閘極間隔件111界定的閘極溝渠GT內部。在一些實施例中，閘極間隔件111可接觸第一擋壩121至第五擋壩125的側壁中的每一者。
閘極間隔件111可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮硼化矽（SiBN）、氮硼氧化矽（SiOBN）、碳氧化矽（SiOC）及其組合中的至少一者。
在所述多個奈米片之間在第一閘電極G1至第四閘電極G4中的每一者的兩側上可設置有內部間隔件114。此外，內部間隔件114可在第一主動圖案F1至第五主動圖案F5中的每一者與所述多個奈米片NW中的最下奈米片之間設置於第一閘電極G1至第四閘電極G4中的每一者的兩側上。內部間隔件114可設置於源極/汲極區140與第一閘電極G1至第四閘電極G4中的每一者之間。在一些其他實施例中，可省略內部間隔件114。
內部間隔件114可與源極/汲極區140接觸。儘管圖4示出內部間隔件114的與源極/汲極區140接觸的側壁被形成為自閘極間隔件111的與第一層間絕緣膜150接觸的側壁凹進，然而本揭露不限於此。
內部間隔件114可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮硼化矽（SiBN）、氮硼氧化矽（SiOBN）、碳氧化矽（SiOC）及其組合中的至少一者。然而，本揭露不限於此。
閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與所述多個奈米片NW之間。閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與閘極間隔件111之間。閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與內部間隔件114之間。閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與第一主動圖案F1至第五主動圖案F5中的每一者之間。閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與場絕緣層105之間。
此外，閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與第一擋壩121至第五擋壩125之間。閘極絕緣層112可設置於第一閘電極G1至第四閘電極G4中的每一者與第一閘極切口131至第四閘極切口134中的每一者之間。在示例性實施例中，閘極絕緣層112可接觸第一閘電極G1至第四閘電極G4中的每一者以及第一閘極切口131至第四閘極切口134中的每一者。
閘極絕緣層112可包含氧化矽、氮氧化矽、氮化矽或具有較氧化矽高的介電常數的高介電常數材料中的至少一者。高介電常數材料可包括例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅中的一或多者。
根據一些其他實施例的半導體裝置可包括使用負電容器的負電容（Negative Capacitance，NC）FET。舉例而言，第一閘極絕緣層112可包括具有鐵電性質的鐵電材料膜及具有順電性質的順電材料膜。
鐵電材料膜可具有負電容，且順電材料膜可具有正電容。舉例而言，當二或更多個電容器串聯連接且每一電容器的電容具有正值時，整體電容相對於每一各別電容器的電容有所減小。另一方面，當串聯連接的二或更多個電容器的電容中的至少一者具有負值時，整體電容可大於每一各別電容的絕對值，同時具有正值。
當具有負電容的鐵電材料膜與具有正電容的順電材料膜串聯連接時，串聯連接的鐵電材料膜與順電材料膜的整體電容值可能增加。藉由使用增加的總電容值，包括鐵電材料膜的電晶體可在室溫下具有低於60毫伏/十倍（mV/decade）的次臨限擺動（subthreshold swing，SS）。
鐵電材料膜可具有鐵電性質。鐵電材料膜可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及氧化鉛鋯鈦中的至少一者。此處，作為實例，氧化鉿鋯可為藉由利用鋯（Zr）摻雜氧化鉿而獲得的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
鐵電材料膜可更包含經摻雜的摻雜劑。舉例而言，所述摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及錫（Sn）中的至少一者。包含於鐵電材料膜中的摻雜劑的類型可依據鐵電材料膜中包含何種類型的鐵電材料而變化。
當鐵電材料膜包含氧化鉿時，包含於鐵電材料膜中的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及釔（Y）中的至少一者。
當摻雜劑是鋁（Al）時，鐵電材料膜可包含3原子%（atomic %，at%）至8原子%的鋁。此處，摻雜劑的比率可為鋁對鉿與鋁之和的比率。
當摻雜劑是矽（Si）時，鐵電材料膜可包含2原子%至10原子%的矽。當摻雜劑是釔（Y）時，鐵電材料膜可包含2原子%至10原子%的釔。當摻雜劑是釓（Gd）時，鐵電材料膜可包含1原子%至7原子%的釓。當摻雜劑是鋯（Zr）時，鐵電材料膜可包含50原子%至80原子%的鋯。
順電材料膜可具有順電性質。順電材料膜可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者。包含於順電材料膜中的金屬氧化物可包括例如但不限於氧化鉿、氧化鋯及氧化鋁中的至少一者。
鐵電材料膜與順電材料膜可包含相同的材料。鐵電材料膜具有鐵電性質，但順電材料膜可能不具有鐵電性質。舉例而言，當鐵電材料膜及順電材料膜包含氧化鉿時，包含於鐵電材料膜中的氧化鉿的晶體結構不同於包含於順電材料膜中的氧化鉿的晶體結構。
鐵電材料膜可具有擁有鐵電性質的厚度。鐵電材料膜的厚度可為但不限於例如0.5奈米至10奈米。由於表現出鐵電性質的臨界厚度對於每一鐵電材料而言可有所變化，因此鐵電材料膜的厚度可依據鐵電材料而有所變化。
作為實例，閘極絕緣層112可包括單一鐵電材料膜。作為另一實例，閘極絕緣層112可包括彼此間隔開的多個鐵電材料膜。閘極絕緣層112可具有其中多個鐵電材料膜與多個順電材料膜交替地堆疊的堆疊膜結構。
頂蓋圖案113可設置於第一閘電極G1至第四閘電極G4中的每一者上。頂蓋圖案113可環繞第一閘極切口131至第四閘極切口134中的每一者的側壁。舉例而言，頂蓋圖案113的上表面可形成於與第一閘極切口131至第四閘極切口134中的每一者的上表面相同的平面上。
頂蓋圖案113可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）及其組合中的至少一者。
第一層間絕緣膜150可被設置成覆蓋閘極間隔件111、場絕緣層105及源極/汲極區140。第一層間絕緣膜150可包含例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的至少一者。低介電常數材料可包括例如但不限於氟化正矽酸四乙酯（Fluorinated TetraEthylOrthoSilicate，FTEOS）、氫倍半矽氧烷（Hydrogen SilsesQuioxane，HSQ）、雙-苯並環丁烯（Bis-benzoCycloButene，BCB）、正矽酸四甲酯（TetraMethylOrthoSilicate，TMOS）、八亞甲基環四矽氧烷（OctaMethyleyCloTetraSiloxane，OMCTS）、六甲基二矽氧烷（HexaMethylDiSiloxane，HMDS）、三甲基矽烷基硼酸酯（TriMethylSilyl Borate，TMSB）、二乙醯氧基二第三丁基矽氧烷（DiAcetoxyDitertiaryButoSiloxane，DADBS）、三甲基矽烷基磷酸酯（TriMethylSilyl Phosphate，TMSP）、聚四氟乙烯（PolyTetraFluoroEthylene，PTFE）、東燃矽氮烷（Tonen SilaZen，TOSZ）、氟化矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、聚醯亞胺奈米泡沫（例如聚氧化丙烯）、摻碳氧化矽（Carbon Doped silicon Oxide，CDO）、有機矽酸鹽玻璃（Organo Silicate Glass，OSG）、希爾克（SiLK）、非晶氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、介孔二氧化矽（mesoporous silica）或其組合。然而，本揭露不限於此。
第二層間絕緣膜155可設置於第一層間絕緣膜150、閘極間隔件111的上表面及頂蓋圖案113的上表面上。舉例而言，儘管第二層間絕緣膜155可包含與第一層間絕緣膜150的材料相同的材料，然而本揭露不限於此。
閘極接觸件160在垂直方向DR3上穿透第二層間絕緣膜155及頂蓋圖案113，且可連接至第一閘電極G1至第四閘電極G4中的至少一者。儘管圖2至圖4示出閘極接觸件160是由單一膜形成，然而此是為便於闡釋，且本揭露不限於此。舉例而言，閘極接觸件160可由多個膜形成。閘極接觸件160可包含導電材料。
第二層間絕緣膜155上可設置有蝕刻終止膜170。蝕刻終止膜170可覆蓋閘極接觸件160的上表面的部分。儘管圖2至圖4示出蝕刻終止膜170是由單一膜形成，然而本揭露不限於此。在一些其他實施例中，蝕刻終止膜170可由多個膜形成。蝕刻終止膜170可包含例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的至少一者。
第三層間絕緣膜175可設置於蝕刻終止膜170上。第三層間絕緣膜175可包含例如氧化矽、氮化矽、氮氧化矽及低介電常數材料中的至少一者。
通孔180可在垂直方向DR3上穿透第三層間絕緣膜175及蝕刻終止膜170，且連接至閘極接觸件160。舉例而言，通孔180的下表面可接觸閘極接觸件160的上表面。圖2至圖4示出通孔180是由單一膜形成，此是為便於闡釋，且本揭露不限於此。舉例而言，通孔180可由多個膜形成。通孔180可包含導電材料。
在下文中，將參照圖5至圖31闡述根據本揭露一些示例性實施例的用於製作半導體裝置的方法。
圖5至圖31是用於闡釋根據本揭露一些示例性實施例的用於製作半導體裝置的方法的中間階段圖。
參照圖5及圖6，可在基板100上形成其中第一半導體層11與第二半導體層12交替地堆疊的堆疊結構10。舉例而言，第一半導體層11可形成於堆疊結構10的最下部分處，且第二半導體層12可形成於堆疊結構10的最上部分處。然而，本揭露不限於此。第一半導體層11可包含例如矽鍺（SiGe）。第二半導體層12可包含例如矽（Si）。隨後，可在堆疊結構上形成第一罩幕圖案M1。
參照圖7及圖8，可使用第一罩幕圖案M1作為罩幕來蝕刻堆疊結構10及基板100的部分。可藉由蝕刻製程在基板100上形成第二主動圖案F2至第五主動圖案F5。第二主動圖案F2至第五主動圖案F5中的每一者可在第一方向DR1上延伸。
參照圖9及圖10，可在被暴露出的基板100的上表面、第二主動圖案F2至第五主動圖案F5中的每一者的側壁、第一半導體層11的側壁、第二半導體層12的側壁及第一罩幕圖案M1上形成絕緣材料層105M。舉例而言，可共形地形成絕緣材料層105M。
藉由絕緣材料層105M，可在第二主動圖案F2與第三主動圖案F3之間界定第一溝渠T1，可在第三主動圖案F3與第五主動圖案F5之間界定第二溝渠T2，且可在第三主動圖案F3與第四主動圖案F4之間界定第三溝渠T3。絕緣材料層105M可包括例如氧化物膜、氮化物膜、氮氧化物膜或其組合膜。
參照圖11及圖12，可在第一溝渠至第三溝渠T1、T2及T3中的每一者內部形成犧牲層20。犧牲層20可包含例如矽鍺（SiGe）。
隨後，可藉由修平製程（flattening process）（例如，化學機械研磨（chemical mechanical polishing，CMP）製程）移除形成於第一罩幕圖案M1的上表面上的絕緣材料層105M。第一罩幕圖案M1的上表面與犧牲層20的上表面可藉由修平製程形成於同一平面上。
參照圖13及圖14，可移除第一罩幕圖案M1。隨後，可藉由回蝕製程（etch-back process）蝕刻絕緣材料層105M的部分，以形成場絕緣層105。場絕緣層105的上表面105a可被形成為位於較犧牲層20的下表面20a的垂直水平高度高的垂直水平高度處。舉例而言，第二主動圖案F2至第五主動圖案F5的每一側壁的部分可暴露於場絕緣層105的上表面105a上方。
參照圖15及圖16，可在場絕緣層105的上表面105a、被暴露出的第二主動圖案F2至第五主動圖案F5中的每一者的側壁、被暴露出的第一半導體層11、被暴露出的第二半導體層12及被暴露出的犧牲層20上形成襯墊層30。舉例而言，可共形地形成襯墊層30。襯墊層30可包含例如氧化矽（SiO 2）等絕緣材料。
參照圖17及圖18，可在襯墊層30上依序形成虛設閘極材料層及第二罩幕圖案M2。隨後，可使用第二罩幕圖案M2作為罩幕來蝕刻虛設閘極材料層，以形成虛設閘極DG。
虛設閘極DG可在第二主動圖案F2至第五主動圖案F5中的每一者上在第二方向DR2上延伸。此外，虛設閘極DG可在第三主動圖案F3與第四主動圖案F4之間形成於犧牲層20的上表面上。隨後，可移除襯墊層30的在垂直方向DR3上不與虛設閘極DG交疊的部分。
參照圖19，可在第二主動圖案F2與第三主動圖案F3之間以及第三主動圖案F3與第五主動圖案F5之間蝕刻第二罩幕圖案M2、虛設閘極DG及襯墊層30，藉此形成閘極切口溝渠GCT。形成於第二主動圖案F2與第三主動圖案F3之間的犧牲層20以及形成於第三主動圖案F3與第五主動圖案F5之間的犧牲層20可藉由閘極切口溝渠GCT暴露出。
參照圖20，可移除藉由閘極切口溝渠GCT暴露出的犧牲層20。
參照圖21及圖22，可在第二主動圖案F2與第三主動圖案F3之間在其中犧牲層20被移除的部分中形成第二擋壩122。此外，可在第三主動圖案F3與第五主動圖案F5之間在其中犧牲層20被移除的部分中形成第四擋壩124。此外，可在第三主動圖案F3與第四主動圖案F4之間在其中犧牲層20被移除的部分中形成第三擋壩123。
隨後，可在閘極切口溝渠GCT內部形成第二閘極切口132及第三閘極切口133。具體而言，在形成於第二擋壩122上的閘極切口溝渠GCT內部形成第二閘極切口132，且可在形成於第四擋壩124上的閘極切口溝渠GCT內部形成第三閘極切口133。
參照圖23，可在場絕緣層105的上表面105a、被暴露出的第二主動圖案F2至第四主動圖案F4中的每一者的側壁、被暴露出的第一半導體層11、被暴露出的第二半導體層12、被暴露出的第二擋壩至第四擋壩122、123及124、被暴露出的虛設閘極DG以及第二罩幕圖案M2上形成間隔件材料層111M。
參照圖24，可藉由蝕刻製程蝕刻第一半導體層11、第二半導體層12、第三主動圖案F3的形成於虛設閘極DG的兩側上的部分及第四主動圖案F4的形成於虛設閘極DG的兩側上的部分。在執行蝕刻製程的同時，可分別暴露出第二罩幕圖案M2的上表面及場絕緣層105的上表面105a。可藉由蝕刻製程在第三擋壩123的側壁、虛設閘極DG的側壁及第二罩幕圖案M2的側壁上形成閘極間隔件111。
參照圖25，可蝕刻被暴露出的第二半導體層12中的每一者的側壁的部分。隨後，可在其中第二半導體層12被蝕刻的部分中形成內部間隔件114。
隨後，可在第三主動圖案F3及第四主動圖案F4中的每一者中在虛設閘極DG的兩側上形成源極/汲極區140。隨後，可形成第一層間絕緣膜150以覆蓋場絕緣層105的上表面105a、閘極間隔件111及源極/汲極區140。
參照圖26及圖27，可藉由修平製程移除第二罩幕圖案M2、第一層間絕緣膜150的部分、第二閘極切口132及第三閘極切口133。在執行修平製程之後，可暴露出虛設閘極DG。
參照圖28及圖29，可移除虛設閘極DG、襯墊層30及第一半導體層11。
參照圖30及圖31，可在其中虛設閘極DG、襯墊層30及第一半導體層11被移除的部分處依序形成閘極絕緣層112、第一閘電極G1至第四閘電極G4及頂蓋圖案113。
參照圖2至圖4，在第一層間絕緣膜150上形成第二層間絕緣膜155之後，可形成在垂直方向DR3上穿透第二層間絕緣膜155及頂蓋圖案113的閘極接觸件160。隨後，在第二層間絕緣膜155上依序形成蝕刻終止膜170及第三層間絕緣膜175之後，可形成在垂直方向DR3上穿透蝕刻終止膜170及第三層間絕緣膜175的通孔180。
在根據本揭露的一些實施例的所述半導體裝置及所述用於製作所述半導體裝置的方法中，由於使用具有被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處的下表面的犧牲層20而形成閘極切口，因此藉由在維持場絕緣層105的同時有效地分離閘電極，可改善所述半導體裝置的可靠性。在根據本揭露的一些實施例的所述半導體裝置及所述用於製作所述半導體裝置的方法中，閘電極可形成於其中在藉由使用犧牲層20形成閘極切口的製程中重新設置犧牲層20的第三擋壩123上。此外，形成於閘電極的下表面上的第三擋壩123的下表面123a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。
在下文中，將參照圖32至圖40闡述根據本揭露的一些其他實施例的用於製作半導體裝置的方法。將主要闡述與圖5至圖31中所示用於製作半導體裝置的方法的不同之處。
圖32至圖40是用於闡釋根據本揭露一些其他實施例的用於製作半導體裝置的方法的中間階段圖。
參照圖32及圖33，在執行圖5至圖18中所示製程之後，可移除犧牲層（例如，圖17所示犧牲層20）。可經由被暴露出的虛設閘極DG在第一方向DR1上的側壁移除犧牲層（例如，圖17所示犧牲層20）。
參照圖34及圖35，可在第二主動圖案F2與第三主動圖案F3之間在其中犧牲層（例如，圖17所示犧牲層20）被移除的部分中形成第二擋壩122。此外，可在第三主動圖案F3與第五主動圖案F5之間在其中犧牲層（例如，圖17所示犧牲層20）被移除的部分中形成第四擋壩124。此外，可在第三主動圖案F3與第四主動圖案F4之間在其中犧牲層（例如，圖17所示犧牲層20）被移除的部分中形成第三擋壩123。
隨後，可在場絕緣層105的上表面105a、被暴露出的第二主動圖案F2至第四主動圖案F4中的每一者的側壁、被暴露出的第一半導體層11、被暴露出的第二半導體層12及被暴露出的第二擋壩至第四擋壩122、123及124、被暴露出的虛設閘極DG以及第二罩幕圖案M2上形成間隔件材料層111M。
參照圖36，可藉由蝕刻製程蝕刻第一半導體層11、第二半導體層12、第三主動圖案F3的形成於虛設閘極DG的兩側上的部分及第四主動圖案F4的形成於虛設閘極DG的兩側上的部分。在執行蝕刻製程的同時，可暴露出第二罩幕圖案M2的上表面及場絕緣層105的上表面105a中的每一者。可藉由蝕刻製程在第三擋壩123的側壁、虛設閘極DG的側壁及第二罩幕圖案M2的側壁上形成閘極間隔件111。
參照圖37，可蝕刻被暴露出的第二半導體層12的側壁的部分。隨後，可在其中第二半導體層12被蝕刻的部分中形成內部間隔件114。
隨後，可在第三主動圖案F3及第四主動圖案F4中的每一者中在虛設閘極DG的兩側上形成源極/汲極區140。隨後，可形成第一層間絕緣膜150以覆蓋場絕緣層105的上表面105a、閘極間隔件111及源極/汲極區140。
參照圖38及圖39，可藉由修平製程移除第二罩幕圖案M2及第一層間絕緣膜150的部分。在執行修平製程之後，可暴露出虛設閘極DG。
隨後，可在第二主動圖案F2與第三主動圖案F3之間以及第三主動圖案F3與第五主動圖案F5之間蝕刻虛設閘極DG及襯墊層30，藉此形成閘極切口溝渠GCT。第二擋壩122及第四擋壩124可藉由閘極切口溝渠GCT暴露出。
參照圖40，可在閘極切口溝渠GCT內部形成第二閘極切口132及第三閘極切口133。具體而言，可在形成於第二擋壩122上的閘極切口溝渠GCT內部形成第二閘極切口132，且可在形成於第四擋壩124上的閘極切口溝渠GCT內部形成第三閘極切口133。
隨後，在執行圖28至圖31中所示製程之後，依序形成第二層間絕緣膜155、閘極接觸件160、蝕刻終止膜170、第三層間絕緣膜175及通孔180，且可製作圖2至圖4中所示半導體裝置。
在下文中，將參照圖41闡述根據本揭露的一些其他示例性實施例的半導體裝置。將主要闡述與圖2至圖4中所示半導體裝置的不同之處。
圖41是用於闡釋根據本揭露一些其他實施例的半導體裝置的剖視圖。
參照圖41，在根據本揭露一些其他示例性實施例的半導體裝置中，第二閘極切口132及第三閘極切口133中的每一者可與第一閘電極G1接觸。舉例而言，閘極絕緣層212不設置於第二閘極切口132與第一閘電極G1之間。此外，閘極絕緣層212不設置於第三閘極切口133與第一閘電極G1之間。
在下文中，將參照圖42至圖47闡述根據本揭露的一些其他示例性實施例的用於製作半導體裝置的方法。將主要闡述與圖5至圖40中所示用於製作半導體裝置的方法的不同之處。
圖42至圖47是用於闡釋根據本揭露一些其他示例性實施例的用於製作半導體裝置的方法的中間階段圖。
參照圖42及圖43，在執行圖5至圖18及圖32至圖37中所示製程之後，可藉由修平製程移除第二罩幕圖案M2及第一層間絕緣膜150的部分。在執行修平製程之後，可暴露出虛設閘極DG。
參照圖44及圖45，可移除虛設閘極DG、襯墊層30及第一半導體層11。接下來，可在其中虛設閘極DG、襯墊層30及第一半導體層11被移除的部分中依序形成閘極絕緣層212、第一閘電極G1至第四閘電極G4及頂蓋圖案113。
參照圖46，可在第二主動圖案F2與第三主動圖案F3之間以及第三主動圖案F3與第五主動圖案F5之間蝕刻頂蓋圖案113、第一閘電極G1及閘極絕緣層212，藉此形成閘極切口溝渠GCT。第二擋壩122及第四擋壩124可藉由閘極切口溝渠GCT暴露出。
參照圖47，可在閘極切口溝渠GCT內部形成第二閘極切口132及第三閘極切口133。具體而言，可在形成於第二擋壩122上的閘極切口溝渠GCT內部形成第二閘極切口132，且可在形成於第四擋壩124上的閘極切口溝渠GCT內部形成第三閘極切口133。
隨後，依序形成第二層間絕緣膜155、閘極接觸件160、蝕刻終止膜170、第三層間絕緣膜175及通孔180，且可製作圖41中所示半導體裝置。
在下文中，將參照圖48闡述根據本揭露一些其他示例性實施例的半導體裝置。將主要闡述與圖2至圖4中所示半導體裝置的不同之處。
圖48是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。
參照圖48，在根據本揭露的一些其他示例性實施例的半導體裝置中，閘極切口與擋壩可包含相同的材料。舉例而言，第二閘極切口332及第三閘極切口333中的每一者可包含與第二擋壩122及第四擋壩124中的每一者相同的材料。
在下文中，將參照圖49闡述根據本揭露的一些其他示例性實施例的半導體裝置。將主要闡述與圖2至圖4中所示半導體裝置的不同之處。
圖49是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。
參照圖49，在根據本揭露的一些其他示例性實施例的半導體裝置中，第二擋壩422在第二方向DR2上的寬度W5可小於第二閘極切口132在第二方向DR2上的寬度W3。第二擋壩422在第二方向DR2上的寬度W5可大於第四擋壩124在第二方向DR2上的寬度W2。第二擋壩422的下表面422a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。第二擋壩422可由與第二擋壩122的材料相同的材料製成。
在下文中，將參照圖50闡述根據本揭露一些其他示例性實施例的半導體裝置。將主要闡述與圖2至圖4中所示半導體裝置的不同之處。
圖50是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。
參照圖50，在根據本揭露一些其他實施例的半導體裝置中，第二擋壩522在第二方向DR2上的寬度W6可大於第二閘極切口132在第二方向DR2上的寬度W3。第二擋壩522在第二方向DR2上的寬度W6可大於第四擋壩124在第二方向DR2上的寬度W2。第二擋壩522的下表面522a可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。第二擋壩522可由與第二擋壩122的材料相同的材料製成。
在下文中，將參照圖51闡述根據本揭露一些其他示例性實施例的半導體裝置。將主要闡述與圖2至圖4中所示半導體裝置的不同之處。
圖51是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。
參照圖51，在根據本揭露一些其他示例性實施例的半導體裝置中，第二閘極切口632可能在垂直方向DR3上與第二擋壩122未對準。第二閘極切口632可設置於閘極切口溝渠GCT6內部，閘極切口溝渠GCT6在第二擋壩122上在垂直方向DR3上與第二擋壩122未對準。
舉例而言，第二閘極切口632可包括第一側壁632s1及在第二方向DR2上與第一側壁632s1相對的第二側壁632s2。第二閘極切口632的第一側壁632s1可在垂直方向DR3上與第二擋壩122交疊。第二閘極切口632的第二側壁632s2可能在垂直方向DR3上不與第二擋壩122交疊。第二閘極切口632的第二側壁632s2可在垂直方向DR3上與第一閘電極G1交疊。
在下文中，將參照圖52至圖54闡述根據本揭露一些其他示例性實施例的半導體裝置。將主要闡述與圖1至圖4中所示半導體裝置的不同之處。
圖52是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的佈局圖。圖53是沿圖52所示的線E-E’截取的剖視圖。圖54是沿圖52所示的線F-F’截取的剖視圖。
參照圖52至圖54，根據本揭露的一些其他示例性實施例的半導體裝置可包括鰭型電晶體（fin type transistor，FinFET）。舉例而言，根據本揭露的一些其他示例性實施例的半導體裝置包括基板100、第一主動區AR1至第五主動區AR5、第一主動圖案F11至第十主動圖案F20、場絕緣層105、第一閘電極G11至第四閘電極G14、閘極間隔件111、閘極絕緣層712、頂蓋圖案113、第一擋壩121至第五擋壩125、第一閘極切口131至第四閘極切口134、源極/汲極區740、第一層間絕緣膜150、第二層間絕緣膜155、閘極接觸件160、蝕刻終止膜170、第三層間絕緣膜175及通孔180。
第一主動區AR1至第五主動區AR5中的每一者可在垂直方向DR3上自基板100突出。第一主動區AR1至第五主動區AR5中的每一者可由形成於基板100上的深溝渠DT界定。
第一主動區AR1可在第一方向DR1上縱向地延伸。第二主動區AR2可在第二方向DR2上與第一主動區AR1間隔開。第二主動區AR2可在第一方向DR1上縱向地延伸。第三主動區AR3可在第二方向DR2上與第二主動區AR2間隔開。第三主動區AR3可在第一方向DR1上縱向地延伸。
第四主動區AR4可在第二方向DR2上與第二主動區AR2間隔開。第四主動區AR4可在第一方向DR1上與第三主動區AR3間隔開。第四主動區AR4可在第一方向DR1上延伸。第五主動區AR5可在第二方向DR2上與第三主動區AR3及第四主動區AR4中的每一者間隔開。第五主動區AR5可在第一方向DR1上延伸。
第一主動圖案F11及第二主動圖案F12中的每一者可在第一主動區AR1上在第一方向DR1上延伸。第二主動圖案F12可在第二方向DR2上與第一主動圖案F11間隔開。第三主動圖案F13及第四主動圖案F14中的每一者可在第二主動區AR2上在第一方向DR1上延伸。第四主動圖案F14可在第二方向DR2上與第三主動圖案F13間隔開。
第五主動圖案F15及第六主動圖案F16中的每一者可在第三主動區AR3上在第一方向DR1上縱向地延伸。第六主動圖案F16可在第二方向DR2上與第五主動圖案F15間隔開。第七主動圖案F17及第八主動圖案F18中的每一者可在第四主動區AR4上在第一方向DR1上縱向地延伸。第八主動圖案F18可在第二方向DR2上與第七主動圖案F17間隔開。第七主動圖案F17及第八主動圖案F18中的每一者可在第一方向DR1上與第五主動圖案F15及第六主動圖案F16中的每一者間隔開。
第九主動圖案F19及第十主動圖案F20中的每一者可在第五主動區AR5上在第一方向DR1上縱向地延伸。第十主動圖案F20可在第二方向DR2上與第九主動圖案F19間隔開。
第一閘電極G11及第二閘電極G12中的每一者可在第一主動圖案F11至第六主動圖案F16以及第九主動圖案F19及第十主動圖案F20上在第二方向DR2上縱向地延伸。第二閘電極G12可在第一方向DR1上與第一閘電極G11間隔開。第三閘電極G13可在第一主動圖案F11至第四主動圖案F14以及第九主動圖案F19及第十主動圖案F20上在第二方向DR2上縱向地延伸。第三閘電極G13可在第一方向DR1上與第二閘電極G12間隔開。第四閘電極G14可在第一主動圖案F11至第四主動圖案F14以及第七主動圖案F17至第十主動圖案F20上在第二方向DR2上縱向地延伸。第四閘電極G14可在第一方向DR1上與第三閘電極G13間隔開。
第一擋壩121可在第二主動圖案F12與第三主動圖案F13之間設置於場絕緣層105上。第二擋壩122可在第四主動圖案F14與第五主動圖案F15之間以及第四主動圖案F14與第七主動圖案F17之間設置於場絕緣層105上。
第三擋壩123可在第三主動區AR3與第四主動區AR4之間設置於場絕緣層105上。第三擋壩123可在第二方向DR2上縱向地延伸。第三閘電極G13的部分可在第三主動區AR3與第四主動區AR4之間設置於第三擋壩123上。
第四擋壩124可在第六主動圖案F16與第九主動圖案F19之間設置於場絕緣層105上。第五擋壩125可在第八主動圖案F18與第九主動圖案F19之間設置於場絕緣層105上。第一擋壩121至第五擋壩125中的每一者的下表面可被形成為位於較場絕緣層105的上表面105a的垂直水平高度低的垂直水平高度處。
閘極絕緣層712可設置於第一閘電極G11至第四閘電極G14中的每一者與閘極間隔件111之間。閘極絕緣層712可設置於第一閘電極G11至第四閘電極G14中的每一者與第一主動圖案F11至第十主動圖案F20中的每一者之間。閘極絕緣層712可設置於第一閘電極G11至第四閘電極G14中的每一者與場絕緣層105之間。
此外，閘極絕緣層712可設置於第一閘電極G11至第四閘電極G14中的每一者與第一擋壩121至第五擋壩125之間。閘極絕緣層712可設置於第一閘電極G11至第四閘電極G14中的每一者與第一閘極切口131至第四閘極切口134中的每一者之間。
源極/汲極區740可在第一主動圖案F11至第十主動圖案F20中的每一者上設置於第一閘電極G11至第四閘電極G14中的每一者的至少一側上。
作為詳細說明的總結，熟習此項技術者將理解，在不實質上背離本揭露的原理的情況下，可對較佳實施例作出諸多變化及修改。因此，本揭露的所揭露較佳實施例僅是以一般性及闡述性意義使用，且不用於限制目的。
10:堆疊結構 11:第一半導體層 12:第二半導體層 20:犧牲層 20a、122a、123a、124a、422a、522a:下表面 30:襯墊層 100:基板 105:場絕緣層 105a:上表面 105M:絕緣材料層 111:閘極間隔件 111M:間隔件材料層 112、212、712:閘極絕緣層 113:頂蓋圖案 114:內部間隔件 121:第一擋壩 122、422、522:第二擋壩 123:第三擋壩 124:第四擋壩 125:第五擋壩 131:第一閘極切口 132、332、632:第二閘極切口 133、333:第三閘極切口 134:第四閘極切口 140、740:源極/汲極區 150:第一層間絕緣膜 155:第二層間絕緣膜 160:閘極接觸件 170:蝕刻終止膜 175:第三層間絕緣膜 180:通孔 632s1、F3_s1、F4_s1:第一側壁 632s2、F3_s2、F4_s2:第二側壁 A-A’、B-B’、C-C’、E-E’、F-F’:線 AR1:第一主動區 AR2:第二主動區 AR3:第三主動區 AR4:第四主動區 AR5:第五主動區 DG:虛設閘極 DR1:第一方向 DR2:第二方向 DR3:垂直方向 DT:深溝渠 F1、F11:第一主動圖案 F2、F12:第二主動圖案 F3、F13:第三主動圖案 F4、F14:第四主動圖案 F5、F15:第五主動圖案 F16:第六主動圖案 F17:第七主動圖案 F18:第八主動圖案 F19:第九主動圖案 F20:第十主動圖案 G1、G11:第一閘電極 G2、G12:第二閘電極 G3、G13:第三閘電極 G4、G14:第四閘電極 GCT、GCT6:閘極切口溝渠 GT:閘極溝渠 M1:第一罩幕圖案 M2:第二罩幕圖案 NW:奈米片 P1:第一節距 P2:第二節距 T1:第一溝渠 T2:第二溝渠 T3:第三溝渠 W1、W2、W3、W4、W5、W6:寬度
藉由參照隨附圖式詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更顯而易見，在全部隨附圖式中，相同的參考編號指代相同的元件。在圖式中： 圖1是用於闡釋根據本揭露一些示例性實施例的半導體裝置的佈局圖。 圖2是沿圖1所示的A-A’截取的剖視圖。 圖3是沿圖1所示的B-B’截取的剖視圖。 圖4是沿圖1所示的C-C’截取的剖視圖。 圖5至圖31是用於闡釋根據本揭露一些示例性實施例的用於製作半導體裝置的方法的中間階段圖。 圖32至圖40是用於闡釋根據本揭露一些其他示例性實施例的用於製作半導體裝置的方法的中間階段圖。 圖41是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。 圖42至圖47是用於闡釋根據本揭露一些其他示例性實施例的用於製作半導體裝置的方法的中間階段圖。 圖48是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。 圖49是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。 圖50是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。 圖51是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的剖視圖。 圖52是用於闡釋根據本揭露一些其他示例性實施例的半導體裝置的佈局圖。 圖53是沿圖52所示的E-E’截取的剖視圖。 圖54是沿圖52所示的F-F’截取的剖視圖。
121:第一擋壩
122:第二擋壩
123:第三擋壩
124:第四擋壩
125:第五擋壩
131:第一閘極切口
132:第二閘極切口
133:第三閘極切口
134:第四閘極切口
A-A’、B-B’、C-C’:線
DR1:第一方向
DR2:第二方向
DR3:垂直方向
F1:第一主動圖案
F2:第二主動圖案
F3:第三主動圖案
F3_s1、F4_s1:第一側壁
F3_s2、F4_s2:第二側壁
F4:第四主動圖案
F5:第五主動圖案
G1:第一閘電極
G2:第二閘電極
G3:第三閘電極
G4:第四閘電極
P1:第一節距
P2:第二節距

Claims (20)

  1. 一種半導體裝置，包括： 基板； 第一主動圖案，在所述基板上在第一方向上縱向地延伸，且所述第一主動圖案包括第一側壁及與所述第一側壁相對的第二側壁； 第二主動圖案，在所述第一方向上與所述第一主動圖案間隔開，所述第二主動圖案在所述第一方向上縱向地延伸，且所述第二主動圖案包括第一側壁及與所述第一側壁相對的第二側壁； 場絕緣層，在所述基板上環繞所述第一主動圖案及所述第二主動圖案中的每一者的側壁； 第一擋壩，設置於所述第一主動圖案與所述第二主動圖案之間，且所述第一擋壩具有位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處的下表面； 第二擋壩，在不同於所述第一方向的第二方向上與所述第一主動圖案的所述第一側壁間隔開，且所述第二擋壩具有位於較所述場絕緣層的所述上表面的垂直水平高度低的垂直水平高度處的下表面； 第一閘電極，在所述第一主動圖案與所述第二主動圖案之間設置於所述第一擋壩上，且所述第一閘電極在所述第二方向上縱向地延伸； 第二閘電極，在所述第一方向上與所述第一閘電極間隔開，且所述第二閘電極在所述第一主動圖案上在所述第二方向上縱向地延伸；以及 第一閘極切口，在所述第二方向上與所述第一主動圖案的所述第一側壁及所述第二主動圖案的所述第一側壁中的每一者間隔開，所述第一閘極切口在所述第一擋壩上在所述第一方向上縱向地延伸，且所述第一閘極切口與所述第一閘電極及所述第二閘電極中的每一者相交。
  2. 如請求項1所述的半導體裝置，更包括： 第三擋壩，在所述第二方向上與所述第一主動圖案的所述第二側壁間隔開，且所述第三擋壩具有位於較所述場絕緣層的所述上表面的垂直水平高度低的垂直水平高度處的下表面；以及 第二閘極切口，在所述第二方向上與所述第一主動圖案的所述第二側壁間隔開，所述第二閘極切口在所述第三擋壩上在所述第一方向上縱向地延伸，且所述第二閘極切口與所述第二閘電極相交， 其中所述第二擋壩在所述第二方向上的寬度大於所述第三擋壩在所述第二方向上的寬度。
  3. 如請求項2所述的半導體裝置，其中所述第三擋壩在所述第二方向上的所述寬度小於所述第二閘極切口在所述第二方向上的寬度。
  4. 如請求項1所述的半導體裝置，更包括： 閘極絕緣層，設置於所述第一閘電極與所述第一擋壩之間以及所述第一閘電極與所述第一閘極切口之間。
  5. 如請求項1所述的半導體裝置，其中所述第一擋壩包含不同於所述第一閘極切口的材料。
  6. 如請求項1所述的半導體裝置，更包括： 多個奈米片，在所述第一主動圖案上被設置成在垂直方向上彼此間隔開， 其中所述第二閘電極環繞所述多個奈米片。
  7. 如請求項1所述的半導體裝置，其中所述第一閘極切口的側壁與所述第二閘電極接觸。
  8. 如請求項1所述的半導體裝置，其中所述第二擋壩在所述第二方向上的寬度不同於所述第一閘極切口在所述第二方向上的寬度。
  9. 如請求項1所述的半導體裝置，其中所述第一閘極切口包括第一側壁及與所述第一側壁相對的第二側壁， 其中所述第一閘極切口的所述第一側壁在垂直方向上與所述第二擋壩交疊，且 其中所述第一閘極切口的所述第二側壁在所述垂直方向上不與所述第二擋壩交疊。
  10. 一種半導體裝置，包括： 基板； 第一主動圖案，在所述基板上在第一方向上縱向地延伸； 第二主動圖案，在不同於所述第一方向的第二方向上與所述第一主動圖案間隔開，且所述第二主動圖案在所述第一方向上縱向地延伸； 第三主動圖案，在所述第一方向上與所述第二主動圖案間隔開，且所述第三主動圖案在所述第一方向上縱向地延伸； 第四主動圖案，在所述第二方向上與所述第二主動圖案及所述第三主動圖案中的每一者間隔開，且所述第四主動圖案在所述第一方向上縱向地延伸； 場絕緣層，環繞所述第一主動圖案至所述第四主動圖案中的每一者的側壁； 第一擋壩，設置於所述第二主動圖案與所述第三主動圖案之間，且所述第一擋壩在所述第二方向上縱向地延伸； 第二擋壩，設置於所述第一主動圖案與所述第二主動圖案之間； 第三擋壩，設置於所述第二主動圖案與所述第四主動圖案之間； 第一閘極切口，在所述第一主動圖案與所述第二主動圖案之間在所述第一方向上縱向地延伸，且所述第一閘極切口設置於所述第一擋壩及所述第二擋壩上； 第二閘極切口，在所述第二主動圖案與所述第四主動圖案之間在所述第一方向上延伸，且所述第二閘極切口設置於所述第三擋壩上； 第一閘電極，在所述第二主動圖案與所述第三主動圖案之間設置於所述第一擋壩上，所述第一閘電極在所述第二方向上縱向地延伸，且所述第一閘電極與所述第一閘極切口相交；以及 第二閘電極，在所述第一方向上與所述第一閘電極間隔開，所述第二閘電極在所述第二主動圖案上在所述第二方向上縱向地延伸，且所述第二閘電極與所述第一閘極切口及所述第二閘極切口中的每一者相交， 其中所述第二主動圖案與所述第三主動圖案之間的所述第一擋壩的下表面位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處，且 其中所述第二擋壩在所述第二方向上的寬度大於所述第三擋壩在所述第二方向上的寬度。
  11. 如請求項10所述的半導體裝置，其中所述第一主動圖案與所述第二主動圖案之間在所述第二方向上的第一節距大於所述第二主動圖案與所述第四主動圖案之間在所述第二方向上的第二節距。
  12. 如請求項10所述的半導體裝置，其中所述第三擋壩在所述第二方向上的所述寬度小於所述第二閘極切口在所述第二方向上的寬度。
  13. 如請求項10所述的半導體裝置，其中所述第一擋壩包含與所述第一閘極切口相同的材料。
  14. 一種用於製作半導體裝置的方法，所述方法包括： 在基板上形成在第一方向上彼此間隔開的第一主動圖案與第二主動圖案，所述第一主動圖案及所述第二主動圖案中的每一者在所述第一方向上縱向地延伸； 在所述基板、所述第一主動圖案及所述第二主動圖案上形成絕緣材料層； 在所述第一主動圖案與所述第二主動圖案之間在由所述絕緣材料層界定的溝渠內部形成犧牲層； 蝕刻所述絕緣材料層的部分以形成場絕緣層，所述犧牲層的下表面被形成為位於較所述場絕緣層的上表面的垂直水平高度低的垂直水平高度處； 在所述犧牲層的上表面上形成在不同於所述第一方向的第二方向上縱向地延伸的虛設閘極； 移除所述犧牲層； 在被移除所述犧牲層的部分中形成擋壩； 沿所述擋壩的側壁及所述虛設閘極的側壁形成閘極間隔件； 移除形成於所述擋壩上的所述虛設閘極以形成閘極溝渠；以及 在所述閘極溝渠內部形成閘電極。
  15. 如請求項14所述的用於製作所述半導體裝置的方法，其中形成所述第一主動圖案及所述第二主動圖案包括： 形成其中在所述基板上交替地堆疊有第一半導體層及第二半導體層的堆疊結構； 在所述堆疊結構上形成罩幕圖案；以及 使用所述罩幕圖案蝕刻所述堆疊結構以及所述基板的部分，以在所述堆疊結構下方形成所述第一主動圖案及所述第二主動圖案。
  16. 如請求項14所述的用於製作所述半導體裝置的方法，其中移除所述犧牲層包括： 蝕刻所述虛設閘極的部分以形成閘極切口溝渠，所述閘極切口溝渠在所述第二方向上與所述第一主動圖案及所述第二主動圖案間隔開且在所述第一方向上縱向地延伸；以及 經由所述閘極切口溝渠移除所述犧牲層。
  17. 如請求項16所述的用於製作所述半導體裝置的方法，更包括： 在被移除所述犧牲層的所述部分中形成所述擋壩之後，在所述閘極切口溝渠內部在所述擋壩上形成閘極切口。
  18. 如請求項14所述的用於製作所述半導體裝置的方法，更包括： 在形成所述閘極間隔件之後，蝕刻所述虛設閘極的部分以形成閘極切口溝渠，所述閘極切口溝渠在所述第二方向上與所述第一主動圖案及所述第二主動圖案間隔開且在所述第一方向上縱向地延伸；以及 在所述閘極切口溝渠內部在所述擋壩上形成閘極切口。
  19. 如請求項14所述的用於製作所述半導體裝置的方法，更包括： 在所述閘極溝渠內部形成所述閘電極之後，蝕刻所述閘電極的部分以形成閘極切口溝渠，所述閘極切口溝渠在所述第二方向上與所述第一主動圖案及所述第二主動圖案間隔開且在所述第一方向上縱向地延伸；以及 在所述閘極切口溝渠內部在所述擋壩上形成閘極切口。
  20. 如請求項14所述的用於製作所述半導體裝置的方法，其中所述犧牲層包含矽鍺。
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