TWI785992B - 半導體結構及其製造方法 - Google Patents
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Abstract
提供半導體結構的製造方法。形成第一主動區、第二主動區及第三主動區。在第一主動區、第二主動區及第三主動區之上形成第一介電層。在第一介電層中形成圖案化區域，圖案化區域包括空腔區及介電區，空腔區圍繞介電區，且介電區對應於第二主動區。在空腔區中形成填充層。在第一介電層上形成蓋層。在蓋層之上形成第二介電層。形成貫穿第二介電層、蓋層與第一介電層的多個第一接觸孔與至少一第二接觸孔。每個第一接觸孔暴露對應的第一主動區的一部分，第二接觸孔取代介電區並暴露第二主動區的一部分。在第一接觸孔與第二接觸孔中填入金屬層。
Description
本揭露是關於一種半導體結構及其製造方法，特別是關於一種可減少接觸孔的製程步驟的製造方法及其所形成的半導體結構。
在製造半導體結構的過程中，常需要多道製程來完成接觸孔(through hole)的連接，不僅耗時且對於對齊(alignment)的精準度要求較高。為了避免對齊不佳而產生斷路，部分接觸孔與填入其中的金屬連接線的寬度受到限制(例如，無法縮小)。隨著半導體結構日趨複雜(例如，體積變小、元件密度變大)，半導體結構的製造方法面臨更多的挑戰。
本揭露實施例提出一種半導體結構的製造方法，能有效降低形成接觸孔的製程數量，藉此縮短整體的製程時間與成本。此外，本揭露實施例的半導體結構的製造方法可提供更高的對齊容忍度，進而有效縮短接觸孔與填入其中的連接線的寬度，以降低半導體結構的體積並提升元件的密度。
本揭露的一些實施例包含一種半導體結構的製造方法，半導體結構的製造方法包含以下步驟。形成多個第一主動區、至少一第二主動區及至少一第三主動區，其中第一主動區界定單元區域，而第二主動區及第三主動區界定周邊區域。在第一主動區、第二主動區及第三主動區之上形成第一介電層。在第一介電層中形成圖案化區域，其中圖案化區域包括空腔區及介電區，空腔區圍繞介電區，且介電區對應於第二主動區。在空腔區中形成填充層。在第一介電層之上形成蓋層。在蓋層之上形成第二介電層。形成多個第一接觸孔與至少一第二接觸孔，其中第一接觸孔與第二接觸孔貫穿第二介電層、蓋層與第一介電層，每個第一接觸孔暴露對應的第一主動區的一部分，而第二接觸孔進一步取代介電區並暴露第二主動區的一部分。在第一接觸孔與第二接觸孔中填入多個金屬層。
本揭露的一些實施例包含一種半導體結構。半導體結構包含第一主動區、至少一第二主動區及至少一第三主動區，第一主動區界定單元區域，第二主動區及第三主動區界定周邊區域。半導體結構也包含第一介電層及蓋層，第一介電層設置於第一主動區、第二主動區及第三主動區之上並包含圖案化區域，圖案化區域對應於第二主動區，而蓋層設置於第一介電層之上。半導體結構更包含第二介電層，第二介電層設置於蓋層之上。此外，半導體結構包含多個第一金屬層及至少一第二金屬層，第一金屬層貫穿第二介電層、蓋層與第一介電層並與第一主動區電性連接，第二金屬層貫穿第二介電層、蓋層與第一介電層並與第二主動區電性連接。
為了簡便起見，第1A圖至第8圖中已省略半導體結構100的一些部件。
參照第1A圖，形成多個第一主動區(active area)A1、第二主動區A2及第三主動區A3。第一主動區A1界定半導體結構100的單元區域(cell region)C，而第二主動區A2及第三主動區A3界定半導體結構100的周邊區域(peripheral region)P。
第一主動區A1、第二主動區A2及第三主動區A3可包含導電材料，例如金屬、金屬矽化物、半導體材料、類似的材料或前述之組合，但本揭露不以此為限。
第一主動區A1、第二主動區A2及第三主動區A3可包含各種以如離子佈植及/或擴散製程所形成之p型摻雜區及/或n型摻雜區。第一主動區A1、第二主動區A2及第三主動區A3可透過物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、蒸鍍(evaporation)、濺鍍(sputtering)、類似的製程或前述之組合所形成，但本揭露不以此為限。
此外，可藉由各種隔離部件TI分隔第一主動區A1、第二主動區A2及第三主動區A3。舉例而言，隔離部件TI可包含淺溝槽隔離(shallow trench isolation, STI)，但本揭露不以此為限。形成隔離部件TI之步驟可包含蝕刻出溝槽，並於前述溝槽中填入絕緣材料(例如，氧化矽、氮化矽、或氮氧化矽)。
在一些實施例中，在第三主動區A3之上形成閘極結構G。舉例來說，閘極結構G可包含導電材料，例如金屬、金屬矽化物、類似的材料或前述之組合。閘極結構G例如可透過物理氣相沉積、化學氣相沉積、原子層沉積、蒸鍍、濺鍍、類似的製程或前述之組合所形成。
在一些實施例中，在第一主動區A1、第二主動區A2及第三主動區A3之上形成第一介電層D1。第一介電層D1可包含任何合適的介電材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數(low-κ)介電材料、氧化鋁、氮化鋁、類似的材料或前述之組合，但本揭露不以此為限。此外，第一介電層D1例如可透過沉積製程所形成，例如化學氣相沉積製程、原子層沉積製程、旋轉塗佈(spin-on coating)製程、類似的沉積製程或前述之組合。
參照第1A圖，在第一介電層D1中形成圖案化區域P1及圖案化區域P2。圖案化區域P1對應於第二主動區A2，而圖案化區域P2對應於閘極結構G(或第三主動區A3)。具體而言，將第一介電層D1圖案化，以形成圖案化區域P1及圖案化區域P2。第1B圖可例如是對應第1A圖中的圖案化區域P1的部分上視圖。要注意的是，第1B圖也可例如是對應第1A圖中的圖案化區域P2的部分上視圖。換言之，圖案化區域P1可具有與圖案化區域P2相同或類似的結構。
參照第1A圖與第1B圖，圖案化區域P1包含空腔區P11及介電區P13，空腔區P11圍繞介電區P13，且介電區P13對應於第二主動區A2。換言之，圖案化區域P1的介電區P13與第二主動區A2至少部分重疊。類似地，如第1A圖所示，圖案化區域P2包含空腔區P21及介電區P23，空腔區P21圍繞介電區P23，且介電區P23對應於閘極結構G(或第三主動區A3)。換言之，圖案化區域P2的介電區P23與第三主動區A3至少部分重疊。
此外，如第1A圖所示，在第一介電層D1中進一步形成圖案化區域P3，圖案化區域P3包含空腔區P31。具體而言，將第一介電層D1圖案化，以形成圖案化區域P3。舉例來說，圖案化區域P1、圖案化區域P2與圖案化區域P3可透過相同的(圖案化)製程同時所形成，但本揭露不以此為限。
在一些實施例中，係透過圖案化製程在第一介電層D1之上設置遮罩層(未繪示)，接著使用前述遮罩層作為蝕刻遮罩進行蝕刻製程，以形成圖案化區域P1、圖案化區域P2及/或圖案化區域P3(即，將第一介電層D1蝕刻出空腔區P11、空腔區P21及/或空腔區P31)。遮罩層可包含硬遮罩，例如包含氧化矽(SiO
2)、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、類似的材料或前述之組合。遮罩層可以是單層或多層結構。
遮罩層例如可透過沉積製程、微影製程、其他適當之製程或前述之組合所形成。沉積製程的範例如前所述，在此不重複。微影製程可例如包含光阻塗佈(例如，旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking，PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合。
參照第2圖，在空腔區P11、空腔區P21及空腔區P31中形成第一阻障層B1。具體而言，第一阻障層B1可形成於圖案化區域P1的空腔區P11的側壁及底部、圖案化區域P2的空腔區P21的側壁及底部，以及圖案化區域P3的空腔區P31的側壁及底部。在本實施例中，第一阻障層B1包含鈦(Ti)或氮化鈦(TiN)。此外，第一阻障層B1可透過沉積製程所形成，但本揭露不以此為限。沉積製程的範例如前所述，在此不重複。
參照第2圖、第3A圖與第3B圖，在空腔區P11、空腔區P21及空腔區P31中形成填充層M0。填充層M0形成於第一阻障層B1之上，並填滿圖案化區域P1的空腔區P11、圖案化區域P2的空腔區P21及圖案化區域P3的空腔區P31。在本實施例中，填充層M0包含鎢(W)。填充層M0可透過沉積製程所形成，但本揭露不以此為限。沉積製程的範例如前所述，在此不重複。
在形成第一阻障層B1與填充層M0之後，可執行平坦化製程。舉例來說，可執行化學機械研磨(chemical mechanical polishing, CMP)製程，使第一介電層D1的頂面、圖案化區域P1的頂面、圖案化區域P2的頂面與圖案化區域P3的頂面共平面。亦即，第一阻障層B1的最頂面與填充層M0的最頂面可與第一介電層D1的頂面共平面(即，不超過第一介電層D1的頂面)，但本揭露不以此為限。
參照第4圖，在第一介電層D1之上形成蓋層CL。舉例來說，蓋層CL可透過沉積製程所形成，但本揭露不以此為限。沉積製程的範例如前所述，在此不重複。蓋層CL可包含任何合適的介電材料，例如氧化矽、氮化矽、氮氧化矽、低介電常數(low-κ)介電材料、氧化鋁、氮化鋁、類似的材料或前述之組合，但本揭露不以此為限。要注意的是，蓋層CL的材料與第一介電層D1的材料不同，使後續在進行蝕刻製程時，蓋層CL與第一介電層D1的蝕刻速率不同(即，具有蝕刻選擇性)。
參照第5圖，在蓋層CL之上形成第二介電層D2。第二介電層D2的材料與製造方法可與第一介電層D1的材料與製造方法相同或類似，在此不重複，但本揭露不以此為限。
參照第6圖，形成多個第一接觸孔CH1與第二接觸孔CH2。舉例來說，可執行圖案化製程，以形成第一接觸孔CH1與第二接觸孔CH2，但本揭露不以此為限。圖案化製程的範例如前所述，在此不重複。在一些實施例中，第一接觸孔CH1與第二接觸孔CH2皆貫穿第二介電層D2、蓋層CL與第一介電層D1，每個第一接觸孔CH1暴露對應的第一主動區A1的一部分，第二接觸孔CH2進一步取代圖案化區域P1的介電區P13並暴露第二主動區A2的一部分。
類似地，形成第三接觸孔CH3與第四接觸孔CH4。舉例來說，可執行圖案化製程，以同時形成第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4，但本揭露不以此為限。第三接觸孔CH3貫穿第二介電層D2、蓋層CL與第一介電層D1的一部分，取代圖案化區域P2的介電區P23並暴露閘極結構G的一部分。第四接觸孔CH4貫穿第二介電層D2與蓋層CL，並暴露填入圖案化區域P3的空腔區P31中的填充層M0的一部分。
參照第7圖，在第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中形成第二阻障層B2。具體而言，第二阻障層B2可形成於第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4的側壁。第二阻障層B2的材料與製造方法可與第一阻障層B1的材料與製造方法相同或類似，在此不重複，但本揭露不以此為限。
參照第8圖，在第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中填入金屬層，以形成半導體結構100。具體而言，金屬層包含第一金屬層M1、第二金屬層M2、第三金屬層M3及第四金屬層M4，且分別形成於第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中。換言之，第一金屬層M1形成於第二阻障層B2之上，並填滿第一接觸孔CH1；第二金屬層M2形成於第二阻障層B2之上，並填滿第二接觸孔CH2；第三金屬層M3形成於第二阻障層B2之上，並填滿第三接觸孔CH3；第四金屬層M4形成於第二阻障層B2之上，並填滿第四接觸孔CH4。
如第8圖所示，第二阻障層B2的一部分位於第二金屬層M2與填充層M0之間。或者，第二阻障層B2的一部分位於第三金屬層M3與填充層M0之間。換言之，填充層M0位於第一阻障層B1與第二阻障層B2之間。更詳細而言，第一阻障層B1與第二阻障層B2包覆填充層M0的側壁與底部，但本揭露不限於此。
在本實施例中，第一金屬層M1、第二金屬層M2、第三金屬層M3及第四金屬層M4包含鎢(W)。此外，第一金屬層M1、第二金屬層M2、第三金屬層M3及第四金屬層M4可透過沉積製程所形成，但本揭露不以此為限。沉積製程的範例如前所述，在此不重複。
如第8圖所示，第一金屬層M1貫穿第二介電層D2、蓋層CL與第一介電層D1，並與第一主動區A1電性連接；第二金屬層M2貫穿第二介電層D2、蓋層CL與第一介電層D1，並與第二主動區A2電性連接；第三金屬層M3貫穿第二介電層D2、蓋層CL與部分第一介電層D1並與閘極結構G(電性)連接。
第一阻障層B1設置於圖案化區域P1的側壁與底部的至少一部分、圖案化區域P2的側壁與底部的至少一部分及/或圖案化區域P3的側壁與底部。第二阻障層B2設置於每個第一金屬層M1的側壁、第二金屬層M2與第三金屬層M3的至少部分側壁及/或第四金屬層M4的側壁。換言之，在圖案化區域P1中，填充層M0設置於第二金屬層M2與第一阻障層B1之間；在圖案化區域P2中，填充層M0設置於第三金屬層M3與第一阻障層B1之間；在圖案化區域P3中，第一阻障層B1包覆填充層M0的側壁與最底部，但本揭露不限於此。
如第8圖所示，每個第一金屬層M1具有實質上不變的(constant)寬度。要注意的是，第一金屬層M1的底部可能因製程因素(第一接觸孔CH1的底部收斂)，使第一金屬層M1的底部逐漸變窄，但第一金屬層M1的其他部分仍保持實質上不變的寬度。
第二金屬層M2包含第一連接部分M21、填充部分M23及第二連接部分M25，第一連接部分M21與第二主動區A2連接，填充部分M23填充於圖案化區域P1並與第一連接部分M21連接，而第二連接部分M25設置於填充部分M23之上並與填充部分M23連接。換言之，第二金屬層M2的第二連接部分M25可透過填充部分M23與第一連接部分M21電性連接。在一些實施例中，第二連接部分M25的寬度WM25大於第一連接部分M21的寬度WM21。如第8圖所示，第二阻障層B2設置於第一連接部分M21及第二連接部分M25的側壁。在本實施例中，第二阻障層B2進一步設置於填充部分M23的側壁，但本揭露不限於此。
類似地，在一些實施例中，第三金屬層M3包含第一連接部分M31、填充部分M33及第二連接部分M35，第一連接部分M31與閘極結構G連接，填充部分M33填充於圖案化區域P2並與第一連接部分M31連接，而第二連接部分M35設置於填充部分M33之上並與填充部分M33連接。換言之，第三金屬層M3的第二連接部分M35可透過填充部分M33與第一連接部分M31電性連接。在一些實施例中，第二連接部分M35的寬度WM35大於第一連接部分M31的寬度WM31。如第8圖所示，第二阻障層B2設置於第一連接部分M31及第二連接部分M35的側壁。在本實施例中，第二阻障層B2進一步設置於填充部分M33的側壁，但本揭露不限於此。
相較於習知的半導體結構的製造方法，在本揭露實施例的半導體結構100的製造方法中，可透過較少的製程數量形成接觸孔，藉此縮短整體的製程時間與成本。此外，由於第二金屬層M2可透過填充部分M23與第一連接部分M21電性連接，可提供更高的對齊容忍度，有效降低斷路(open)的可能性。
第9圖是根據本揭露一些實施例繪示半導體結構100的部分上視圖。傳統上在製造半導體結構的過程中，需要多道製程來完成接觸孔的連接，因而一般半導體結構的第一金屬層M1是分段形成且具有不同的寬度。相對地，如第8圖與第9圖所示，在本揭露的一些實施例中，位於單元區域C的第一接觸孔CH1是透過一圖案化製程直接貫穿第二介電層D2、蓋層CL與第一介電層D1，使得每個第一金屬層M1具有實質上不變的寬度。因此，能有效縮短第一接觸孔CH1與填入其中的連接線(即，第一金屬層M1)的寬度。
此外，由於可一次性地形成接觸孔，可減少為了對齊而加入的對齊標記(alignment mark)。再者，相較於習知技術透過至少兩次圖案化製程與填充(例如，沉積)製程形成接觸孔與金屬層，其形成的金屬層的整體寬度(例如，頂部寬度)較大，如第9圖所示，透過本揭露實施例的方法，可進一步縮小第一金屬層M1的整體寬度，進而縮短第一金屬層M1與周邊區域P的距離S1、S3以及相鄰的兩個第一金屬層M1在X方向上的距離S2，藉此降低半導體結構100的體積並提升元件的密度。
第10圖至第17圖是根據本揭露其他的實施例繪示半導體結構102的製造方法的各階段的部分剖面圖。舉例來說，第10圖所繪示的階段可例如接續於第1A圖所繪示的階段之後。類似地，為了簡便起見，第10圖至第17圖中已省略半導體結構102的一些部件。
參照第10圖，在圖案化區域P1的空腔區P11、圖案化區域P2的空腔區P21及圖案化區域P3的空腔區P31中形成第一阻障層B1’。第一阻障層B1’的形成位置與方法相似於前述第一阻障層B1，故不重述。在本實施例中，第一阻障層B1’包含鉭(Ta)。
參照第10圖與第11圖，在第一阻障層B1’之上形成填充層M0’，填充層M0’填滿空腔區P11、空腔區P21及空腔區P31。在本實施例中，填充層M0’包含旋塗碳(spin-on carbon, SOC)材料。類似地，在一些實施例中，在形成第一阻障層B1’與填充層M0’之後，可執行平坦化製程。
參照第12至14圖，在第一介電層D1之上形成蓋層CL。舉例來說，可在低於填充層M0’的玻璃轉換溫度(例如，攝氏300度)的條件下形成蓋層CL，但本揭露不以此為限。接著，在蓋層CL之上形成第二介電層D2。接著，形成多個第一接觸孔CH1與第二接觸孔CH2。如第14圖所示，第一接觸孔CH1與第二接觸孔CH2皆貫穿第二介電層D2、蓋層CL與第一介電層D1，每個第一接觸孔CH1暴露對應的第一主動區A1的一部分，第二接觸孔CH2進一步取代圖案化區域P1的介電區P13並暴露第二主動區A2的一部分。
類似地，形成第三接觸孔CH3與第四接觸孔CH4。舉例來說，可執行圖案化製程，以同時形成第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4，但本揭露不以此為限。第三接觸孔CH3貫穿第二介電層D2、蓋層CL與第一介電層D1的一部分，並暴露閘極結構G的一部分。第四接觸孔CH4貫穿第二介電層D2與蓋層CL，並暴露填入圖案化區域P3的空腔區P31中的填充層M0’的一部分。
參照第15圖，將填充層M0’移除。舉例來說，可透過濕式清洗(wet cleaning)製程將填充層M0’從圖案化區域P1的空腔區P11、圖案化區域P2的空腔區P21及圖案化區域P3的空腔區P31中移除，但本揭露不以此為限。
參照第16圖，在第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中形成第二阻障層B2’。具體而言，第二阻障層B2’可形成於第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4的側壁。第二阻障層B2’的材料可與第一阻障層B1’的材料相同或類似，在此不重複，但本揭露不以此為限。
參照第17圖，在第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中填入金屬層，以形成半導體結構102。具體而言，如第17圖所示，金屬層包含第一金屬層M1’、第二金屬層M2’、第三金屬層M3’及第四金屬層M4’，第一金屬層M1’、第二金屬層M2’、第三金屬層M3’及第四金屬層M4’分別形成於第一接觸孔CH1、第二接觸孔CH2、第三接觸孔CH3及第四接觸孔CH4中。
換言之，在一些實施例中，第一金屬層M1’形成於第二阻障層B2’之上，並填滿第一接觸孔CH1；第二金屬層M2’形成於第二阻障層B2’之上，並填滿第二接觸孔CH2及圖案化區域P1的空腔區P11；第三金屬層M3’形成於第二阻障層B2’之上，並填滿第三接觸孔CH3及圖案化區域P2的空腔區P21；第四金屬層M4’形成於第二阻障層B2’之上，並填滿第四接觸孔CH4及圖案化區域P3的空腔區P31。
在本實施例中，第一金屬層M1’、第二金屬層M2’、第三金屬層M3’及第四金屬層M4’包含銅(Cu)。此外，第一金屬層M1’、第二金屬層M2’、第三金屬層M3’及第四金屬層M4’可透過電鍍(electroplating)製程分別形成於第一接觸孔CH1、第二接觸孔CH2(及圖案化區域P1的空腔區P11)、第三接觸孔CH3(及圖案化區域P2的空腔區P21)及第四接觸孔CH4(及圖案化區域P3的空腔區P31)中，但本揭露不以此為限。
類似地，如第17圖所示，在一些實施例中，每個第一金屬層M1’具有實質上不變的寬度。要注意的是，第一金屬層M1’的底部可能因製程因素(第一接觸孔CH1的底部收斂)，使第一金屬層M1’的底部逐漸變窄，但第一金屬層M1’的其他部分仍保持實質上不變的寬度。
此外，如第17圖所示，在一些實施例中，第二金屬層M2’包含第一連接部分M21’、填充部分M23’及第二連接部分M25’，第一連接部分M21’與第二主動區A2連接，填充部分M23’填充於圖案化區域P1並與第一連接部分M21連接，而第二連接部分M25’設置於填充部分M23’之上並與填充部分M23’連接。換言之，第二金屬層M2’可透過填充部分M23’與第一連接部分M21’電性連接。
再者，如第17圖所示，在一些實施例中，第三金屬層M3’包含第一連接部分M31’、填充部分M33’及第二連接部分M35’，第一連接部分M31’與閘極結構G連接，填充部分M33’填充於圖案化區域P2並與第一連接部分M31’連接，而第二連接部分M35’設置於填充部分M33’之上並與填充部分M33’連接。換言之，第三金屬層M3’的第二連接部分M35’可透過填充部分M33’與第一連接部分M31’電性連接。
承上述說明，透過本揭露實施例的半導體結構的製造方法，能有效降低形成接觸孔的製程數量，藉此縮短整體的製程時間與成本。此外，本揭露實施例的半導體結構的製造方法可提供更高的對齊容忍度，進而有效縮短接觸孔與填入其中的連接線的寬度，以降低半導體結構的體積並提升元件的密度。
以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。
100,102:半導體結構
A1:第一主動區
A2:第二主動區
A3:第三主動區
B1,B1’:第一阻障層
B2,B2’:第二阻障層
C:單元區域
CH1:第一接觸孔
CH2:第二接觸孔
CH3:第三接觸孔
CH4:第四接觸孔
CL:蓋層
D1:第一介電層
D2:第二介電層
G:閘極結構
M0,M0’:填充層
M1,M1’:第一金屬層
M2,M2’:第二金屬層
M3,M3’:第三金屬層
M21,M31,M21’,M31’:第一連接部分
M23,M33,M23’,M33’:填充部分
M25,M35,M25’,M35’:第二連接部分
M4,M4’:第四金屬層
P:周邊區域
P1,P2,P3:圖案化區域
P11,P21,P31:空腔區
P13,P23:介電區
TI:隔離部件
WM21,WM25,WM31,WM35:寬度
X,Y,Z:座標軸
第1A圖、第2圖、第3A圖、第4圖至第8圖是根據本揭露一些實施例繪示半導體結構的製造方法的各階段的部分剖面圖。
第1B圖是對應第1A圖中的部分結構的上視圖。
第3B圖是對應第3A圖中的部分結構的上視圖。
第9圖是根據本揭露一些實施例繪示半導體結構的部分上視圖。
第10圖至第17圖是根據本揭露一些其他的實施例繪示半導體結構的製造方法的各階段的部分剖面圖。
100:半導體結構
A1:第一主動區
A2:第二主動區
A3:第三主動區
B1:第一阻障層
B2:第二阻障層
C:單元區域
CL:蓋層
D1:第一介電層
D2:第二介電層
G:閘極結構
M0:填充層
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
M21,M31:第一連接部分
M23,M33:填充部分
M25,M35:第二連接部分
M4:第四金屬層
P:周邊區域
P1,P2,P3:圖案化區域
TI:隔離部件
WM21,WM25,WM31,WM35:寬度
X,Z:座標軸
Claims (15)
- 一種半導體結構的製造方法，包括：形成複數個第一主動區、至少一第二主動區及至少一第三主動區，其中該些第一主動區界定一單元區域，而該第二主動區及該第三主動區界定一周邊區域；在該些第一主動區、該第二主動區及該第三主動區之上形成一第一介電層；在該第一介電層中形成一圖案化區域，其中該圖案化區域包括一空腔區及一介電區，該空腔區圍繞該介電區，且該介電區對應於該第二主動區；在該空腔區中形成填充層；在該第一介電層之上形成一蓋層；在該蓋層之上形成一第二介電層；形成複數個第一接觸孔與至少一第二接觸孔，其中該些第一接觸孔與該第二接觸孔貫穿該第二介電層、該蓋層與該第一介電層，每該第一接觸孔暴露該些第一主動區中的一個的一部分，該第二接觸孔進一步取代該介電區並暴露該第二主動區的一部分；以及在該些第一接觸孔與該第二接觸孔中填入複數個金屬層。
- 如請求項1之半導體結構的製造方法，更包括：在該第三主動區之上形成一閘極結構；其中在該第一介電層中形成另一圖案化區域，且該另一圖案化 區域的該介電區對應於該閘極結構。
- 如請求項1之半導體結構的製造方法，其中在該空腔區中形成填充層之前，更包括：在該空腔區中形成一第一阻障層。
- 如請求項3之半導體結構的製造方法，其中在該些第一接觸孔與該第二接觸孔中填入該些金屬層之前，更包括：在該些第一接觸孔與該第二接觸孔中形成一第二阻障層。
- 如請求項4之半導體結構的製造方法，其中該第一阻障層與該第二阻障層包括鈦或氮化鈦，而該填充層與該些金屬層包括鎢。
- 如請求項4之半導體結構的製造方法，其中該填充層包括旋塗碳材料。
- 如請求項6之半導體結構的製造方法，其中在形成該些第一接觸孔與該第二接觸孔之後，更包括：將該填充層移除。
- 如請求項6之半導體結構的製造方法，其中該第一阻障層與該第二阻障層包括鉭，而該些金屬層包括銅。
- 一種半導體結構，包括：複數個第一主動區，界定一單元區域；至少一第二主動區及至少一第三主動區，界定一周邊區域；一第一介電層，設置於該些第一主動區、該第二主動區及該第三主動區之上並包括一圖案化區域，該圖案化區域對應於該第 二主動區；一蓋層，設置於該第一介電層之上；一第二介電層，設置於該蓋層之上；複數個第一金屬層，貫穿該第二介電層、該蓋層與該第一介電層並與該些第一主動區電性連接；至少一第二金屬層，貫穿該第二介電層、該蓋層與該第一介電層並與該第二主動區電性連接；以及至少一第三金屬層，貫穿該第二介電層、該蓋層與部分的該第一介電層並對應於該第三主動區，其中該至少一第三金屬層的底部位於該至少一第二金屬層的底部上方。
- 如請求項9之半導體結構，其中每該第一金屬層具有不變的寬度。
- 如請求項9之半導體結構，更包括：一第一阻障層，設置於該圖案化區域的側壁與底部的至少一部分；及一第二阻障層，設置於每該第一金屬層的側壁與該第二金屬層的至少部分側壁。
- 如請求項11之半導體結構，其中該第二金屬層包括：一第一連接部分，與該第二主動區連接；一填充部分，填充於該圖案化區域並與該第一連接部分連接； 及一第二連接部分，設置於該填充部分之上並與該填充部分連接；其中該第二阻障層設置於該第一連接部分及該第二連接部分的側壁。
- 如請求項12之半導體結構，其中該第二連接部分的寬度大於該第一連接部分的寬度。
- 如請求項12之半導體結構，其中該第二阻障層進一步設置於該填充部分的側壁。
- 如請求項9之半導體結構，其中該些第一金屬層與該第二金屬層包括鎢或銅。
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