TWI785821B

TWI785821B - 發射器電路

Info

Publication number: TWI785821B
Application number: TW110136262A
Authority: TW
Inventors: 李冠舜
Original assignee: 晶焱科技股份有限公司
Priority date: 2021-07-30
Filing date: 2021-09-29
Publication date: 2022-12-01
Also published as: TW202306357A; CN113972904A; CN113972904B; US11515900B1

Abstract

一種適於數位隔離器之發射器電路，係接收一資料輸入訊號並耦合至隔離屏障，產生接收器輸入訊號並傳送至接收器電路，以產生資料輸出訊號。發射器電路根據資料輸入訊號之上升緣與下降緣產生一發射器輸出訊號，所述發射器電路包括響應於資料輸入訊號之該上升、下降緣輸出一轉換資料訊號的上下緣轉換器、接收該轉換資料訊號並據以產生一載波訊號的延遲邏輯單元、及接收該轉換資料訊號與載波訊號，以產生該發射器輸出訊號的AND邏輯閘。其中，基於載波訊號包含脈衝的數量係為有限且具有明確數量的，本發明係有效地降低功率消耗與電磁干擾等問題。

Description

發射器電路

本發明係有關於一種發送端的電路架構，特別是一種適於數位隔離器，且能有效降低其功率消耗及電磁干擾的發射器電路。

按，已知現有的隔離電路是可在兩個通訊區塊，例如：發送端電路（transmitter circuit ，TX）與接收端電路（receiver circuit，RX）之間提供電壓隔離的一種中介電路。此類的隔離電路一般可用來消除可避免的接地迴路，並且達到保護高壓敏感電路的功效。利用隔離電路，不僅可確保電路之間的電性絕緣與訊號隔離，在相異兩個通訊電路之間建立可靠的數據傳輸，以使得訊號可不受快速暫態共模雜訊（fast transient common mode noise）所干擾。在實際應用上，由於共模雜訊通常是可預期的，並且使用者操作所引起的干擾亦為無可避免的，因此，可確保訊號在傳輸間具備安全性與可靠度的隔離電路自然成為其中不可或缺的中介電路。目前已知在一些易受電壓湧浪、快速暫態與高噪影響的工業應用中，隔離電路遂已被廣泛地用於確保傳輸訊號的安全性和可靠度上。

請參閱第1圖所示，其係揭露先前技術中一種傳統隔離電路架構之示意圖，其中，兩個通訊區塊：發送端電路10與接收端電路20係各自連接於一接地電壓V _ss1和V _ss2，其中所設置的隔離電路係旨在將這兩個接地電壓V _ss1和V _ss2隔絕開來。發送端電路10包含發送器TX_1和TX_2，其中每一個發送器TX_1、TX_2係由一振盪器11與一混合器（mixer）12所組成。如第1圖所示，DI是發送端電路10的輸入訊號，並且經由發送器TX_1和TX_2產生發送端輸出訊號TXO_1和TXO_2。隔離電容22係配置於該發送端電路10與接收端電路20之間，以將來自發送端的發送端輸出訊號TXO_1和TXO_2耦合至接收端，以產生接收端輸入訊號RXIN_1和RXIN_2，並供該接收端電路20接收。接收端電路20包含接收器RX_1、接收器RX_2及一混合器21，其中，接收器RX_1接收該接收端輸入訊號RXIN_1，接收器RX_2接收該接收端輸入訊號RXIN_2，並通過與該些接收器RX_1、RX_2電性耦接的混合器21，產生一輸出訊號RO。請一併配合參閱第2圖所示，其係為根據第1圖之傳統隔離電路架構中其輸入訊號DI、發送端輸出訊號TXO_1和TXO_2、振盪器11之輸出振盪訊號OSC、接收端輸入訊號RXIN_1和RXIN_2、以及輸出訊號RO之波形圖。一般而言，輸出訊號RO的電壓位準通常會跟隨輸入訊號DI的電壓位準。

然而，如第1圖所示，值得注意的是，在傳統的隔離器電路架構中，在其發送端通常都必須配置有所述的振盪器11，而在此情況下，只要隔離器電路開始給電並運作，該振盪器11便會開始持續地輸出無限的脈波訊號（pulse carrier），如第2圖中的輸出振盪訊號OSC之波形所示，而這些無窮無盡的脈波訊號將會引起很龐大的功率消耗，以及引發嚴重的電磁干擾問題。除此之外，無論當輸入訊號DI是由邏輯狀態”0”轉態為邏輯狀態”1”，或者是由邏輯狀態”1” 轉態為邏輯狀態”0”時，該振盪器11都在持續地輸出無限的脈波訊號，這也將使得該發送端輸出訊號TXO_1和TXO_2極有可能產生劇烈的訊號抖動（jitter）問題。

再更進一步而言，從第1圖所示的傳統隔離器電路架構來看，可以明顯發現，在傳統的隔離器電路架構中，必須設置有至少兩組的訊號傳輸通道，也就是說，包含兩組的發送器TX_1、TX_2匹配接收器RX_1、RX_2係為無可避免的。在此情況下，電路的製作成本及其面積消耗也成為一大挑戰，緣此，也使得傳統的隔離器電路不敷使用，且無法被有效且廣泛地利用於業界。

因此，綜上所述，基於考量到上述所列之眾多問題點，極需要採納多方面的考量。故，本發明之發明人係有感於上述缺失之可改善，且依據多年來從事此方面之相關經驗，悉心觀察且研究之，並配合學理之運用，而提出一種設計新穎且有效改善上述缺失之本發明，其係揭露一種新穎且無需配置有傳統振盪器的發射端電路架構，通過此種創新的發射端電路架構，可以解決諸多先前技術所存在已久的缺失，同時降低其電路中的功率消耗及電磁干擾等問題，其具體之架構及實施方式，本申請人將詳述於下。

為解決習知技術存在的問題，本發明之一目的係在於提供一種新穎且極具創新的發射器電路，其係可適於一數位隔離器，並有助於降低其功率消耗與電磁干擾等問題。緣此，通過本發明所揭露之電路架構，其係可有效解決現有技術所存在已久的缺失，同時並維持精確的資料數據傳輸結果以及優越的系統穩健性。

另一方面而言，本發明之又一目的係在於揭露一種嶄新的發射器電路，在此種發射器電路中，無須設置有傳統的振盪器，其係通過設計一種創新的電路組成，來取代習知使用的振盪器。基於省卻了傳統振盪器的配置及使用，本申請案係可有效消弭過去所存在龐大功率耗損及電磁干擾等弊病。除此之外，發射器端所產生輸出訊號的抖動問題，也可獲得一併的改善。

再一方面而言，本發明之再一目的係在於提供一種由上下緣轉換器、延遲邏輯單元、以及AND邏輯閘所組成的發射器電路，藉由以等效的簡單性集成這些電路，本發明所揭露之發射器電路架構係可成功地維持相對較低的電路複雜度（complexity），因此可以廣泛應用於任何相關產業。

鑒於以上所揭本發明之諸多發明目的，此乃大幅改良先前技術之專利或論文所無法實現及應用的層面。緣此，基於實現上述所舉之諸多發明目的，本發明係旨在提供一種發射器電路，適於一數位隔離器，該數位隔離器包括一接收器電路與連接於該發射器電路與該接收器電路之間的一隔離屏障。所述的發射器電路係接收一資料輸入訊號並耦合至該隔離屏障，使該隔離屏障產生一接收器輸入訊號至該接收器電路，以令該接收器電路據以產生一資料輸出訊號。

其中，發射器電路係根據該資料輸入訊號產生一發射器輸出訊號（TXO），該發射器輸出訊號係包括一第一分部訊號與一第二分部訊號。發射器電路係響應於該資料輸入訊號從一第一邏輯狀態到一第二邏輯狀態的一第一轉態而開始產生所述的第一分部訊號，並且在該資料輸入訊號仍然在該第二邏輯狀態時停止產生所述的第一分部訊號。

之後，該發射器電路係響應於該資料輸入訊號從該第二邏輯狀態到該第一邏輯狀態的一第二轉態而開始產生所述的第二分部訊號，並且在該資料輸入訊號仍然在該第一邏輯狀態時停止產生所述的第二分部訊號。根據本發明之一較佳實施例，其中，所述的第一分部訊號之一第一操作時間與所述的第二分部訊號之一第二操作時間係為相異的。同時，基於該資料輸入訊號（DI）係為週期性的，且發射器輸出訊號（TXO）的電壓位準係跟隨該資料輸入訊號的電壓位準，本發明所公開之發射器輸出訊號（TXO）係為週期性的。

在本發明之一較佳實施例中，所述的發射器電路係包括：一上下緣轉換器、一延遲邏輯單元、以及一AND邏輯閘。其中，該上下緣轉換器係接收所述的資料輸入訊號，並響應於資料輸入訊號之一上升緣與一下降緣輸出一轉換資料訊號。該轉換資料訊號係包括一第一分區訊號與一第二分區訊號，該上下緣轉換器係響應該資料輸入訊號之該上升緣產生該第一分區訊號，並且在該資料輸入訊號到達該下降緣之前，終止產生該第一分區訊號。之後，該上下緣轉換器係響應該資料輸入訊號之該下降緣產生該第二分區訊號，並且在該資料輸入訊號到達下一個該上升緣之前，終止產生該第二分區訊號。並且，該第一分區訊號之一第一工作時間與該第二分區訊號之一第二工作時間係為相異的。

所述的延遲邏輯單元係電性耦接於該上下緣轉換器以接收該轉換資料訊號，並據以產生一載波訊號，其中，在該資料輸入訊號的該上升緣與該資料輸入訊號的該下降緣之間，該載波訊號係具有複數個脈衝。根據本發明之實施例，其中，載波訊號之該些脈衝的數量係為有限且具有明確數量的。

所述的AND邏輯閘係電性耦接於該上下緣轉換器與該延遲邏輯單元，以接收該轉換資料訊號與該載波訊號，並產生該發射器輸出訊號。

根據本發明之實施例，其中，資料輸入訊號從該第一邏輯狀態到該第二邏輯狀態的第一轉態係響應於資料輸入訊號之該上升緣。資料輸入訊號從該第二邏輯狀態到該第一邏輯狀態的第二轉態係響應於資料輸入訊號之該下降緣。

除此之外，發射器輸出訊號之第一分部訊號的該第一操作時間係與轉換資料訊號之第一分區訊號的該第一工作時間相等，且發射器輸出訊號之第二分部訊號的該第二操作時間係與轉換資料訊號之第二分區訊號的該第二工作時間相等。

根據本發明之一較佳實施例，其中，所述的延遲邏輯單元係包括：複數個延遲單元、複數個多工器、以及一OR邏輯閘。複數個延遲單元係相互串聯連接以接收該轉換資料訊號，依序延遲該轉換資料訊號，並輸出複數個延遲訊號，其中，每一個延遲單元的訊號延遲時間係為一個週期。每一個多工器係具有兩個輸入端與一個輸出端，其中，該兩個輸入端係電性耦接於該轉換資料訊號與該些延遲訊號當中的連續兩者，以在該輸出端產生一多工訊號。OR邏輯閘係自該等多工器之各該輸出端接收各該多工訊號，並據以產生該載波訊號。

根據本發明之實施例，其中，當該轉換資料訊號與該些延遲訊號當中的連續兩個訊號，其中的前者為一高電壓位準，且後者為一低電壓位準時，將使得該多工訊號轉為該高電壓位準。

另一方面而言，關於上下緣轉換器的電路配置，本發明係設計該上下緣轉換器包括一反相器、一第一傳輸閘、一第二傳輸閘、一第三傳輸閘、一第四傳輸閘、以及一反或閘，其中，該反相器係接收該資料輸入訊號並輸出一反相資料輸入訊號，該反或閘之一第一輸入端係電性耦接於所述的第一傳輸閘和第二傳輸閘，該反或閘之一第二輸入端係電性耦接於所述的第三傳輸閘和第四傳輸閘，第一傳輸閘和第三傳輸閘更各自連接於該反相器之一輸入端與一輸出端。

其中，資料輸入訊號係各自被延遲一第一週期與一第二週期來分別控制該第一傳輸閘與該第四傳輸閘，反相資料輸入訊號係各自被延遲該第一週期與該第二週期來分別控制該第二傳輸閘與該第三傳輸閘，使得該反或閘係輸出該轉換資料訊號。

在本發明之一實施例中，其中，當所述的第一週期係長於該第二週期時，該轉換資料訊號之該第一分區訊號的該第一工作時間係長於該轉換資料訊號之該第二分區訊號的該第二工作時間。

在本發明之另一實施例中，當所述的第二週期係長於第一週期時，則將使得轉換資料訊號之該第二分區訊號的該第二工作時間係長於該轉換資料訊號之該第一分區訊號的該第一工作時間。

是以，綜上所述，可以證實的是，本申請案係提供一種設計良好，且可適於數位隔離器架構所使用的發射器電路。此種創新的電路係可應用於發送端電路（TX），且經驗證可成功地將系統功耗與電磁干擾降至最低，同時間，亦維持了卓越的系統穩健性和精確的數據傳輸結果。緣此，可以確信的是，與現有技術相比，本發明之優勢係在於具有良好的系統層級控制穩定性，並可維持對隔離電路的精確控制能力。

底下係進一步藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

以上有關於本發明的內容說明，與以下的實施方式係用以示範與解釋本發明的精神與原理，並且提供本發明的專利申請範圍更進一步的解釋。請詳細參考本發明的優選實施例，其示例係在附圖圖式中示出。並且，在可能的情況下，在本發明附圖和描述中會使用相同的附圖標記來指代相同或相似的元件。應當理解的是，在附圖中，為了清楚和方便，本申請可能針對形狀和厚度進行放大，未具體示出或描述的元件可以採用本領域技術人員所公知的各種形式。一旦被本公開告知，該等替代和修改示性例對於本領域技術人員來說將是顯而易見的。

為說明本發明的技術內容和特徵，並使本領域技術人員能夠理解、製作和使用本發明，以下本申請案係通過諸多實施例舉例說明。然而，需要注意的是，該等實施例並不用於限制本發明之發明範圍。因此，凡是依據本發明的精神所作的均等修改或變化，均應包含在本發明的保護範圍之內。

除非另有說明，否則一些條件句或詞，例如”可以”或”可能”通常係用以試圖表達本發明的實施例”具有”，但也可以解釋為不需要的特徵、元件或者步驟。在其他的實施例中，可能可以不需要這些特徵、元件或步驟。

在本申請案之說明書實施方式中，對於”一個實施例”或”在一個實施例中”的引用，意味著結合該實施例所描述的特定特徵、結構或特性係被包括在至少一個實施例中。因此，在本申請案之說明書的各個地方出現的”一個實施例”或”在一個實施例中”不一定都指代相同的實施例。

在本申請案之實施方式和權利要求中，係會使用特定用字來指代特定的元件。本領域之技術人員應當理解的是，同一個元件可以被稱作有不同的名稱。本申請案係不針對名稱不同但功能相同的元件進行區分。在本申請說明書和權利要求中，”包括”係以開放式方式使用，因此應解釋為”包括但不限於”。”耦合於”係旨在涵蓋任何間接或直接的連接。換言之，如果本申請中揭露一第一裝置係耦合於一第二裝置，則代表該第一裝置可以通過電性連接、無線通訊、光通訊或其他有/無的訊號連接，以直接或間接地透過其他中間設備或連接方式而連接到第二設備。

本發明係通過以下的實施例提供具體的描述，而這些實施例僅作為示性例。本領域技術人員係可輕易地在保留本發明教示思想的同時，針對裝置和方法等進行適當的修改和變化。因此，以下本發明所公開者應被解釋為僅受所附權利要求之界限的限制。在整個專利申請和權利要求中，除清楚描述的內容外，”一個”和”該”的含義係包括元件或組件的”一個或至少一個”。並且，在整個專利申請和權利要求中，除了根據上下文可以明顯排除多個之外，單數還包含對多個元件或組件的描述。在整個說明書和權利要求書中，除非內容明確規定了某些用字的含義，否則該用字”其中”的含義係包含”在…之中”，或者”在…之上”。一般而言，在本權利要求和說明書中使用的每個術語的含義均指本領域技術人員已知的通常含義，除非有另外註釋該含義。一些用於描述本發明的術語，並可藉以指導本領域人士理解本發明的用語將可被討論。本說明書中的每一個示性例皆不能用來限制本發明的保護範圍。

“基本上”、”大約”、”近似於”、和”大概”等用字，係可以指代在給定一值或範圍的20%以內的數值，較佳地，在10%以內。除此之外，本申請案所提供的數量或數字可以是近似值，如果沒有特別說明，則可以以上述用字來描述。當一個量、密度或其他參數包括一指定範圍、優選範圍或列出的理想值時，它們的值可以視為該給定範圍內的任何數字。

以下，請首先參閱本發明圖示第3圖所示，其係為根據本發明一實施例之數位隔離器之方塊示意圖，如圖所示，數位隔離器1包括一發射器電路（transmitter circuit）301、一隔離屏障（isolation barrier）303、以及一接收器電路（receiver circuit）305。發射器電路301係電性耦接於一第一接地電壓V _ss1，接收器電路305係電性耦接於一第二接地電壓V _ss2，隔離屏障303係電性耦接於所述的發射器電路301及接收器電路305之間。本發明所公開之發射器電路301係適於接收一資料輸入訊號DI並將其耦合至該隔離屏障303，使得該隔離屏障303產生一接收器輸入訊號RXIN，以供該接收器電路305接收。緣此，該接收器電路305係可處理該接收器輸入訊號RXIN並據以產生一資料輸出訊號RO。根據本發明之一實施例，其中，所使用的隔離屏障303例如可由至少一隔離電容或其均等元件所組成。

根據本發明之較佳實施例，本發明所公開之發射器電路301係根據所述的資料輸入訊號DI，產生一發射器輸出訊號TXO。請一併配合參照第4圖所示，其係為根據第3圖之數位隔離器中，其資料輸入訊號DI、發射器輸出訊號TXO、接收器輸入訊號RXIN、以及資料輸出訊號RO之波形圖。

如第4圖所示，可以看出，一般而言，發射器輸出訊號TXO的電壓位準通常會跟隨資料輸入訊號DI的電壓位準。基於資料輸入訊號DI係為週期性的（periodic），因此使得發射器輸出訊號TXO亦為週期性的。詳細而言，發射器輸出訊號TXO係包括一第一分部訊號TXO_D1與一第二分部訊號TXO_D2，且該發射器輸出訊號TXO係為週期性的。發射器電路301係響應於資料輸入訊號DI從一第一邏輯狀態到一第二邏輯狀態的一第一轉態（first transition）而開始產生所述的第一分部訊號TXO_D1，並且在資料輸入訊號DI仍然在該第二邏輯狀態時停止產生所述的第一分部訊號TXO_D1。在此實施例中，所述的第一邏輯狀態指的是當資料輸入訊號DI在一低電壓位準，其係可表示為數位邏輯”0”時。而所述的第二邏輯狀態指的是當資料輸入訊號DI在一高電壓位準，其係可表示為數位邏輯”1”時。資料輸入訊號DI從該第一邏輯狀態到該第二邏輯狀態的「第一轉態」，指的係為當該資料輸入訊號DI從數位邏輯”0”轉態至數位邏輯”1”的時候，其係響應於該資料輸入訊號DI的一上升緣（rising edge）RE。同樣地，資料輸入訊號DI從該第二邏輯狀態到該第一邏輯狀態的「第二轉態」（second transition），指的係為當該資料輸入訊號DI從數位邏輯”1”轉態至數位邏輯”0”的時候，其係響應於該資料輸入訊號DI的一下降緣（falling edge）FE。

如圖所示，發射器電路301係響應於資料輸入訊號DI從該第二邏輯狀態”1”到第一邏輯狀態”0”的第二轉態而開始產生所述的第二分部訊號TXO_D2，並且在資料輸入訊號DI仍然在該第一邏輯狀態”0”時停止產生所述的第二分部訊號TXO_D2。根據本發明之較佳實施例，其中，所述的第一分部訊號TXO_D1係具有一第一操作時間t1，該第一操作時間t1係為發射器電路301開始產生該第一分部訊號TXO_D1與終止產生該第一分部訊號TXO_D1之間的時間間隔。同樣地，所述的第二分部訊號TXO_D2係具有一第二操作時間t2，該第二操作時間t2係為發射器電路301開始產生該第二分部訊號TXO_D2與終止產生該第二分部訊號TXO_D2之間的時間間隔。根據本發明之實施例，其中，第一分部訊號TXO_D1具有的第一操作時間t1與第二分部訊號TXO_D2具有的第二操作時間t2係為相異的。

舉例來說，第一分部訊號TXO_D1的第一操作時間t1可以如第4圖所示，略長於第二分部訊號TXO_D2的第二操作時間t2。抑或是，在本發明之其他實施例中，第二分部訊號TXO_D2的第二操作時間t2亦可選擇性地長於第一分部訊號TXO_D1的第一操作時間t1，惟本發明並不以第一操作時間t1與第二操作時間t2何者較長或何者較短為限制。

以下，接著請參閱第5圖所示，其係為根據本發明實施例所公開之發射器電路其詳細電路示意圖。如第5圖所示，本發明所公開之發射器電路301係包括一上下緣轉換器（rising and falling converter）50、一延遲邏輯單元52、以及一AND邏輯閘54。其中，上下緣轉換器50係適於接收該資料輸入訊號DI並據以輸出一轉換資料訊號DI_C。延遲邏輯單元52係電性耦接於該上下緣轉換器50以接收該轉換資料訊號DI_C，並據以產生一載波訊號（carrier signal）CS。AND邏輯閘54係電性耦接於該上下緣轉換器50與延遲邏輯單元52以接收該轉換資料訊號DI_C與載波訊號CS，並通過一交集邏輯（AND logic algorithm）產生並輸出所述的發射器輸出訊號TXO。

第6圖係為根據第5圖所示之發射器電路中，其資料輸入訊號DI、轉換資料訊號DI_C、載波訊號CS、以及發射器輸出訊號TXO之波形示意圖。由第6圖之波形示意圖可以看出，上下緣轉換器50係適於接收資料輸入訊號DI，並且根據並響應於該資料輸入訊號DI的上升緣RE與下降緣FE產生所述的轉換資料訊號DI_C。具體來看，該轉換資料訊號DI_C係包括一第一分區訊號DI_CP1與一第二分區訊號DI_CP2，且基於資料輸入訊號DI係為週期性的，該轉換資料訊號DI_C係為週期性的。根據本發明之實施例，其中，上下緣轉換器50係響應該資料輸入訊號DI的上升緣RE產生該第一分區訊號DI_CP1，並且在資料輸入訊號DI到達其下降緣FE之前，終止產生該第一分區訊號DI_CP1。之後，上下緣轉換器50再響應該資料輸入訊號DI的下降緣FE產生該第二分區訊號DI_CP2，並且在資料輸入訊號DI到達其下一個上升緣RE之前，終止產生該第二分區訊號DI_CP2。

根據本發明之較佳實施例，其中，所述的第一分區訊號DI_CP1係具有一第一工作時間t1’，該第一工作時間t1’係為上下緣轉換器50開始產生該第一分區訊號DI_CP1與終止產生該第一分區訊號DI_CP1之間的時間間隔。同樣地，所述的第二分區訊號DI_CP2係具有一第二工作時間t2’，該第二工作時間t2’係為上下緣轉換器50開始產生該第二分區訊號DI_CP2與終止產生該第二分區訊號DI_CP2之間的時間間隔。根據本發明之實施例，其中，所述的第一分區訊號DI_CP1具有的第一工作時間t1’與第二分區訊號DI_CP2具有的第二工作時間t2’係為相異的。

延遲邏輯單元52係電性耦接於該上下緣轉換器50以接收該轉換資料訊號DI_C，並據以產生載波訊號CS。由第6圖中所示的波形可以明顯看出，在資料輸入訊號DI的上升緣RE與資料輸入訊號DI的下降緣FE之間，載波訊號CS係具有複數個脈衝，並且這些脈衝的數量係為有限的。換言之，根據本發明之實施例，本發明所公開載波訊號CS的多個脈衝之數量係為有限且具有明確數量的。

之後，基於AND邏輯閘54係電性耦接於所述的上下緣轉換器50與延遲邏輯單元52，並接收該轉換資料訊號DI_C與載波訊號CS作為AND邏輯閘54的輸入訊號，AND邏輯閘54係可通過將該轉換資料訊號DI_C與載波訊號CS進行交集邏輯後在其輸出端產生所述的發射器輸出訊號TXO。值得注意的是，由於AND邏輯閘54所提供交集邏輯的作用，其係可使得發射器輸出訊號TXO之第一分部訊號TXO_D1的第一操作時間t1被控制與轉換資料訊號DI_C之第一分區訊號DI_CP1的第一工作時間t1’相等，且發射器輸出訊號TXO之第二分部訊號TXO_D2的第二操作時間t2被控制與轉換資料訊號DI_C之第二分區訊號DI_CP2的第二工作時間t2’相等。

更進一步而言，請參閱第7圖所示，其係為根據本發明一第一實施例之上下緣轉換器的詳細電路示意圖。第8圖係為根據第7圖所示電路中各節點之波形示意圖。如圖所示，上下緣轉換器50係包括一反相器INV、一第一傳輸閘（transmission gate）TG1、一第二傳輸閘TG2、一第三傳輸閘TG3、一第四傳輸閘TG4、以及一反或閘（NOR gate）NOR，其中，反相器INV係接收資料輸入訊號DI並輸出一反相資料輸入訊號DI_B。反相器INV之一輸入端（DI）與輸出端（DI_B）係各自連接所述的第一傳輸閘TG1和第三傳輸閘TG3。根據本發明所揭露上下緣轉換器之第一實施例，其中，所述的資料輸入訊號DI係被延遲一第一週期3T以形成如”DI_3D”所示的訊號，並且，所述的資料輸入訊號DI係被延遲一第二週期1T以形成如”DI_D”所示的訊號，在此第一實施例中，該第一週期3T係長於該第二週期1T。並且，由資料輸入訊號DI延遲第一週期3T所形成的延遲訊號”DI_3D”係用以控制所述的第一傳輸閘TG1，由資料輸入訊號DI延遲第二週期1T所形成的延遲訊號”DI_D”係用以控制所述的第四傳輸閘TG4。

同樣地，反相資料輸入訊號DI_B係被延遲一第一週期3T以形成如”DI_3DB”所示的訊號，並且，反相資料輸入訊號DI_B係被延遲一第二週期1T以形成如”DI_DB”所示的訊號，這些延遲訊號”DI_3DB”與”DI_DB” 係各自用以控制所述的第二傳輸閘TG2和第三傳輸閘TG3。反或閘NOR的一第一輸入端N1係電性耦接於所述的第一傳輸閘TG1和第二傳輸閘TG2，反或閘NOR的一第二輸入端N2係電性耦接於所述的第三傳輸閘TG3和第四傳輸閘TG4。根據本發明之實施例，當第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3、第四傳輸閘TG4之控制訊號為高電壓位準（數位邏輯為”1”）時，係可使得第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3、第四傳輸閘TG4形成導通；否則，當第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3、第四傳輸閘TG4之控制訊號為低電壓位準（數位邏輯為”0”）時，將使得第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3、第四傳輸閘TG4形成開路。通過此設計，本發明便可以得到如第8圖中所示：第一輸入端N1與第二輸入端N2的波形圖。之後，該反或閘NOR便可依據其第一輸入端N1與第二輸入端N2的輸入訊號波形，產生並輸出如第8圖中所示的轉換資料訊號DI_C。值得注意的是，在本發明所揭露上下緣轉換器之第一實施例中，由於第一週期3T係長於第二週期1T，其係可控制使得轉換資料訊號DI_C之第一分區訊號DI_CP1的第一工作時間t1’長於轉換資料訊號DI_C之第二分區訊號DI_CP2的第二工作時間t2’。

另一方面而言，請參閱第9圖所示，其係為根據本發明一第二實施例之上下緣轉換器的詳細電路示意圖。第10圖係為根據第9圖所示電路中各節點之波形示意圖。如圖所示，上下緣轉換器50係包括反相器INV、第一傳輸閘TG1、第二傳輸閘TG2、第三傳輸閘TG3、第四傳輸閘TG4、以及反或閘NOR，其中，反相器INV係接收資料輸入訊號DI並輸出反相資料輸入訊號DI_B。反或閘NOR的一第一輸入端N1係電性耦接於所述的第一傳輸閘TG1和第二傳輸閘TG2，反或閘NOR的一第二輸入端N2係電性耦接於所述的第三傳輸閘TG3和第四傳輸閘TG4。緣此，反或閘NOR便可依據其第一輸入端N1與第二輸入端N2的輸入訊號波形，產生並輸出如第10圖中所示的轉換資料訊號DI_C。當我們將此第二實施例之上下緣轉換器與先前的第一實施例（如第7圖所示）進行比較時，可以觀察到的是：在此第二實施例中，用於延遲資料輸入訊號DI和反相資料輸入訊號DI_B的第一週期係為1T，而用於延遲資料輸入訊號DI和反相資料輸入訊號DI_B的第二週期係為3T。因此，在此第二實施例中，第一傳輸閘TG1和第四傳輸閘TG4的控制訊號係會分別為延遲訊號”DI_D”和”DI_3D”，而第二傳輸閘TG2和第三傳輸閘TG3的控制訊號係會分別為延遲訊號”DI_DB”和”DI_3DB”。

是以，在本發明所揭露上下緣轉換器之第二實施例中，由於第二週期3T係長於第一週期1T，其係可控制使得轉換資料訊號DI_C之第二分區訊號DI_CP2的第二工作時間t2’長於轉換資料訊號DI_C之第一分區訊號DI_CP1的第一工作時間t1’。

因此，有鑑於上揭第7～8圖以及第9～10圖所公開的實施例，其係可有效地佐證本發明是如何針對所述的上下緣轉換器進行精密且巧妙的設計，使得轉換資料訊號DI_C之第一分區訊號DI_CP1的第一工作時間t1’與轉換資料訊號DI_C之第二分區訊號DI_CP2的第二工作時間t2’係為相異的。根據本發明所公開之技術方案，其中，第一分區訊號DI_CP1的第一工作時間t1’並不受限於是否必須長於或短於第二分區訊號DI_CP2的第二工作時間t2’，只要第一分區訊號DI_CP1的第一工作時間t1’與第二分區訊號DI_CP2的第二工作時間t2’二者互異，使得發射器輸出訊號TXO的第一分部訊號TXO_D1的第一操作時間t1與發射器輸出訊號TXO的第二分部訊號TXO_D2的第二操作時間t2亦不相同，便可成功實現本發明為一理想之數位隔離器及其發射器電路結構，同時，與現有技術相較之下，更可有利於降低系統中的功率消耗和電磁干擾（electromagnetic interferences）問題。

故綜上所述，根據本發明所教示之技術方案，本領域具通常知識者其係可在不脫離本發明精神與發明意旨之前提下，根據其實際電路之規格及需求進行修飾或變化，惟在本發明均等變化之情況下，仍應隸屬於本發明之發明範疇。換言之，本發明當不以上揭之數個示性例為限。

此外，針對本發明是如何設計一種延遲邏輯單元，可用以取代傳統發送端電路結構中所必須使用的振盪器的部分，本申請人係進一步提供該延遲邏輯單元的詳細內部電路示意圖，茲詳盡說明如下。

請參閱第11圖所示，其係為根據本發明一實施例之延遲邏輯單元的詳細電路示意圖。第12圖係為根據第11圖所示電路中各節點之波形示意圖。如圖所示，延遲邏輯單元52係包括複數個延遲單元111A、111B、111C…111N、複數個多工器131A、131B…131N、以及一OR邏輯閘151。

其中，該等延遲單元111A、111B、111C…111N係相互串聯連接以接收轉換資料訊號DI_C，依序延遲該轉換資料訊號DI_C，並輸出複數個延遲訊號DI_C_D_1T、DI_C_D_2T、DI_C_D_3T…DI_C_D_NT。根據本發明之實施例，其中每一個延遲單元111A、111B、111C…111N的訊號延遲時間係為一個週期”T”。緣此，第一延遲單元111A係接收轉換資料訊號DI_C，並將轉換資料訊號DI_C延遲一個週期”T”後，輸出為一第一延遲訊號DI_C_D_1T。第二延遲單元111B接收第一延遲訊號DI_C_D_1T，並將第一延遲訊號DI_C_D_1T再延遲一個週期”T”後，輸出為一第二延遲訊號DI_C_D_2T。第三延遲單元111C接收第二延遲訊號DI_C_D_2T，並將第二延遲訊號DI_C_D_2T再延遲一個週期”T”後，輸出為一第三延遲訊號DI_C_D_3T，以此類推。

每一個多工器131A、131B…131N係具有兩個輸入端與一個輸出端，其中，該兩個輸入端係電性耦接於轉換資料訊號與該等延遲訊號當中的連續兩者，以在其輸出端產生一多工訊號。舉例來說，多工器131A之兩個輸入端係電性耦接於轉換資料訊號DI_C與第一延遲訊號DI_C_D_1T，並在其輸出端產生一第一多工訊號MUX1_C。

多工器131B之兩個輸入端係電性耦接於第二延遲訊號DI_C_D_2T與第三延遲訊號DI_C_D_3T，並在其輸出端產生一第二多工訊號MUX2_C，以此類推。

具體而言，請同時參照第12圖所示之多工訊號的波形示意圖，根據本發明之實施例，當轉換資料訊號DI_C與該等延遲訊號DI_C_D_1T、DI_C_D_2T、DI_C_D_3T…當中的連續兩個訊號，其中的前者為高電壓位準，且後者為低電壓位準時，將使得所述的多工訊號轉為高電壓位準。緣此，本發明係可產生如第12圖所示之數個多工訊號MUX1_C、MUX2_C…之波形示意圖。

之後，OR邏輯閘151係可自該等多工器131A、131B…131N之輸出端接收該些多工訊號MUX1_C、MUX2_C…MUXN_C，並據以產生載波訊號CS。從第12圖所公開之波形圖來看，可以證實本發明所設計產生之載波訊號CS係具有複數個脈衝，並且，這些脈衝的數量係為有限且具有明確數量的。有鑑於此，本發明係通過設計延遲邏輯單元52來產生具有有限且明確脈衝數量的載波訊號CS，成功地利用該延遲邏輯單元52取代現有技藝中持續輸出連續且不間斷脈波的習知振盪器。通過此等改良與取代，本發明係可有效地降低現有技術中龐大的功率消耗，以及嚴重的電磁干擾問題。除此之外，本發明亦可以維持精確的資料輸出訊號，同時避免訊號的抖動問題。

是以，根據上述所公開之實施例，可以確信的是，本發明所揭露之發射器電路實屬新穎且前所未見，其係利用上下緣轉換器、延遲邏輯單元、以及AND邏輯閘等組成，來取代現有技藝中必須配置的振盪器。通過本發明之巧妙設計，該發射器電路係可依據資料輸入訊號（DI）並響應資料輸入訊號（DI）的上升緣與下降緣來產生其發射器輸出訊號（TXO）。在此架構之下，係可省卻傳統振盪器的使用，使得本發明係可有效俾利於功率耗損與電磁干擾的改良，同時，亦確保資料數據傳輸的準確性和維持系統輸出電壓的穩健性（robustness）。

緣此，鑒於以上，與現有技術相較之下，可以顯而易見的是通過本發明所公開之實施例及其電路架構，其係可有效地解決現有技術中尚存之諸多缺失，並且呈現更有效率的電路性能。並且，基於本發明所揭露之技術方案，不僅可應用於一般常見的電子元件中，同時更可廣泛應用於半導體產業、積體電路產業、或電力電子等各類電子電路元件中。顯見本申請人在此案所請求之技術方案的確具有極佳之產業利用性及競爭力。同時，本申請人也通過各項實驗數據及經驗數據等等，驗證本發明所揭露之技術特徵、方法手段與達成之功效係顯著地不同於現行方案，實非為熟悉該項技術者能輕易完成者，而應具有專利要件。

以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。

1:數位隔離器 10:發送端電路 11:振盪器 12:混合器 20:接收端電路 21:混合器 22:隔離電容 50:上下緣轉換器 52:延遲邏輯單元 54:AND邏輯閘 111A、111B、111C、111N:延遲單元 131A、131B、131N:多工器 151:OR邏輯閘 DI_C_D_1T:第一延遲訊號 DI_C_D_2T:第二延遲訊號 DI_C_D_3T:第三延遲訊號 MUX1_C:第一多工訊號 MUX2_C:第二多工訊號 301:發射器電路 303:隔離屏障 305:接收器電路 V _ss1:第一接地電壓 V _ss2:第二接地電壓 DI:資料輸入訊號 DI_C:轉換資料訊號 DI_CP1:第一分區訊號 DI_CP2:第二分區訊號 t1’:第一工作時間 t2’:第二工作時間 CS:載波訊號 RXIN:接收器輸入訊號 RO:資料輸出訊號 TXO:發射器輸出訊號 TXO_D1:第一分部訊號 TXO_D2:第二分部訊號 RE:上升緣 FE:下降緣 t1:第一操作時間 t2:第二操作時間 INV:反相器 TG1:第一傳輸閘 TG2:第二傳輸閘 TG3:第三傳輸閘 TG4:第四傳輸閘 NOR:反或閘 N1:反或閘的第一輸入端 N2:反或閘的第二輸入端 DI_B:反相資料輸入訊號 DI_D:資料輸入訊號的延遲訊號 DI_3D:資料輸入訊號的延遲訊號 DI_DB:反相資料輸入訊號的延遲訊號 DI_3DB:反相資料輸入訊號的延遲訊號 DI_C_D_NT:轉換資料訊號的延遲訊號 MUXN_C:多工訊號 TX_1:發送器 TX_2:發送器 RX_1:接收器 RX_2:接收器 TXO_1:發送端輸出訊號 TXO_2:發送端輸出訊號 RXIN_1:接收端輸入訊號 RXIN_2:接收端輸入訊號 OSC:輸出振盪訊號

第1圖係為先前技術中一種傳統隔離電路架構之示意圖。第2圖係為根據第1圖之傳統隔離電路架構中，其輸入訊號、發送端輸出訊號、振盪器之輸出振盪訊號、接收端輸入訊號、以及輸出訊號之波形圖。第3圖係為根據本發明一實施例之數位隔離器之方塊示意圖。第4圖係為根據第3圖之數位隔離器中，其資料輸入訊號DI、發射器輸出訊號TXO、接收器輸入訊號RXIN、以及資料輸出訊號RO之波形圖。第5圖係為根據本發明實施例所公開之發射器電路其詳細電路示意圖。第6圖係為根據第5圖所示之發射器電路中，其資料輸入訊號DI、轉換資料訊號DI_C、載波訊號CS、以及發射器輸出訊號TXO之波形示意圖。第7圖係為根據本發明一第一實施例之上下緣轉換器的詳細電路示意圖。第8圖係為根據第7圖所示電路中各節點之波形示意圖。第9圖係為根據本發明一第二實施例之上下緣轉換器的詳細電路示意圖。第10圖係為根據第9圖所示電路中各節點之波形示意圖。第11圖係為根據本發明一實施例之延遲邏輯單元的詳細電路示意圖。第12圖係為根據第11圖所示電路中各節點之波形示意圖。

50:上下緣轉換器

52:延遲邏輯單元

54:AND邏輯閘

301:發射器電路

DI:資料輸入訊號

DI_C:轉換資料訊號

CS:載波訊號

TXO:發射器輸出訊號

V_ss1:第一接地電壓

Claims

一種發射器電路，適於一數位隔離器，該數位隔離器包括一接收器電路與連接於該發射器電路與該接收器電路之間的一隔離屏障，該發射器電路係接收一資料輸入訊號並耦合至該隔離屏障，使該隔離屏障產生一接收器輸入訊號至該接收器電路，以令該接收器電路據以產生一資料輸出訊號；其中，該發射器電路係根據該資料輸入訊號產生一發射器輸出訊號，該發射器輸出訊號係包括一第一分部訊號與一第二分部訊號，該發射器電路係響應於該資料輸入訊號從一第一邏輯狀態到一第二邏輯狀態的一第一轉態而開始產生該第一分部訊號，並且在該資料輸入訊號仍然在該第二邏輯狀態時停止產生該第一分部訊號；以及其中，該發射器電路係響應於該資料輸入訊號從該第二邏輯狀態到該第一邏輯狀態的一第二轉態而開始產生該第二分部訊號，並且在該資料輸入訊號仍然在該第一邏輯狀態時停止產生該第二分部訊號；以及其中，該第一分部訊號之一第一操作時間與該第二分部訊號之一第二操作時間係為相異的。
如請求項1所述之發射器電路，其中，基於該資料輸入訊號係為週期性的，該發射器輸出訊號係為週期性的。
如請求項1所述之發射器電路，其中，該發射器電路包括：一上下緣轉換器，係接收該資料輸入訊號，並響應於該資料輸入訊號之一上升緣與一下降緣輸出一轉換資料訊號，其中，該轉換資料訊號係包括一第一分區訊號與一第二分區訊號，該上下緣轉換器係響應該資料輸入訊號之該上升緣產生該第一分區訊號，並且在該資料輸入訊號到達該下降緣之前，終止產生該第一分區訊號，並且，該上下緣轉換器係響應該資料輸入訊號之該下降緣產生該第二分區訊號，並且在該資料輸入訊號到達下一個該上升緣之前，終止產生該第二分區訊號，且該第一分區訊號之一第一工作時間與該第二分區訊號之一第二工作時間係為相異的；一延遲邏輯單元，係電性耦接於該上下緣轉換器以接收該轉換資料訊號，並據以產生一載波訊號，其中，在該資料輸入訊號的該上升緣與該資料輸入訊號的該下降緣之間，該載波訊號係具有複數個脈衝；以及一AND邏輯閘，係電性耦接於該上下緣轉換器與該延遲邏輯單元，以接收該轉換資料訊號與該載波訊號，並產生該發射器輸出訊號。
如請求項3所述之發射器電路，其中，該載波訊號之該些脈衝的數量係為有限且具有明確數量的。
如請求項3所述之發射器電路，其中，該資料輸入訊號從該第一邏輯狀態到該第二邏輯狀態的該第一轉態係響應於該資料輸入訊號之該上升緣。
如請求項3所述之發射器電路，其中，該資料輸入訊號從該第二邏輯狀態到該第一邏輯狀態的該第二轉態係響應於該資料輸入訊號之該下降緣。
如請求項3所述之發射器電路，其中，該發射器輸出訊號之該第一分部訊號的該第一操作時間係與該轉換資料訊號之該第一分區訊號的該第一工作時間相等，且該發射器輸出訊號之該第二分部訊號的該第二操作時間係與該轉換資料訊號之該第二分區訊號的該第二工作時間相等。
如請求項3所述之發射器電路，其中，該延遲邏輯單元包括：複數個延遲單元，其係相互串聯連接以接收該轉換資料訊號，依序延遲該轉換資料訊號，並輸出複數個延遲訊號，其中，每一個該延遲單元的訊號延遲時間係為一個週期；複數個多工器，每一個該多工器係具有兩個輸入端與一個輸出端，其中，該兩個輸入端係電性耦接於該轉換資料訊號與該些延遲訊號當中的連續兩者，以在該輸出端產生一多工訊號；以及一OR邏輯閘，其係自該等多工器之各該輸出端接收各該多工訊號，並據以產生該載波訊號。
如請求項8所述之發射器電路，其中，當該轉換資料訊號與該些延遲訊號當中的連續兩個訊號，其中的前者為一高電壓位準，且後者為一低電壓位準時，將使得該多工訊號轉為該高電壓位準。
如請求項3所述之發射器電路，其中，該上下緣轉換器係包括一反相器、一第一傳輸閘、一第二傳輸閘、一第三傳輸閘、一第四傳輸閘、以及一反或閘，其中，該反相器係接收該資料輸入訊號並輸出一反相資料輸入訊號，該反或閘之一第一輸入端係電性耦接於該第一傳輸閘和該第二傳輸閘，該反或閘之一第二輸入端係電性耦接於該第三傳輸閘和該第四傳輸閘，該第一傳輸閘和該第三傳輸閘更各自連接於該反相器之一輸入端與一輸出端，其中，該資料輸入訊號係各自被延遲一第一週期與一第二週期來分別控制該第一傳輸閘與該第四傳輸閘，該反相資料輸入訊號係各自被延遲該第一週期與該第二週期來分別控制該第二傳輸閘與該第三傳輸閘，使得該反或閘係輸出該轉換資料訊號。
如請求項10所述之發射器電路，其中，當該第一週期係長於該第二週期時，該轉換資料訊號之該第一分區訊號的該第一工作時間係長於該轉換資料訊號之該第二分區訊號的該第二工作時間。
如請求項10所述之發射器電路，其中，當該第二週期係長於該第一週期時，該轉換資料訊號之該第二分區訊號的該第二工作時間係長於該轉換資料訊號之該第一分區訊號的該第一工作時間。