KR960006008Y1

KR960006008Y1 - 데이타 전송속도 변환장치

Info

Publication number: KR960006008Y1
Application number: KR2019930029323U
Authority: KR
Inventors: 손형선
Original assignee: 금성정보통신 주식회사; 정장호
Priority date: 1993-12-23
Filing date: 1993-12-23
Publication date: 1996-07-19
Anticipated expiration: 2003-12-23
Also published as: KR950021874U

Abstract

내용없음

Description

데이타 전송속도 변환장치

제1도는 종래 전자 교환기에서의 데이타 송수신 방식을 설명하기 위한 블록도

제2도는 본 고안에 의한 데이타 전송속도 변환장치를 도시한 도면

제3도는 제2도에 도시된 제어부의 상세회로도

제4도는 제2도에 도시된 전송속도 감소부의 상세회로도

제5도는 제2도에 도시된 전송속도 증가부의 상세회로도

제6도는 본 고안에 의한 데이타 전송속도 변환장치의 동작타이밍도

* 도면의 주요부분에 대한 부호의 설명

5 : DLC 30 : 데이타 전송속도 변환장치

10 : 가입자회로 32 : 제어부

35 : 전송속도 감소부 37 : 전송속도 증가부

본 고안은 데이타 전송속도 변환장치에 관한 것으로 특히 전자교환기에서 서브하이웨이를 통해 전송되는 데이타의 속도를 감소 또는 증가 시키도록 한 데이타 전송속도 변환장치에 관한 것이다.

제1도에 도시된 바와 같이, 종래에는 전자교환기의 DLC(Digital Line Concentrator :1)와 가입자회로(2)간에 데이타를 송수신하는 경우 서브하이웨이를 통해 2.048Mbps의 속도로 데이타를 주고 받았다.

그러나 기존의 가입자회로(2)는 2.048Mbps 속도의 데이타만 수신할 수 있으므로 서브하이웨이의 데이타전송속도를 증가시키기 위해서는 가입자회로(2)를 교체해야 되는 문제점이 있다.

본 고안은 전술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 서브하이웨이를 통해 가입자회로 측으로 전송되는 데이타의 속도를 감소시키고 가입자 회로로부터 서브하이웨이를 통해 전송되는 데이타의 속도를 증가시킴으로써 가입자회로를 변경하지 않더라도 서브하이웨이의 데이타 전송속도를 증가시키도록 한 데이타 전송속도 변환장치를 제공하는데 목적이 있다.

이와 같은 목적을 달성하기 위하여, 본 고안은 TSLU로부터 서브하이웨이를 통해 공급되는 제1 전송속도의 데이타를 수신하여 전송속도를 감소시커 제2 전송속도의 데이타로 변환하여 서브하이웨이를 통해 가입자회로측으로 전송하는 전송속도 감소부, 상기 가입자 회로(10)로부터 서브하이웨이를 통해 공급되는 제2 전송속도의 데이타를 수신하여 전송속도를 증가시켜 제1 전송속도의 데이타로 변환하여 서브하이웨이를 통해 상기 TSLU측으로 전송하는 전송속도 증가부 및 상기 TSLU로부터 공급된 제1 주파수 클럭과 프레임 동기신호에 따라 상기 전송속도 감소부와 전송속도 증가부를 제어하기 위한 다수의 신호를 발생하는 제어부를 구비하는 것을 특정으로 하는 데이타 전송속도 변환장치를 제공한다.

이하 첨부된 도면을 참조하여 본 고안의 실시예를 상세히 설명한다.

제2도는 본 고안에 의한 데이타 전송속도 변환장치를 도시한 도면이고, 제3도는 제2도에 도시된 제어부의 상세 회로도이고, 제4도는 제2도에 도시된 전송속도 감소부의 상세회로도이고, 제5도는 제2도에 도시된 전송속도 증가부의 상세회로도이며, 제6도는 본 고안에 의한 데이타 전송속도 변환장치의 동작 타이밍도이다.

제2도에 도시된 바와 같이 본 고안에 의한 데이타 전송속도 변환장치(30)는 제어부(32) 전송속도 감소부(35) 및 전송속도 증가부(37)를 구비하여 이루어지며, DLC(5)로부터 TSLU(Time Switch Line Unit:8)를 거쳐 수신 서브하이웨이(RXSHW)를 통해 공급되는 4.096Mbps 데이타를 2.048Mbps 데이타로 변환하여 수신 서브하이웨이(RXSHW1, RXSHW2)를 통해 가입자회로(10)측에 전송하고 가입자회로(10)로부터 송신 서브하이웨이(TXSHW1, TXSHW2)를 통해 공급되는 2.048Mbps 데이타를 4.096Mbps 데이타로 변환하여 송신 서브하이웨이(TXSHW)를 통해 TSLU(8)를 거쳐 DLC(5)측에 전송한다. 제어부(32)는 TSLU(8)로부터 공급되는 프레임동기신호(AFS) 및 클럭(ACLK)에 따라 전송속도 감소부(35)와 전송속도 증가부(37)를 제어하기 위한 신호를 발생한다. 전송속도 감소부(35)는 DLC(5)로부터 TSLU(8)를 통해 전송된 4.096Mbps의 데이타를 2개의 2.048Mbps 데이타로 변환하여 가입자회로(10)측에 전송하며 전송속도증가부(37)는 가입자회로(10)로부터 전송된 2개의 2.048Mbps 데이타를 4.096Mbps 데이타로 변환하여 TSLU(8)를 통해 DLC(5)측으로 전송한다.

제어부(32)는 제3도에 도시된 바와 같이 제1 내지 제3회로(70∼72)로 이루어진다. 제1 회로(70)는 카운터(20) D 플립플롭(23) 인버터(25) 및 NAND 게이트(28)로 연결 구성되고, 제2 회로(71)는 시프트레지스터(21,22) 인버터(26,27) 및 ANAND 게이트(29)로 연결 구성되며, 제3 회로(72)는 D 플립플롭(24)으로 이루어진다. 제1 회로(70)에 있어서, 카운터(20)는 TSLU(8)로부터 클럭단(CLK)에 공급된 제6도의 (a)와 같은 4.096MHZ의 클럭(ACLK)에 따라 동작하여 출력단(QA)를 통해 제6도의 (d)와 같은 2,048MHZ 클럭을 출력하고, 인버터(25)는 TSLU(8)로부터 공급된 제6도의 (a)와 같은 클럭(ACLK)을 반전시켜 제6도의 (c)와 같은 4.096MHZ 클럭을 출력하고 D 플립플롭(23)은 인버터(25)로부터 반전되어 클럭단(CLK)에 공급된 4.096MHZ 클럭에 따라 동작하여 출력단(Q)를 통해 클럭을 출력하며 NAND 게이트(28)는 D 플립플롭(23)으로부터 공급된 클럭과 TSLU(8)로부터 공급된 제6도의 (b)와 같은 플레임 동기신호(AFS)에 따라 제6도의 (e)와 같은 클리어(CLR)신호를 출력한다. 제2 회로(71)에 있어서 시프트 레지스터(22)는 제1 회로(70)의 인버터(25)로부터 공급된 4.096MHZ 클럭과 NAND 게이트(28)로부터 공급된 클리어(CLR) 신호에 따라 동작하여 인버터(27)를 통해 제6도의 (f)와 같은 데이타(DATA)를 출력하고, NAND 게이트(29)는 인버터(26,27)로부터 공급된 신호에 따라 제6도의 (h)와 같은 로드신호(LOAD E)를 출력하며 시프트레지스터(21)는 시프트레지스터(22)로부터 클럭단(CLK)에 공급된 신호와 입력된(A, B)에 공급된 신호에 따라 동작하여 출력단(QH)을 통해 제6도의 (i)와 같은 로드신호(LOAD O)를 출력한다. 제3회로(72)에 있어서, D 플립플롭(24)는 인버터(27)로부터 입력단(D)에 공급된 데이타와 TSLU(8)로부터 클럭단(CLK)에 공급된 4,096MHZ의 클럭(ACLK)에 따라 동작하여 출력단(Q)을 통해 제6도의 (g)와 같은 256KHZ 클럭을 출력한다.

전송속도 감소부(35)는 제4도에 도시된 바와 같이 시프트 레지스터(40-43)로 연결 구성된다. 시프트 레지스터(40)는 TSLU(8)로부터 공급된 4.096MHZ의 클럭(ACLK)에 따라 동작하며 TSLU(8)로부터 수신 서브하이웨이(RXSHW)를 통해 입력단(A,B)에 직렬로 공급된 4.096Mbps 전송데이타(제6도의 (j) 참조)를 병렬로 변환하여 시프트레지스터(42.43)측으로 출력한다. 시프트 레지스터(42)는 제어부(32)의 카운터(20)로부터 클럭단(CLK)에 공급된 2.048MHZ 클럭과 NAND 게이트(29)로부터 제어단(SH/)에 공급된 로드신호(LODE E)에 따라 동작하며 제6도의 (h)와 같이 로드신호(LOAD E)가 로우레벨로 될 때 시프트 레지스터(40)로부터 입력단(A-H)에 공급된 병렬 데이타를 직렬로 변환하여 출력단(QH)를 통해 수신 서브하이웨이(RXSHW 1)를 거쳐 제6도의 (k)와 같이 2.048Mbps로 가입자회로(10)측에 전송한다. 시프트 레지스터(43)는 제어부(32)의 카운터(20)로부터 클럭단(CLK)에 공급된 2.048MHZ 클럭과 시프트 레지스터(21)로부터 제어단 (SH/)에 공급된 로드신호(LODE O)에 따라 동작하며 제6도의 (1)와 같이 로드신호(LOAD O)가 로우레벨로 될 때 시프트 레지스터(40)로부터 입력단(A-H)에 공급된 병렬데이타를 직렬로 변환하여 출력단(QH)을 통해 제6도의 (1)과 같이 2.048Mbps로 시프트 레지스터(41)측에 출력한다. 시프트 레지스터(41)는 제어부(32)의 카운터(20)로 부터 클럭단(CLK)에 공급된 2.048MHZ 클럭에 따라 동작하며 시프트레지스터(43)로부터 입력단(A,B)에 공급된 직렬 데이타를 4회 쉬프트 시킴으로써 1바이트 만큼 지연시켜 출력단(QD)를 통해 수신 서브하이웨이(RXSHW 2)를 거쳐 가입자회로(10)측으로 전송한다.

전송속도 증가부(37)는 제5도에 도시된 바와같이 시프트 레지스터(50∼54)와 논리회로(80)로 구비하여 이루어지며 논리회로(80)는 NAND 게이트(55∼57)와 인버터(58)로 연결 구성된다. 시프트 레지스터(50)는 제어부(32)의 카운터(20)로부터 클럭단(CLK)에 공급된 2.048MHZ 클럭에 따라 동작하며 ,가입자회로(10)로부터 송신 서브하이웨이(TXSHW 1)를 통해 입력단(AB)에 직렬로 공급되는 제6도의 (k)와 같은 2.048Mbps 데이타를 병렬로 변환하여 출력단(QA-QH)을 통해 시프트 레지스터(53)측으로 출력한다. 시프트 레지스터(53)는 TSLU(8)로부터 클럭단(CLK)에 공급된 4.096MHZ의 클럭(ACLK)과 NAND 게이트(29)로부터 제어단(SH/)에 공급된 로드신호(LOAD E)에 따라 동작하며, 제6도의 (h)와 같이 로드신호(LOAD E)가 로우레벨로 될 때 시프트 레지스터(50)로부터 입력단(A-H)에 공급된 병렬데이타를 직렬로 변환하여 출력단(QH)을 통해 4.096Mbps로 출력한다. 시프트 레지스터(52)는 제어부(32)의 카운터(20)로부터 클럭단(CLK)에 공급된 2.048MHZ 클럭에 따라 동작하며, 가입자회로(10)로부터 송신 서브하이웨이(TXSH W 2)를 통해 입력단(A,B)에 직렬로 공급되는 2.048Mbps 데이타를 1바이트만큼 지연시켜 시프트 레지스터(51)측으로 출력한다. 시프트 레지스터(51)는 제어부(32)의 카운터(20)로부터 클럭단(CLK)에 공급된 2.048MHZ 클럭에 따라 동작하며 시프트 레지스터(52)로부터 입력단(A,B)에 직렬로 공급되는 2.048Mbps데이타를 병렬로 변환하여 출력단(QA-QH)을 통해 시프트 레지스터(54)측으로 출력한다. 시프트 레지스터(54)는 TSLU(8)로부터 클럭단(CLK)에 공급된 4.096MHZ의 클럭(ACLK)과 시프트 레지스터(21)로부터 제어단(SH/)에 공급된 로드신호(LOAD O)에 따라 동작하며 제6도의 (i)와 같이 로드신호(LOAD O)가 로우레벨로 될 때 시프트 레지스터(51)로부터 입력단(A∼H)에 병렬로 공급되는 데이타를 직렬로 변환하여 출력단(QH)을 통해 4.096MbPs로 출력한다. 논리회로(80)의 NAND 게이트(55)에는 D 플립플롭(24)로 부터의 256KHZ 클럭이 공급되는데 논리회로(80)는 시프트 레지스터(53,54)로부터 직렬로 공급되는 4.096Mbps 데이타를 256KHz 클럭에 따라 선택하여 제6도의 (j)와 같은 형태로 송신 서브하이웨이(TXSHW)를 통해 TSLU(8)측에 전송한다.

이상 설명한 바와 같이 본 고안은 DLC(5)로부터 TSLU(8)를 통해 공급되는 4.096Mbps 데이타를 2.048Mbps 데이타로 변환하여 전송속도를 감소시켜 가입자회로(10)측으로 전송하고 가입자회로(10)로부터 공급되는 2.048Mbps 데이타를 4.096Mbps 데이타로 변환하여 전송속도를 증가시켜 TSLU(8)를 거쳐 DLC(5)측에 전송하므로 기존의 가입자회로를 변경하지 않더라도 서브하이웨이의 데이타 전송속도를 효과적으로 증가시킬 수 있다.

Claims

TSLU(8)로부터 서브하이웨이(RXSHW)를 통해 공급되는제1전송속도의 데이타를 수신하여 전송속도를 감소시켜 제2 전송속도의 데이타로 변환하여 서브하이웨이(RXSHW 1, TXSHW2)를 통해 가입자회로(10) 측으로 전송하는 전송속도 감소부(35), 상기 가입자회로(10)로부터 서브하이웨이(TXSHW1,TXSHW2)를 통해 공급되는 제2 전송속도의 데이타를 수신하여 전송속도를 증가시커 제1 전송속도의 데이타로 변환하여 서브하이웨이(TXSHW)를 통해 상기 TSLU(8)측으로 전송하는 전송속도 증가부(37) 및 상기 TSLU(8)로부터 공급된 제1 주파수 클럭과 프레임 동기신호에 따라 상기 전송속도 감소부(35)와 전송속도 증가부(37)를 제어하기 위한 다수의 신호를 발생하는 제어부(32)를 구비하는 것을 특징으로 하는 데이타 전송속도 변환장치.
제1항에 있어서 상기 제어부(32)는 상기 TSLU(8)로부터 공급된 제1 주파수 클럭에 따라 제2 주파수 클럭을 발생함과 동시에 반전된 제1 주파수 클럭을 출력하며 상기 반전된 제1 주파수 클럭에 의해 발생한 클럭과 상기 TSLU(8)로부터의 프레임 동기신호에 따라 클리어 신호를 출력하는 제1 회로(70), 상기 제1 회로(70)로부터의 반전된 제1 주파수 클럭과 클리어 신호에 따라 소정 데이타를 발생함과 동시에 제1 및 제2 로드신호를 발행하는 제2회로(71) 및 상기 제2 회로(71)로부터의 소정 데이타와 상기 제1 주파수 클릭에 따라 소정 주파수의 클럭을 발생하는 제3 회로(73)를 구비하는 것을 특징으로 하는 데이타 전송속도 변환장치.
제1항 또는 제2항중 어느 한항에 있어서,

상기 전송속도 감소부(35)는 상기 서브하이웨이(RXSHW)로부터 직렬로 공급되는 제1 전송속도의 데이타를 상기 제1 주파수 클럭에 따라 병렬로 변환하여 출력하는 제1 시프트 레지스터(40) 상기 제1 시프트 레지스터(40)로부터 병렬로 공급된 데이타를 상기 제2 주파수 클럭에 따라 직렬로 변환하여 상기 제1 로드신호 공급시 상기 서브하이웨이(RXSHW 1)를 통해 출력하는 제2 시프트 레지스터(42) 상기 제1 시프트 레지스터(40)로부터 병렬로 공급된 데이타를 상기 제2 주파수 클럭에 따라 직결로 변환하여 상기 제2 로드신호 공급시 출력하는 제3 시프트 레지스터(43) 및 상기 제3 시프트 레지스터(43)로부터 직결로 공급된 데이타를 상기 제2 주파수 클럭에 따라 소정시간 지연시켜 상기 서브하이웨이(RXSHW2)를 통해 출력하는 제4 시프트 레지스터(41)를 구비하는 것을 특징으로 하는 데이타 전송속도 변환장치.
제1항 또는 제2항중 어느 한항에 있어서, 상기 전송속도 증가부(37)는 상기 서브하이웨이(TXSHW 1)로부터 직렬로 공급되는 제2 전송속도의 데이타를 상기 제2 주파수 클럭에 따라 병렬로 변환하여 출력하는 제1 시프트 레지스터(50) 상기 제1 시프트 레지스터(50)로부터 병렬로 공급된 데이타를 상기 제1 주파수 클럭에 따라 직렬로 변환하여 상기 제1 로드신호 공급시 출력하는 제2 시프트 레지스터(53), 상기 서브하이웨이(TXSHW 2)로부터 직렬로 공급되는 제2 전송속도의 데이타를 상기 제2 주파수 클럭에 따라 소정시간 지연시켜 직렬로 출력하는 제3 시프트 레지스터(52), 상기 제3시프트 레지스터(52)로부터 직렬로 공급되는 데이타를 상기 제2 주파수 클럭에 따라 병렬로 변환하여 출력하는 제4 시프트 레지스터(51), 상기 제4 시프트 레지스터(51)로부터 병렬로 공급되는 데이타를 상기 제1 주파수 클럭에 따라 직렬로 변환하여 상기 제2 로드신호 공급시 출력하는 제5 스프트 레지스터(54) 및 상기 제2 및 제5시프트 레지스터(53,54)로부터 직렬로 공급된 데이타를 상기 소정주파수의 클럭에 따라 선택하며 상기 서브하이웨이(TXSHW)를 통해 출력하는 논리회로(80)를 구비하는 것을 특징으로 하는 데이타 전송속도 변환장치.