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TWI785508B - 積體電路裝置 - Google Patents

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TWI785508B
TWI785508B TW110106413A TW110106413A TWI785508B TW I785508 B TWI785508 B TW I785508B TW 110106413 A TW110106413 A TW 110106413A TW 110106413 A TW110106413 A TW 110106413A TW I785508 B TWI785508 B TW I785508B
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安誌榮
韓昇煜
金成煥
朴瑞龍
李基碩
崔允榮
韓泰熙
洪智碩
Original Assignee
南韓商三星電子股份有限公司
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Abstract

本發明提供一種積體電路裝置。積體電路裝置包含：位元線，位於基底上，位元線包含下部導電層及上部導電層；絕緣封蓋圖案，位於位元線上；以及主絕緣間隔件，位於位元線的側壁及絕緣封蓋圖案的側壁上，主絕緣間隔件包含朝向上部導電層凸起的延伸部分。

Description

積體電路裝置
與示例性實施例一致的方法、設備以及系統是關於一種積體電路裝置，且更特定而言，是關於一種包含多個導電線的積體電路裝置。相關申請案的交叉參考
本申請案主張2020年6月16日在韓國智慧財產局（Korean Intellectual Property Office）申請的韓國專利申請案第10-2020-0073249號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，隨著積體電路裝置的按比例縮小已得到快速發展，多個導電線中的每一者之間的空間減小，且因此，多個導電線與多個導電線之間的其他導電區之間的分離距離已逐漸減小。因此，需要研發一種用於藉由抑制多個導電線與鄰近於所述多個導電線的其他導電區之間的寄生電容來實施具有安全可靠性的積體電路裝置的技術。
示例性實施例提供一種積體電路裝置，所述積體電路裝置即使在裝置區的面積根據半導體裝置的按比例縮小而減小時亦能夠抑制導電線與鄰近於所述導電線的另一導電線之間的寄生電容。
根據示例性實施例的態樣，提供一種積體電路裝置，所述積體電路裝置包含：位元線，位於基底上，位元線包含下部導電層及上部導電層；絕緣封蓋圖案，位於位元線上；以及主絕緣間隔件，位於位元線的側壁及絕緣封蓋圖案的側壁上，主絕緣間隔件包含朝向上部導電層凸起的延伸部分。
根據示例性實施例的態樣，提供一種積體電路裝置，所述積體電路裝置包含：位元線，在垂直方向上包含下部導電層及位於下部導電層上的上部導電層，下部導電層位於基底上且上部導電層在水平方向上具有比下部導電層的寬度更小的寬度；絕緣封蓋圖案，在垂直方向上位於上部導電層上，絕緣封蓋圖案在水平方向上具有比上部導電層的寬度更大的寬度；以及主絕緣間隔件，位於位元線的側壁及絕緣封蓋圖案的側壁上，主絕緣間隔件包含朝向上部導電層凸起的延伸部分。
根據示例性實施例的態樣，提供一種積體電路裝置，所述積體電路裝置包含：基底，包含彼此分開的多個主動區，多個主動區包含第一主動區及鄰近於第一主動區的第二主動區；位元線，連接至第一主動區且包含在垂直方向上堆疊於基底上的下部導電層及上部導電層；絕緣封蓋圖案，位於位元線上；接觸插塞，在水平方向上鄰近於位元線，接觸插塞連接至第二主動區；以及間隔件結構，位於位元線與接觸插塞之間，其中間隔件結構包含主絕緣間隔件，所述主絕緣間隔件包括朝向上部導電層凸起的延伸部分。
在下文中，將參考隨附圖式詳細地描述示例性實施例。相同附圖標號用於圖式中的相同組成裝置，且將省略對其的重複描述。
圖1是根據示例性實施例的積體電路裝置10的記憶胞陣列區域的主要組件的示意性平面佈局。
參看圖1，積體電路裝置10可包含多個主動區ACT。多個主動區ACT可相對於第一水平方向（X方向）及第二水平方向（Y方向）配置於對角線方向上。
多個字元線WL可橫跨多個主動區ACT在第一水平方向（X方向）上彼此平行地延伸。在多個字元線WL上，多個位元線BL可橫跨第一水平方向（X方向）在第二水平方向（Y方向）上彼此平行地延伸。多個位元線BL可經由直接接觸件（direct contact）DC連接至多個主動區ACT。
多個埋入式接觸件BC可位於多個位元線BL當中的兩個鄰近位元線BL之間。在示例性實施例中，多個埋入式接觸件BC可分別在第一水平方向（X方向）及第二水平方向（Y方向）上配置成排。多個導電著陸墊LP可分別形成於多個埋入式接觸件BC上。多個埋入式接觸件BC及多個導電著陸墊LP可將形成於多個位元線BL的頂部部分上的電容器的底部電極連接至主動區ACT。多個導電著陸墊LP中的每一者的至少一部分可與埋入式接觸件BC垂直地交疊。
接著，參考圖2A至圖6描述根據示例性實施例的積體電路裝置的實例組態。圖2A至圖6中所示出的積體電路裝置中的每一者可具有圖1中所示出的積體電路裝置10的佈局。
圖2A及圖2B是根據示例性實施例的積體電路裝置100的實例組態的橫截面圖。在圖2A中，部分（a）是與沿圖1中的線A-A'截取的橫截面對應的部分的一些組件的橫截面圖，且部分（b）是與沿圖1中的線B-B'截取的橫截面對應的部分的一些組件的橫截面圖。圖2B是與圖2A中的部分（a）中的虛線區AX對應的部分的放大橫截面圖。
參考圖2A及圖2B，積體電路裝置100可包含基底110，在基底110中，藉由裝置隔離層112限定多個主動區ACT。裝置隔離層112可位於基底110中的裝置隔離溝渠T1中。
基底110可包含矽，例如單晶矽、多晶矽或非晶矽。在其他示例性實施例中，基底110可包含Ge、SiGe、SiC、GaAs、InAs以及InP中的至少一者。在示例性實施例中，基底110可包含導電區域，例如摻雜有雜質的井或摻雜有雜質的結構。裝置隔離層112可包含氧化物層、氮化物層或其組合。
在第一水平方向（X方向）上延伸的多個字元線溝渠T2可位於基底110中，且多個閘極介電層116、多個字元線118以及埋入式絕緣層120可位於多個字元線溝渠T2中。多個字元線118可與圖1中所示出的多個字元線WL對應。
閘極介電層116可包含氧化矽層、氮化矽層、氮氧化矽層、氧化物/氮化物/氧化物（oxide/nitride/oxide；ONO）層以及具有比氧化矽層更高的介電常數的高k介電層中的至少一者。高k介電層可包含HfO2 、Al2 O3 、HfAlO3 、Ta2 O3 、TiO2 或其組合。多個字元線118可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合。多個埋入式絕緣層120可包含氧化矽層、氮化矽層、氮氧化矽層或其組合。
緩衝層122可在基底110上。緩衝層122可覆蓋多個主動區ACT的頂部表面、裝置隔離層112的頂部表面以及多個埋入式絕緣層120的頂部表面。緩衝層122可包含依序形成於基底110上的第一氧化矽層、氮化矽層以及第二氧化矽層，但不限於此。
在第二水平方向（Y方向）上彼此平行延伸的多個位元線BL可位於緩衝層122上。多個位元線BL可在第一水平方向（X方向）上彼此間隔開。直接接觸件DC可位於多個主動區ACT中的每一者的部分上。多個位元線BL中的每一者可經由直接接觸件DC連接至主動區ACT。直接接觸件DC可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、 TiN、Ta、TaN、Cu或其組合。在示例性實施例中，直接接觸件DC可包含摻雜多晶矽層。
多個位元線BL中的每一者可由絕緣封蓋圖案136覆蓋。在垂直方向（Z方向）上，絕緣封蓋圖案136可位於上部導電層134上。上部導電層134的頂部表面可接觸絕緣封蓋圖案136的底部表面。
多個位元線BL中的每一者可包含在垂直方向（Z方向）上依序堆疊在基底110上的下部導電層130、中間導電層132以及上部導電層134。在垂直方向（Z方向）上，中間導電層132可位於下部導電層130上，且上部導電層134可位於中間導電層132上。上部導電層134在第一水平方向（X方向）上的寬度134W可小於絕緣封蓋圖案136的底部表面的寬度136W，且小於下部導電層130及中間導電層132的每一寬度。因此，多個位元線BL中的每一者的側壁可在垂直方向（Z方向）上非線性地延伸。在示例性實施例中，絕緣封蓋圖案136的底部表面的寬度136W可為約5奈米至約20奈米，且上部導電層134的寬度134W與絕緣封蓋圖案136的底部表面的寬度136W之間的差可為約0.1奈米至約10奈米。舉例而言，絕緣封蓋圖案136的底部表面的寬度136W可為約5奈米至約10奈米，且上部導電層134的寬度134W與絕緣封蓋圖案136的底部表面的寬度136W之間的差可為約0.1奈米至約5奈米。然而，示例性實施例不限於此。
如圖2A及圖2B中所示出，上部導電層134在第一水平方向（X方向）上的寬度134W可在垂直方向（Z方向）上恆定。然而，示例性實施例不限於此。舉例而言，上部導電層134在第一水平方向（X方向）上的寬度134W可在垂直方向（Z方向）上變化。
位元線BL的下部導電層130的頂部表面可位於與直接接觸件DC的頂部表面相同的平面上。在圖2A中，示出多個位元線BL具有包含下部導電層130、中間導電層132以及上部導電層134的三重導電層結構，但示例性實施例不限於此。舉例而言，多個位元線BL可具有單個導電層、雙重導電層，或多個導電層（例如四個或大於四個導電層）的堆疊結構。
在示例性實施例中，下部導電層130可包含摻雜多晶矽層。中間導電層132及上部導電層134中的每一者可包含含有Ti、TiN、TiSiN、鎢（W）、WN、矽化鎢（WSix）、氮化鎢矽(WSixNy)、釕（Ru）或其組合的層。舉例而言，中間導電層132可包含TiN層及/或TiSiN層，且上部導電層134可包含含有Ti、TiN、W、WN、WSixNy、Ru或其組合的層。絕緣封蓋圖案136可包含氮化矽層。
多個接觸插塞150可位於基底110上。多個接觸插塞150可在多個位元線BL中的每一者之間的空間中具有在垂直方向（Z方向）上延伸的柱狀形狀。多個接觸插塞150中的每一者可接觸主動區ACT。多個接觸插塞150中的每一者的下部末端可處於比基底110的頂部表面更低的層級，使得多個接觸插塞150中的每一者的下部末端掩埋在基底110中。多個接觸插塞150可包含摻雜有雜質的半導體材料、金屬、導電金屬氮化物或其組合，但不限於此。
在積體電路裝置100中，一個直接接觸件DC及一對接觸插塞150（所述接觸插塞150面向彼此，其中一個直接接觸件DC插入於所述接觸插塞150之間）可連接至多個主動區AC當中的不同主動區AC。
多個接觸插塞150可在第二水平方向（Y方向）上在自多個位元線BL選擇的彼此鄰近的一對位元線BL之間配置成列。絕緣柵149可位於在第二水平方向（Y方向）上配置成列的多個接觸插塞150中的每一者之間。多個接觸插塞150可藉由多個絕緣柵149彼此絕緣。多個絕緣柵149中的每一者可具有在基底110上在垂直方向（Z方向）上延伸的柱狀形狀。在示例性實施例中，多個絕緣柵149可包含氮化矽層。
積體電路裝置100可包含在多個位元線BL與多個接觸插塞150之間的多個間隔件結構SP1。一個間隔件結構SP1可位於一個位元線BL與在第二水平方向（Y方向）上配置成列的多個接觸插塞150之間。多個間隔件結構SP1中的每一者可與位元線BL平行延伸。
多個間隔件結構SP1中的每一者可包含內絕緣間隔件142、第一間隙填充絕緣圖案143、第二間隙填充絕緣圖案144、主絕緣間隔件146M以及外絕緣間隔件148。
內絕緣間隔件142可分別接觸直接接觸件DC的側壁及位元線BL的側壁。位元線BL可在第一水平方向（X方向）上與接觸插塞150間隔開，其中內絕緣間隔件142、主絕緣間隔件146M以及外絕緣間隔件148插入於所述位元線BL與所述接觸插塞150之間。
內絕緣間隔件142可共形地覆蓋位元線BL及絕緣封蓋圖案136中的每一者的側壁。內絕緣間隔件142可接觸位元線BL的下部導電層130、中間導電層132以及上部導電層134中的每一者的側壁、絕緣封蓋圖案136的側壁以及緩衝層122的頂部表面。內絕緣間隔件142可在第一水平方向（X方向）上與接觸插塞150間隔開，其中主絕緣間隔件146M及外絕緣間隔件148插入於所述內絕緣間隔件142與所述接觸插塞150之間。內絕緣間隔件142可包含氮化矽層。
主絕緣間隔件146M可位於內絕緣間隔件142與外絕緣間隔件148之間。主絕緣間隔件146M可在第一水平方向（X方向）上鄰近於位元線BL，且可覆蓋位元線BL的側壁及絕緣封蓋圖案136的側壁。主絕緣間隔件146M可與位元線BL間隔開，其中內絕緣間隔件142插入於所述主絕緣間隔件146M與所述位元線BL之間。
主絕緣間隔件146M可包含朝向上部導電層134凸起的延伸部分146E。主絕緣間隔件146M的延伸部分146E可填充由上部導電層134的側壁及絕緣封蓋圖案136的底部表面限定的底切空間。主絕緣間隔件146M的延伸部分146E可包含在垂直方向（Z方向）上與絕緣封蓋圖案136交疊的部分。主絕緣間隔件146M的延伸部分146E可在第一水平方向（X方向）上位於上部導電層134與接觸插塞150之間。
在第一水平方向（X方向）上面向絕緣封蓋圖案136的主絕緣間隔件146M的第一部分可在第一水平方向（X方向）上具有第一寬度W11。主絕緣間隔件146M的第一部分可包含配置於絕緣封蓋圖案136與外絕緣間隔件148之間的部分。
在第一水平方向（X方向）上面向上部導電層134的主絕緣間隔件146M的第二部分可包含延伸部分146E，且可在第一水平方向（X方向）上具有第二寬度W12，第二寬度W12大於第一寬度W11。主絕緣間隔件146M的第二部分可包含配置於上部導電層134與外絕緣間隔件148之間的部分。
主絕緣間隔件146M可包含在下部導電層130與接觸插塞150之間且在中間導電層132與接觸插塞150之間的第三部分。主絕緣間隔件146M的第三部分可在第一水平方向（X方向）上具有小於第二寬度W12的寬度。主絕緣間隔件146M的第三部分可包含配置於下部導電層130與外絕緣間隔件148之間且配置於中間導電層132與外絕緣間隔件148之間的部分。
在內絕緣間隔件142中，絕緣封蓋圖案136與主絕緣間隔件146M之間的部分及上部導電層134與主絕緣間隔件146M的延伸部分146E之間的部分可在垂直方向（Z方向）上彼此偏移。另外，在內絕緣間隔件142中，上部導電層134與主絕緣間隔件146M的延伸部分146E之間的部分及下部導電層130、中間導電層132與主絕緣間隔件146M之間的部分可在垂直方向（Z方向）上彼此偏移。內絕緣間隔件142可包含在絕緣封蓋圖案136的底部表面與主絕緣間隔件146M的延伸部分146E之間的彎曲部分142B。內絕緣間隔件142可包含在中間導電層132的頂部表面與主絕緣間隔件146M的延伸部分146E之間的另一彎曲部分。因此，內絕緣間隔件142可在垂直方向（Z方向）上非線性地延伸。
主絕緣間隔件146M的延伸部分146E可包含由內絕緣間隔件142限定且朝向上部導電層134凸起的側壁，且可包含由延伸部分146E在主絕緣間隔件146M的第一水平方向（X方向）上的相對側上的外絕緣間隔件148限定且在垂直方向（Z方向）上平坦的側壁。
外絕緣間隔件148可在第一水平方向（X方向）上與內絕緣間隔件142間隔開，其中主絕緣間隔件146M插入於所述外絕緣間隔件148與所述內絕緣間隔件142之間。外絕緣間隔件148可位於主絕緣間隔件146M與接觸插塞150之間。主絕緣間隔件146M在第一水平方向（X方向）上的寬度可受內絕緣間隔件142及外絕緣間隔件148限制。
在示例性實施例中，內絕緣間隔件142可包含氮化矽層。主絕緣間隔件146M可包含氧化矽層、空氣間隔部或其組合。在本說明書中，「空氣」的術語可稱為在製造製程期間可存在的大氣或其他氣體。外絕緣間隔件148可包含氮化矽層。內絕緣間隔件142的部分可掩埋於基底110中。內絕緣間隔件142中的一些可在比基底110的頂部表面更低的層級處包圍第一間隙填充絕緣圖案143及第二間隙填充絕緣圖案144。
第一間隙填充絕緣圖案143及第二間隙填充絕緣圖案144可位於接觸插塞150的下部末端與直接接觸件DC之間。第二間隙填充絕緣圖案144的側壁及底部表面可由第一間隙填充絕緣圖案143及內絕緣間隔件142包圍。內絕緣間隔件142及第一間隙填充絕緣圖案143中的每一者可包含在直接接觸件DC與第二間隙填充絕緣圖案144之間的部分。第一間隙填充絕緣圖案143可包含氧化矽層，且第二間隙填充絕緣圖案144可包含氮化矽層。
在積體電路裝置100中，在位元線BL與接觸插塞150之間的間隔件結構SP1可包含主絕緣間隔件146M，所述主絕緣間隔件146M包含朝向上部導電層134凸起的延伸部分146E。因此，可在上部導電層134與接觸插塞150之間確保足夠的絕緣距離，且因此可減小彼此鄰近的位元線BL與接觸插塞150之間的寄生電容。
金屬矽化物層172及多個導電著陸墊LP可依序形成於多個接觸插塞150中的每一者上。多個導電著陸墊LP可經由金屬矽化物層172連接至多個接觸插塞150。多個導電著陸墊LP可自多個絕緣封蓋圖案136中的每一者之間的空間延伸至多個絕緣封蓋圖案136中的每一者的上部部分，以使得多個導電著陸墊LP與多個位元線BL的部分垂直地交疊。
多個導電著陸墊LP中的每一者可包含導電障壁層174及導電層176。在示例性實施例中，金屬矽化物層172可包含矽化鈷、矽化鎳或矽化錳，但示例性實施例不限於此。在示例性實施例中，可省略金屬矽化物層172。導電障壁層174可具有Ti/TiN堆疊結構。導電層176可包含摻雜的多晶矽、金屬、金屬矽化物、導電金屬氮化物或其組合。舉例而言，導電層176可包含鎢（W）。多個導電著陸墊LP在平面圖中可具有多個島型圖案。多個導電著陸墊LP可藉由填充在其周圍的空間的絕緣層180彼此電絕緣。
圖3是根據示例性實施例的積體電路裝置100A的橫截面圖。在圖3中，放大且示出積體電路裝置100A的與圖2A的部分（a）中的虛線區AX對應的部分的一些組件。在圖3中，與圖2A及圖2B中的附圖標號相同的附圖標號指代相同構件，且省略對其的詳細描述。
參考圖3，積體電路裝置100A可具有與參考圖2A及圖2B所描述的積體電路裝置100實質上相同的組態。然而，積體電路裝置100A可包含多個間隔件結構SP1A，而非設置於積體電路裝置100中的多個間隔件結構SP1。
多個間隔件結構SP1A可具有與圖2A及圖2B中所示出的間隔件結構SP1實質上相同的結構。然而多個間隔件結構SP1A可包含主絕緣間隔件146N，而非間隔件結構SP1的主絕緣間隔件146M。主絕緣間隔件146N包含空氣間隔部AS及主絕緣間隔件圖案146P。空氣間隔部AS可形成主絕緣間隔件146N的延伸部分146E。構成主絕緣間隔件146N的空氣間隔部AS及主絕緣間隔件圖案146P當中的主絕緣間隔件圖案146P可更接近基底110（參考圖2A）。在示例性實施例中，主絕緣間隔件圖案146P可包含氧化矽層。在其他示例性實施例中，可省略主絕緣間隔件圖案146P。
積體電路裝置100A的空氣間隔部AS可降低彼此鄰近的位元線BL與接觸插塞150之間的寄生電容。
圖4是根據另一示例性實施例的積體電路裝置200的橫截面圖。在圖4中，放大且示出與圖2A的部分（a）中的虛線區AX對應的積體電路裝置200的部分的一些組件。在圖4中，與圖2A及圖2B中的附圖標號相同的附圖標號指代相同構件，且省略對其的詳細描述。
參考圖4，積體電路裝置200可具有與參考圖2A所描述的積體電路裝置100實質上相同的組態。然而，積體電路裝置200可包含位元線BL2及覆蓋位元線BL2的側壁的多個間隔件結構SP2。
位元線BL2可具有與參考圖2A及圖2B所描述的位元線BL實質上相同的組態。然而，位元線BL2可包含上部導電層234，而非上部導電層134。上部導電層234可包含朝向間隔件結構SP2凹入的非線性側壁234W。多個間隔件結構SP2可具有與圖2A及圖2B中所示出的間隔件結構SP1實質上相同的結構。然而，多個間隔件結構SP2可包含內絕緣間隔件242及主絕緣間隔件246M，而非內絕緣間隔件142及主絕緣間隔件146M。主絕緣間隔件246M可包含朝向上部導電層234凸起的延伸部分246E。主絕緣間隔件246M的延伸部分246E可包含在垂直方向（Z方向）上與絕緣封蓋圖案136交疊的部分。
內絕緣間隔件242可具有與參考圖2A及圖2B所描述的內絕緣間隔件142實質上相同的組態。然而，內絕緣間隔件242可包含面向上部導電層234的非線性側壁234W的非線性部分。內絕緣間隔件242可包含在絕緣封蓋圖案136的底部表面與主絕緣間隔件246M的延伸部分246E之間的彎曲部分242B。內絕緣間隔件242可包含在中間導電層132的頂部表面與主絕緣間隔件246M的延伸部分246E之間的另一彎曲部分。
上部導電層234的非線性側壁234W可面向主絕緣間隔件246M的延伸部分246E，其中內絕緣間隔件242插入於所述非線性側壁234W與所述延伸部分246E之間。
在第一水平方向（X方向）上面向絕緣封蓋圖案136的主絕緣間隔件246M的第一部分可在第一水平方向（X方向）上具有第一寬度W21。主絕緣間隔件246M的第一部分可包含配置於絕緣封蓋圖案136與外絕緣間隔件148之間的部分。
在第一水平方向（X方向）上面向上部導電層234的主絕緣間隔件246M的第二部分可包含延伸部分246E，且在第一水平方向（X方向）上可具有大於第一寬度W21的第二寬度W22。主絕緣間隔件246M的第二部分可包含配置於上部導電層234與外絕緣間隔件148之間的部分。
舉例而言，上部導電層234在第一水平方向（X方向）上的寬度可在垂直方向（Z方向）上變化。上部導電層234的寬度可在垂直方向（Z方向）上在上部導電層234的大致中間垂直位準（vertical level）處具有最小值。上部導電層234的寬度可自上部導電層234的中間垂直位準至上部導電層234的頂部表面逐漸增加，且可自上部導電層234的中間垂直位準至上部導電層234的底部表面逐漸增加。
上部導電層234、內絕緣間隔件242以及主絕緣間隔件246M的更詳細組態可與對參考圖2A及圖2B給出的上部導電層134、內絕緣間隔件142以及主絕緣間隔件146M的描述實質上相同。
圖5是根據另一示例性實施例的積體電路裝置300的橫截面圖。在圖5中，放大且示出與圖2A的部分（a）中的虛線區AX對應的積體電路裝置300的部分的一些組件。在圖5中，與圖2A及圖2B中的附圖標號相同的附圖標號指代相同構件，且省略對其的詳細描述。
參考圖5，積體電路裝置300可具有與參考圖2A所描述的積體電路裝置100實質上相同的組態。然而，積體電路裝置300可包含位元線BL3、覆蓋位元線BL3的絕緣封蓋圖案336以及覆蓋位元線BL3及絕緣封蓋圖案336中的每一者的側壁的多個間隔件結構SP3。
位元線BL3可具有與參考圖2A及圖2B所描述的位元線BL實質上相同的組態。然而，位元線BL3可包含在垂直方向（Z方向）上依序堆疊在基底110上的下部導電層330、中間導電層332以及上部導電層334。下部導電層330、中間導電層332、上部導電層334以及絕緣封蓋圖案336中的每一者可包含面向間隔件結構SP3的傾斜側壁。
多個間隔件結構SP3可具有與圖2A及圖2B中所示出的間隔件結構SP1實質上相同的結構。然而，多個間隔件結構SP3可包含內絕緣間隔件342及主絕緣間隔件346M，而非內絕緣間隔件142及主絕緣間隔件146M。主絕緣間隔件346M可包含朝向上部導電層334凸起的延伸部分346E。主絕緣間隔件346M的延伸部分346E可包含在垂直方向（Z方向）上與絕緣封蓋圖案336交疊的部分。
內絕緣間隔件342可具有與參考圖2A及圖2B所描述的內絕緣間隔件142實質上相同的組態。然而，內絕緣間隔件342可包含面向上部導電層334的傾斜側壁334W的傾斜部分。內絕緣間隔件342可包含在絕緣封蓋圖案336的底部表面與主絕緣間隔件346M的延伸部分346E之間的彎曲部分342B。
上部導電層334的傾斜側壁334W可面向主絕緣間隔件346M的延伸部分346E，其中內絕緣間隔件342插入於所述傾斜側壁334W與所述延伸部分346E之間。
在第一水平方向（X方向）上面向絕緣封蓋圖案336的主絕緣間隔件346M的第一部分可在第一水平方向（X方向）上具有第一寬度W31。主絕緣間隔件346M的第一部分可包含配置於絕緣封蓋圖案336與外絕緣間隔件148之間的部分。
在第一水平方向（X方向）上面向上部導電層334的主絕緣間隔件346M的第二部分可包含延伸部分346E，且可在第一水平方向（X方向）上具有大於第一寬度W31的第二寬度W32。主絕緣間隔件346M的第二部分可包含配置於上部導電層334與外絕緣間隔件148之間的部分。
舉例而言，上部導電層334在第一水平方向（X方向）上的寬度可在垂直方向（Z方向）上變化。上部導電層334的寬度可在垂直方向（Z方向）上朝向上部導電層334的底部表面逐漸增加。在第一水平方向（X方向）上，上部導電層334的底部表面的寬度BW3可大於上部導電層334的頂部表面的寬度TW3。類似地，絕緣封蓋圖案336的寬度可在垂直方向（Z方向）上朝向絕緣封蓋圖案336的底部表面逐漸增加。另外，下部導電層330及中間導電層332的寬度可朝向相同方向逐漸增加。
在第一水平方向（X方向）上面向上部導電層334的主絕緣間隔件346M的部分的寬度可在垂直方向（Z方向）上為可變的。面向上部導電層334的主絕緣間隔件346M的部分的寬度可在垂直方向（Z方向）上自上部導電層334的底部表面朝向上部導電層334的頂部表面逐漸增加。主絕緣間隔件346M可具有可變寬度以與下部導電層330、中間導電層332以及絕緣封蓋圖案336的可變寬度對應。
位元線BL3的下部導電層330、中間導電層332以及上部導電層334、絕緣封蓋圖案336、間隔件結構SP3的內絕緣間隔件342以及主絕緣間隔件346M的更詳細組態可與對參考圖2A及圖2B給出的位元線BL的下部導電層130、中間導電層132以及上部導電層134及絕緣封蓋圖案136、間隔件結構SP1的內絕緣間隔件142以及主絕緣間隔件146M的描述實質上相同。
圖6是根據另一示例性實施例的積體電路裝置400的橫截面圖。在圖6中，放大且示出與圖2A的部分（a）中的虛線區AX對應的積體電路裝置400的部分的一些組件。在圖6中，與圖2A至圖5中的附圖標號相同的附圖標號可指代相同構件，且省略對其的詳細描述。
參考圖6，積體電路裝置400可具有與參考圖2A所描述的積體電路裝置300實質上相同的組態。然而，積體電路裝置400可包含位元線BL4及覆蓋位元線BL4的側壁的多個間隔件結構SP4。
位元線BL4可包含在垂直方向（Z方向）上依序堆疊在基底110上的下部導電層330、中間導電層332以及上部導電層434。
上部導電層434可包含朝向間隔件結構SP4凹入的非線性側壁434W。多個間隔件結構SP4可具有與圖5中所示出的間隔件結構SP3實質上相同的結構。然而，多個間隔件結構SP4可包含內絕緣間隔件442及主絕緣間隔件446M，而非內絕緣間隔件342及主絕緣間隔件346M。主絕緣間隔件446M可包含朝向上部導電層434凸起的延伸部分446E。主絕緣間隔件446M的延伸部分446E可包含在垂直方向（Z方向）上與絕緣封蓋圖案336交疊的部分。
然而，內絕緣間隔件442可包含面向上部導電層434的非線性側壁434W的非線性部分。內絕緣間隔件442可包含在絕緣封蓋圖案336的底部表面與主絕緣間隔件446M的延伸部分446E之間的彎曲部分442B。內絕緣間隔件442可包含在中間導電層332的頂部表面與上部導電層434的底部表面之間的另一彎曲部分。
上部導電層434的非線性側壁434W可面向主絕緣間隔件446M的延伸部分446E，其中內絕緣間隔件442插入於所述非線性側壁434W與所述延伸部分446E之間。
在第一水平方向（X方向）上面向絕緣封蓋圖案336的主絕緣間隔件446M的第一部分可在第一水平方向（X方向）上具有第一寬度W41。主絕緣間隔件446M的第一部分可包含配置於絕緣封蓋圖案336與外絕緣間隔件148之間的部分。
在第一水平方向（X方向）上面向上部導電層434的主絕緣間隔件436M的第二部分可包含延伸部分446E，且在第一水平方向（X方向）上可具有大於第一寬度W41的第二寬度W42。主絕緣間隔件446M的第二部分可包含配置於上部導電層434與外絕緣間隔件148之間的部分。
舉例而言，上部導電層434在第一水平方向（X方向）上的寬度可在垂直方向（Z方向）上變化。上部導電層434的寬度可在垂直方向（Z方向）上在上部導電層434的底部表面與頂部表面之間的某一垂直位準處具有最小值。上部導電層434的寬度可自上部導電層434的某一垂直位準至上部導電層434的頂部表面逐漸增加，且可自上部導電層434的某一垂直位準朝向上部導電層434的底部表面逐漸增加。在第一水平方向（X方向）上，上部導電層434的底部表面的寬度BW4可大於上部導電層434的頂部表面的寬度TW4。
上部導電層434、內絕緣間隔件442以及主絕緣間隔件446M的更詳細組態可與參考圖2A及圖2B給出的上部導電層134、內絕緣間隔件142以及主絕緣間隔件146M的描述實質上相同。
圖7A至圖7Q是示出根據示例性實施例的積體電路裝置的製造方法的橫截面圖。在圖7A至圖7Q中，部分（a）是根據與沿圖1中的線A-A'截取的橫截面對應的某一區的製程序列的一些組件的橫截面圖，且部分（b）是根據與沿圖1中的線B-B'截取的橫截面對應的某一區的製程序列的一些組件的橫截面圖。參考圖7A至圖7Q描述圖2A及圖2B中所示出的積體電路裝置100及圖3中所示出的積體電路裝置100A的實例製造方法。
參考圖7A，裝置隔離溝渠T1可形成於基底110中，且裝置隔離層112可形成於裝置隔離溝渠T1中。多個主動區ACT可由裝置隔離層112限定於基底110中。
多個字元線溝渠T2可形成於基底110中。多個字元線溝渠T2可在第一水平方向（X方向）上彼此平行地延伸，且可具有橫越主動區ACT的線形。為了在所述主動區ACT的底部表面上形成包含台階的多個字元線溝渠T2，可藉由單獨的蝕刻製程來蝕刻裝置隔離層112及基底110中的每一者，且裝置隔離層112的蝕刻深度可不同於基底110的蝕刻深度。在清潔形成多個字元線溝渠T2的結果之後，可在多個字元線溝渠T2中的每一者中依序形成閘極介電層116、字元線118以及埋入式絕緣層120。在形成多個字元線118之前或之後，可執行用於在多個主動區ACT上形成多個源極區/汲極區的離子植入製程。
緩衝層122可形成於基底110上。緩衝層122可覆蓋多個主動區ACT的頂部表面、裝置隔離層112的頂部表面以及多個埋入式絕緣層120的頂部表面。緩衝層122可包含依序形成於基底110上的第一氧化矽層、氮化矽層以及第二氧化矽層，但不限於此。
參考圖7B，下部導電層130可形成於緩衝層122上。在示例性實施例中，下部導電層130可包含摻雜多晶矽層，但不限於此。
參考圖7C，可在下部導電層130上形成罩幕圖案MP1。在形成罩幕圖案MP1之後，可藉由蝕刻經由罩幕圖案MP1的開口MH暴露的下部導電層130、罩幕圖案MP1下方的緩衝層122、基底110以及裝置隔離層112中的每一者的部分來形成暴露基底110的主動區ACT的直接接觸孔DCH。罩幕圖案MP1可包含氧化物層、氮化物層或其組合，但不限於此。
參考圖7D，可自圖7C中所示出的結果移除罩幕圖案MP1，且可在直接接觸孔DCH中形成直接接觸件DC。
為形成直接接觸件DC，可形成在直接接觸孔DCH內部且在下部導電層130的上部部分上具有足以填充直接接觸孔DCH的厚度的摻雜的多晶矽層，且接著可移除摻雜的多晶矽層的不必要部分以使得摻雜的多晶矽層僅保留在直接接觸孔DCH中。
參考圖7E，中間導電層132、上部導電層134以及多個絕緣封蓋圖案136可依序形成於下部導電層130及直接接觸件DC上。多個絕緣封蓋圖案136中的每一者可由在第二水平方向（Y方向）上延長的線圖案形成。
參考圖7F，可藉由使用絕緣封蓋圖案136作為蝕刻罩幕來蝕刻上部導電層134、中間導電層132、下部導電層130以及直接接觸件DC中的每一者的部分以在基底110上形成多個位元線BL。
用於多個位元線BL的蝕刻製程可包含用於蝕刻上部導電層134的第一蝕刻製程及用於蝕刻中間導電層132、下部導電層130以及直接接觸件DC的第二蝕刻製程。在第一蝕刻製程中，可同時執行在垂直方向上的蝕刻及在水平方向上的蝕刻，且在第二蝕刻製程中，可最小化或幾乎不執行在水平方向上的蝕刻，且可僅執行在垂直方向上的蝕刻。在示例性實施例中，在第一蝕刻製程中，可使用包含Cl2 、SF6 、NF3 以及CF4 的組合的第一蝕刻氣體，且在第二蝕刻製程中，可使用向第一蝕刻氣體添加O2 的第二蝕刻氣體。在第一蝕刻製程中，藉由使用不含有O2 氣體或減小量的O2 氣體的蝕刻氣體來蝕刻上部導電層134，可增強在上部導電層134的橫向方向上的蝕刻。在示例性實施例中，可在低於約20℃至約60℃的溫度下且在約10公噸或小於10公噸的相對較低的壓力下執行第一蝕刻製程及第二蝕刻製程。
多個位元線BL可包含下部導電層130、中間導電層132以及上部導電層134中的每一者的剩餘部分。在形成多個位元線BL之後，直接接觸孔DCH的部分可再次暴露在直接接觸件DC周圍，且可在各自包含位元線BL及絕緣封蓋圖案136的多個位元線結構中的每一者之間限定在第二水平方向（Y方向）上延長的線空間LS。在位元線BL的中間導電層132與絕緣封蓋圖案136之間，可保留與位元線BL的上部導電層134的兩側上的線空間LS連通的凹痕空間DT。凹痕空間DT可包含在垂直方向（Z方向）上與絕緣封蓋圖案136交疊的部分。
參考圖7G，可形成共形地覆蓋圖7F中所示出的結果中的暴露表面的內絕緣間隔件142。可使用化學氣相沈積（chemical vapor deposition；CVD）製程或原子層沈積（atomic layer deposition；ALD）製程來形成內絕緣間隔件142。內絕緣間隔件142可包含氧化矽層。
參考圖7H，可用第一間隙填充絕緣圖案143及第二間隙填充絕緣圖案144填充保留於圖7G中所示出的結果中的直接接觸孔DCH的內絕緣間隔件142上的空間。
在用於形成第一間隙填充絕緣圖案143及第二間隙填充絕緣圖案144的實例製程中，可形成共形地覆蓋圖7G中所示出的結果的暴露表面的氧化矽層，且可在氧化矽層上形成填充接觸孔DCH的氮化矽層。可藉由使用CVD製程或ALD製程來形成氧化矽層及氮化矽層中的每一者。接著，可藉由使用氧化矽層作為刻蝕終止層來等向性地蝕刻氮化矽層，且可移除保留於位元線BL及氧化矽層的絕緣封蓋圖案136上的不必要部分。因此，可獲得包含氧化矽膜及氮化矽膜中的每一者的剩餘部分的第一間隙填充絕緣圖案143及第二間隙填充絕緣圖案144。
參考圖7I，可形成共形地覆蓋圖7H中所示出的結果中所暴露的表面的主絕緣間隔層146。在第一水平方向（X方向）上，主絕緣間隔層146可形成為具有足夠大的厚度，所述厚度大於保留於中間導電層132與絕緣封蓋圖案136之間的內絕緣間隔件142上的凹痕空間DT（參考圖7H）的寬度。
可使用CVD製程或ALD製程來形成主絕緣間隔層146。在示例性實施例中，主絕緣間隔層146可包含氧化矽層。
參考圖7J，可藉由非等向性地蝕刻自圖7I中所示出的結果獲得的主絕緣間隔層146而用主絕緣間隔層146形成多個初步主絕緣間隔件146A。在多個初步主絕緣間隔件146A中的每一者中，其朝向線空間LS暴露的側壁可在垂直方向（Z方向）上平坦延伸。
在示例性實施例中，在非等向性地蝕刻圖7I中所示出的結果中的主絕緣間隔層146的製程中，可使用包含C4 F6 、C4 F8 或其組合的蝕刻氣體來形成多個初步主絕緣間隔件146A。在非等向性地蝕刻主絕緣間隔層146的同時，可維持約80公噸或小於80公噸的壓力。舉例而言，在主絕緣間隔層146的非等向性蝕刻中，在比上部導電層134的頂部表面更高的層級上，在非等向性地蝕刻主絕緣間隔層146的初始蝕刻製程期間，可在約20公噸至約80公噸的相對較高的壓力下且在約200瓦特或小於200瓦特的相對較低的偏置功率條件下非等向性地蝕刻主絕緣間隔層146，且在以與上部導電層134的上部表面相同或比上部導電層134的上部表面更低的層級處非等向性地蝕刻主絕緣間隔層146的後蝕刻製程中，可在約40公噸或小於40公噸的相對較低的壓力下且在約200瓦特或大於200瓦特的相對較高的偏置功率條件下非等向性地蝕刻主絕緣間隔層146。在非等向性地蝕刻主絕緣間隔層146的同時，可將蝕刻製程溫度維持在約20℃至約60℃。為獲得自多個初步主絕緣間隔件146A中的每一者朝向線空間LS暴露的側壁在垂直方向（Z方向）上平坦延伸的結構，可調整在初始蝕刻製程及後蝕刻製程中使用的蝕刻氣體中所包含的O2 氣體的含量。舉例而言，由於在初始蝕刻製程及後蝕刻製程中使用的蝕刻氣體中所包含的O2 氣體的含量較少，因此可增強橫向方向上的蝕刻。
在根據圖7I中所示出的結果非等向性地蝕刻主絕緣間隔層146時，可移除內絕緣間隔件142的部分及緩衝層122的部分。因此，可暴露位於多個線空間LS的底部的基底110的部分、內絕緣間隔件142的部分、第一間隙填充絕緣圖案143的部分以及第二間隙填充絕緣圖案144的部分。多個初步主絕緣間隔件146A中的每一者可覆蓋位元線BL的側壁及在內絕緣間隔件142上的絕緣封蓋圖案136的側壁。
參考圖7K，可形成共形地覆蓋圖7J中所示出的結果的外絕緣間隔件148。外絕緣間隔件148可包含相對於多個初步主絕緣間隔件146A具有蝕刻選擇性的材料。舉例而言，當初步主絕緣間隔件146A包含氧化矽層時，外絕緣間隔件148可包含氮化矽層。可使用CVD製程或ALD製程來形成外絕緣間隔件148。
參考圖7L，根據圖7K中所示出的結果，可藉由在由位元線BL中的每一者之間的外絕緣間隔件148限定的線空間LS中形成彼此隔開的多個絕緣柵149來將線空間LS劃分成多個接觸空間CS。
多個絕緣柵149中的每一者可在字元線118上與字元線118垂直地交疊。多個絕緣柵149可包含氮化矽層。在示例性實施例中，在形成多個絕緣柵149時，可消耗多個絕緣封蓋圖案136的部分，且可降低多個絕緣封蓋圖案136的高度。
接著，藉由移除經由多個接觸空間CS暴露的結構的部分，可形成在多個位元線BL中的每一者之間暴露基底110的主動區ACT的多個凹口空間R1。為形成多個凹口空間R1，可使用非等向性蝕刻製程或非等向性蝕刻製程及等向性蝕刻製程的組合。舉例而言，多個凹口空間R1可藉由非等向性地蝕刻經由多個位元線BL中的每一者與外絕緣間隔件148下方的基底110的部分之間的多個接觸空間CS暴露的外絕緣間隔件148的部分且藉由等向性地蝕刻由於非等向性蝕刻而暴露的基底的主動區ACT的部分來形成。多個凹口空間R1中的每一者可與接觸空間CS連通。在執行用於形成接觸空間CS的蝕刻製程時，內絕緣間隔件142、第一間隙填充絕緣圖案143以及第二間隙填充絕緣圖案144中的每一者的部分可在比基底110的頂部表面更低的層級處被消耗。
基底110的主動區ACT的部分、內絕緣間隔件142的部分、第一間隙填充絕緣圖案143的部分以及第二間隙填充絕緣圖案144的部分可經由多個凹口空間R1暴露。
參考圖7M，可形成多個接觸插塞150，所述多個接觸插塞150在填充多個位元線BL中的每一者之間的接觸空間CS的部分的同時填充多個位元線BL中的每一者之間的多個凹口空間R1。
參考圖7N，金屬矽化物層172、導電障壁層174以及導電層176可依序形成於經由多個接觸空間CS暴露的多個接觸插塞150（參考圖7M）上。
接觸插塞150及金屬矽化物層172可形成圖1中所示出的埋入式接觸件BC的至少一部分。導電障壁層174及導電層176中的每一者可填充多個接觸空間CS（參考圖7M），且可延伸至絕緣封蓋圖案136的上部部分以與多個位元線BL的部分垂直地交疊。
參考圖7O，根據圖7N中所示出的結果，可在導電層176上形成暴露導電層176的部分的罩幕圖案，可藉由使用罩幕圖案作為蝕刻罩幕來蝕刻導電層176、導電障壁層174以及在其周圍的絕緣層來形成上部凹口空間R2，且可形成由上部凹口空間R2限定的多個導電著陸墊LP。罩幕圖案可包含氮化矽層，但不限於此。
多個導電著陸墊LP可包含在形成上部凹口空間R2之後保留於基底110上的導電障壁層174及導電層176。多個導電著陸墊LP可自多個絕緣封蓋圖案136中的每一者之間的空間延伸至多個絕緣封蓋圖案136中的每一者的上部部分，以使得多個導電著陸墊LP與多個位元線BL的部分垂直地交疊。多個導電著陸墊LP可具有多個島型圖案形狀。自接觸空間CS的外部在水平方向上延伸的多個導電著陸墊LP的部分可構成圖1中所示出的多個導電著陸墊LP。多個初步主絕緣間隔件146A的頂部表面可經由上部凹口空間R2暴露。
參考圖7P，可藉由自圖7O中所示出的結果中移除經由上部凹口空間R2暴露的多個初步主絕緣間隔件146A的至少一部分來形成包含空氣間隔部的主絕緣間隔件146M。如上文所論述，外絕緣間隔件148可包含相對於多個初步主絕緣間隔件146A具有蝕刻選擇性的材料。因此，作為實例，可經由蝕刻製程移除多個初步主絕緣間隔件146A的部分。
在一些示例性實施例中，省略參考圖7P所描述的製程。當省略參考圖7P所描述的製程時，可自圖7O中所示出的初步主絕緣間隔件146A獲得圖2A及圖2B中所示出的主絕緣間隔件146M。在此情況下，主絕緣間隔件146M可包含氧化矽膜。
在其他示例性實施例中，可完全移除圖7O中所示出的結果中經由上部凹口空間R2暴露的多個初步主絕緣間隔件146A。在此情況下，主絕緣間隔件146M可包含空氣間隔部，且在圖7P中所示出的結果中構成主絕緣間隔件146M的空氣間隔部可與上部凹口空間R2連通。可在構成主絕緣間隔件146M的空氣間隔部的底部暴露內絕緣間隔件142。
另外，在其他示例性實施例中，可藉由自圖7O中所示出的結果中部分地移除經由上部凹口空間R2暴露的多個初步主絕緣間隔件146A來形成圖3中所示出的主絕緣間隔件146N。如參考圖3所描述,主絕緣間隔件146N可包含空氣間隔部AS及主絕緣間隔件圖案146P.在根據參考圖7P所描述的製程經由上部凹口空間R2移除圖7O中所示出的初步主絕緣間隔件146A的部分之後，主絕緣間隔件圖案146P可為保留於基底110上的初步主絕緣間隔件146A的另一部分。
參考圖7Q，根據圖7P中所示出的結果，藉由填充多個導電著陸墊LP周圍的上部凹口空間R2，多個導電著陸墊LP可彼此電絕緣。接著，可在絕緣層180上形成能夠電連接至多個導電著陸墊LP的多個電容器下部電極。
在上文中，已參考圖7A至圖7Q描述圖2A及圖2B中所示出的積體電路裝置100及圖3中所示出的積體電路裝置100A的實例製造方法。然而，所屬領域中具通常知識者應理解，根據參考圖7A至圖7Q給出的描述，可製造具有根據圖4至圖6中所示出的積體電路裝置200、積體電路裝置300以及積體電路裝置400進行修改及改變且在技術構思的範疇內的各種結構的積體電路裝置。舉例而言，為製造圖4至圖6中所示出的積體電路裝置200、積體電路裝置300以及積體電路裝置400，可藉由以不同方式修改在參考圖7F所描述的多個位元線BL的形成製程中的用於蝕刻上部導電層134的第一蝕刻製程的條件來形成圖4中所示出的上部導電層234、圖5中所示出的上部導電層334或圖6中所示出的上部導電層434，而非上部導電層134。隨後，可藉由執行參考圖7G至圖7Q所描述的製程來製造具有各種結構的積體電路裝置。
雖然已具體地繪示及描述了示例性實施例的各個態樣，但應理解，可在不脫離隨附申請專利範圍的精神和範疇的情況下在其中進行形式及細節方面的各種改變。
10、100、100A、200、300、400:積體電路裝置 110:基底 112:裝置隔離層 116:閘極介電層 118、WL:字元線 120:埋入式絕緣層 122:緩衝層 130、330:下部導電層 132、332:中間導電層 134、234、334、434:上部導電層 134W、136W、BW3、TW3、BW4、TW4:寬度 136、336:絕緣封蓋圖案 142、242、342、442:內絕緣間隔件 142B、242B、342B、442B:彎曲部分 143:第一間隙填充絕緣圖案 144:第二間隙填充絕緣圖案 146:主絕緣間隔層 146A、146M、146N、246M、346M、446M:主絕緣間隔件 146E、246E、346E、446E:延伸部分 146P:主絕緣間隔件圖案 148:外絕緣間隔件 149:絕緣柵 150:接觸插塞 172:金屬矽化物層 174:導電障壁層 176:導電層 180:絕緣層 234W、434W:非線性側壁
334W:傾斜側壁
(a)、(b):部分
A-A'、B-B':線
ACT:主動區
AS:空氣間隔部
AX:虛線區
BC:埋入式接觸件
BL、BL2、BL3、BL4:位元線
CS:接觸空間
DC:直接接觸件
DCH:直接接觸孔
DT:凹痕空間
LP:導電著陸墊
LS:線空間
MH:開口
MP1:罩幕圖案
R1、R2:凹口空間
SP1、SP1A、SP2、SP3、SP4:間隔件結構
T1:裝置隔離溝渠
T2:字元線溝渠
W11、W21、W31、W41:第一寬度
W12、W22、W32、W42:第二寬度
X、Y、Z:方向
上述以及其他目的及特徵將根據以下參考隨附圖式對示例性實施例的描述而變得更顯而易見，在隨附圖式中： 圖1是根據示例性實施例的積體電路裝置的記憶胞陣列區的組件的示意性平面佈局。 圖2A是根據示例性實施例的積體電路裝置的橫截面圖，且圖2B是與圖2A中的部分（a）中的虛線區AX對應的部分的放大橫截面圖。 圖3是根據示例性實施例的積體電路裝置的橫截面圖。 圖4是根據另一示例性實施例的積體電路裝置的橫截面圖。 圖5是根據另一示例性實施例的積體電路裝置的橫截面圖。 圖6是根據另一示例性實施例的積體電路裝置的橫截面圖。 圖7A至圖7Q是示出根據示例性實施例的積體電路裝置的製造方法的橫截面圖。
10:積體電路裝置
A-A'、B-B':線
ACT:主動區
BC:埋入式接觸件
BL:位元線
DC:直接接觸件
LP:著陸墊
WL:字元線
X、Y:方向

Claims (10)

  1. 一種積體電路裝置，包括： 位元線，在基底上，所述位元線包括下部導電層及上部導電層； 絕緣封蓋圖案，在所述位元線上；以及 主絕緣間隔件，在所述位元線的側壁及所述絕緣封蓋圖案的側壁上，所述主絕緣間隔件包括朝向所述上部導電層凸起的延伸部分。
  2. 如請求項1所述的積體電路裝置，其中所述主絕緣間隔件的所述延伸部分填充與所述上部導電層的側壁及所述絕緣封蓋圖案的底部表面對應的底切空間。
  3. 如請求項1所述的積體電路裝置，其中所述位元線的所述側壁相對於所述基底的表面傾斜。
  4. 如請求項1所述的積體電路裝置，其中所述上部導電層在水平方向上的寬度小於所述絕緣封蓋圖案及所述下部導電層中的每一者的寬度。
  5. 如請求項1所述的積體電路裝置，更包括在水平方向上與所述位元線間隔開且連接至所述基底的主動區的接觸插塞，所述主絕緣間隔件插入於所述接觸插塞與所述位元線之間， 其中所述主絕緣間隔件包括： 第一部分，面向所述絕緣封蓋圖案且在所述水平方向上具有第一寬度， 第二部分，面向所述上部導電層且在所述水平方向上具有第二寬度，所述第二寬度大於所述第一寬度，以及 第三部分，面向所述下部導電層且在所述水平方向上具有第三寬度，所述第三寬度小於所述第二寬度。
  6. 一種積體電路裝置，包括： 位元線，在垂直方向上包括下部導電層及在所述下部導電層上的上部導電層，所述下部導電層在基底上，且所述上部導電層在水平方向上具有比所述下部導電層的寬度更小的寬度； 絕緣封蓋圖案，在所述垂直方向上位於所述上部導電層上，所述絕緣封蓋圖案在所述水平方向上具有比所述上部導電層的所述寬度更大的寬度；以及 主絕緣間隔件，在所述位元線的側壁及所述絕緣封蓋圖案的側壁上，所述主絕緣間隔件包括朝向所述上部導電層凸起的延伸部分。
  7. 如請求項6所述的積體電路裝置，其中所述上部導電層在所述水平方向上的所述寬度沿所述垂直方向變化。
  8. 如請求項6所述的積體電路裝置，更包括： 接觸插塞，在所述水平方向上與所述位元線間隔開且連接至所述基底的主動區，所述主絕緣間隔件插入於所述接觸插塞與所述位元線之間； 內絕緣間隔件，在所述上部導電層與所述延伸部分之間且覆蓋所述位元線的所述側壁；以及 外絕緣間隔件，在所述主絕緣間隔件與所述接觸插塞之間且覆蓋所述位元線的所述側壁， 其中所述主絕緣間隔件包括： 第一側壁，沿所述延伸部分面向所述內絕緣間隔件且朝向所述上部導電層凸起；以及 第二側壁，在所述水平方向上面向所述延伸部分的相對側上的所述外絕緣間隔件且沿所述垂直方向為線性的。
  9. 一種積體電路裝置，包括： 基底，包括彼此分開的多個主動區，所述多個主動區包括第一主動區及鄰近所述第一主動區的第二主動區； 位元線，連接至所述第一主動區且包括在垂直方向上堆疊於所述基底上的下部導電層及上部導電層； 絕緣封蓋圖案，在所述位元線上； 接觸插塞，在水平方向上鄰近所述位元線，所述接觸插塞連接至所述第二主動區；以及 間隔件結構，在所述位元線與所述接觸插塞之間， 其中所述間隔件結構包括主絕緣間隔件，所述主絕緣間隔件包括朝向所述上部導電層凸起的延伸部分。
  10. 如請求項9所述的積體電路裝置，其中所述上部導電層在所述水平方向上的寬度小於所述下部導電層及所述絕緣封蓋圖案中的每一者的寬度。
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