[go: up one dir, main page]

KR20180112898A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20180112898A
KR20180112898A KR1020170043124A KR20170043124A KR20180112898A KR 20180112898 A KR20180112898 A KR 20180112898A KR 1020170043124 A KR1020170043124 A KR 1020170043124A KR 20170043124 A KR20170043124 A KR 20170043124A KR 20180112898 A KR20180112898 A KR 20180112898A
Authority
KR
South Korea
Prior art keywords
spacer
bit line
spacers
sidewall
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020170043124A
Other languages
English (en)
Other versions
KR102321868B1 (ko
Inventor
김대익
장세명
박제민
황유상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170043124A priority Critical patent/KR102321868B1/ko
Priority to US15/845,141 priority patent/US10373960B2/en
Priority to CN201810289150.7A priority patent/CN108695326B/zh
Publication of KR20180112898A publication Critical patent/KR20180112898A/ko
Priority to US16/509,820 priority patent/US11088148B2/en
Priority to US17/374,624 priority patent/US11744063B2/en
Application granted granted Critical
Publication of KR102321868B1 publication Critical patent/KR102321868B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H01L27/10885—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H01L27/10888—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H10W29/00—
    • H10W29/01—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 메모리 장치를 제공한다. 이 장치는, 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역; 상기 제 1 불순물 주입 영역과 전기적으로 연결되며 상기 반도체 기판을 가로지르는 비트 라인; 상기 비트 라인 상에 배치되는 비트 라인 캐핑 패턴; 및 상기 비트 라인과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 비트 라인 스페이서를 포함하되, 상기 비트 라인 스페이서는 상기 비트 라인의 측벽을 덮는 제 1 스페이서와 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 2 스페이서를 포함하고, 상기 제 2 스페이서의 하부면은 상기 제 1 스페이서의 상부면과 접하며, 상기 제 2 스페이서는 상기 제 1 스페이서보다 좁은 폭을 가진다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치는, 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역; 상기 제 1 불순물 주입 영역과 전기적으로 연결되며 상기 반도체 기판을 가로지르는 비트 라인; 상기 비트 라인 상에 배치되는 비트 라인 캐핑 패턴; 및 상기 비트 라인과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 비트 라인 스페이서를 포함하되, 상기 비트 라인 스페이서는 상기 비트 라인의 측벽을 덮는 제 1 스페이서와 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 2 스페이서를 포함하고, 상기 제 2 스페이서의 하부면은 상기 제 1 스페이서의 상부면과 접하며, 상기 제 2 스페이서는 상기 제 1 스페이서보다 좁은 폭을 가진다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 장치는, 반도체 기판 내에 배치되는 불순물 주입 영역; 상기 불순물 주입 영역과 전기적으로 연결되며 상기 반도체 기판을 가로지르는 비트 라인; 상기 비트 라인 상에 배치되는 비트 라인 캐핑 패턴; 및 상기 비트 라인과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 비트 라인 스페이서를 포함하되, 상기 비트 라인 스페이서는: 상기 비트 라인의 측벽과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 1 스페이서; 상기 비트 라인에 인접한 상기 제 1 스페이서의 측벽을 차례로 덮는 제 2 스페이서 및 제 3 스페이서; 및 상기 비트 라인 캐핑 패턴에 인접한 상기 제 1 스페이서의 측벽을 덮는 제 4 스페이서를 포함하며, 상기 제 4 스페이서의 폭은 상기 제 2 스페이서의 폭과 상기 제 3 스페이서의 폭의 합 보다 작다.
본 발명의 실시예들에 따른 반도체 메모리 장치에서는 랜딩 패드와 스토리지 노드 콘택 간의 연결을 보다 안정적으로 구현할 수 있다. 또한 수소 패시베이션 공정의 효과가 약화되는 것을 방지할 수 있다. 또한 비트 라인을 안정적으로 보호하며, 비트 라인과 스토리지 노드 콘택 간의 절연 특성을 안정적으로 유지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 도 1a를 A-A'선으로 자른 단면도이다.
도 1c는 도 1a를 B-B' 선으로 자른 단면도이다.
도 2a 내지 도 6a는 도 1a의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a를 A-A'선으로 자른 단면도들이다.
도 2c 내지 도 6c는 각각 도 2a 내지 도 6a를 B-B'선으로 자른 단면도들이다.
도 7은 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 8a 내지 도 8d는 도 7의 단면을 가지는 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 9는 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 10a 내지 도 10c는 도 9의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11은 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 12a 내지 도 12c는 도 11의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 도 1a를 A-A'선으로 자른 단면도이다. 도 1c는 도 1a를 B-B' 선으로 자른 단면도이다.
도 1a 내지 1c를 참조하면, 반도체 기판(100, 이하, 기판이라 함)에 소자분리 패턴들(102)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(102) 및 상기 활성부들(ACT)에 형성된 리세스 영역들(105) 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(107)이 상기 각 워드라인들(WL)과 상기 각 리세스 영역들(105)의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 리세스된 영역들(105)의 바닥은 상기 소자분리 패턴들(102) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(112a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(112b)이 각각 배치될 수 있다. 상기 제 1 도핑된 영역(112a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(112b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 리세스 영역들(105) 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(110, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(110)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(110)은 상기 워드라인들(WL) 위의 상기 리세스 영역들(105)을 채울 수 있다.
상기 기판(100) 상에는 제 1 층간 절연 패턴(5)이 배치될 수 있다. 상기 제 1 층간 절연 패턴(5)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
비트 라인 콘택 플러그들(DC)이 상기 제 1 층간 절연 패턴(5)을 관통하고 상기 기판(100)과 상기 소자분리 패턴(102)의 일부에 형성되는 배선-콘택개구부들(7) 내에 각각 배치될 수 있다. 상기 비트 라인 콘택 플러그들(DC)은 상기 제 1 도핑된 영역들(112a)에 각각 접속될 수 있다. 상기 비트 라인 콘택 플러그들(DC)은 도전 물질로 형성될 수 있다. 도 1c에서 상기 비트 라인 콘택 플러그(DC)의 일 측벽은 상기 제 1 층간 절연 패턴(5)의 측면과 접할 수 있다. 도 1a의 평면도를 보면, 상기 제 1 층간 절연 패턴(5)과 접하는 상기 비트 라인 콘택 플러그(DC)의 측면은 오목할 수 있다.
절연 스페이서(141)가 상기 비트 라인 콘택 플러그들(DC)와 상기 배선-콘택개구부(7)의 내측벽 사이에 개재될 수 있다. 상기 절연 스페이서(141)는 비트 라인(BL)을 구성하는 막의 일부로 형성될 수 있다. 상기 절연 스페이서(141)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
비트 라인들(BL)이 상기 제 1 층간 절연 패턴(5) 상에 배치될 수 있다. 상기 비트 라인들(BL)은 상기 워드라인 캐핑 패턴들(110) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 비트 라인들(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)과 평행할 수 있다. 상기 비트 라인들(BL)은 차례로 적층된 비트 라인 폴리실리콘 패턴(130)과 비트 라인 금속 함유 패턴(132)을 포함할 수 있다. 상기 비트 라인 콘택 플러그(DC)의 상부는 상기 비트 라인(BL)에 포함될 수 있다. 상기 비트 라인들(BL) 상에는 각각 비트 라인 캐핑 패턴(137)이 배치될 수 있다. 상기 비트 라인들(BL)은 상기 제 3 방향(D3)으로 배열된 비트 라인 콘택 플러그들(DC)과 접속될 수 있다. 또는 상기 비트 라인 폴리실리콘 패턴(130)의 일부는 상기 비트 라인 콘택 플러그들(DC)를 구성할 수 있다. 상기 비트 라인들(BL)은 상기 비트 라인 콘택 플러그(DC)를 통하여 상기 제 1 도핑된 영역(112a)에 전기적으로 접속될 수 있다. 상기 비트 라인 금속 함유 패턴(132)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트 라인 캐핑 패턴들(137)은 절연 물질로 형성될 수 있다. 예컨대, 상기 비트 라인 캐핑 패턴들(137)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
인접한 한 쌍의 상기 비트 라인들(BL) 사이에 스토리지노드 콘택 플러그들(BC)이 배치될 수 있다. 상기 스토리지노드 콘택 플러그들(BC)은 서로 이격될 수 있다. 도 6a를 참조하면, 상기 제 3 방향(D3)으로 상기 스토리지 노드 콘택 플러그들(BC) 사이에는 스토리지노드 분리 패턴(40)이 배치될 수 있다. 상기 제 2 방향(D2)으로 상기 스토리지 노드 콘택 플러그들(BC) 사이에는 비트 라인(BL)과 이의 측벽을 덮는 비트 라인 스페이서(20)가 개재될 수 있다. 즉, 상기 스토리지 노드 콘택 플러그들(BC)과 상기 비트 라인들(BL) 사이에는 상기 비트 라인 스페이서(20)가 개재될 수 있다. 상기 비트 라인 스페이서(20)는 상기 비트 라인 캐핑 패턴들(137)과 상기 스토리지 노드 콘택 플러그들(BC) 사이에도 개재될 수 있다. 상기 비트 라인 스페이서(20)는 적어도 두개의 스페이서(22, 24)를 포함할 수 있다. 즉, 상기 비트 라인 스페이서(20)는 상기 비트 라인(BL)의 측벽을 덮는 제 1 스페이서(22)와 상기 비트 라인 캐핑 패턴(137)의 측벽을 덮는 제 2 스페이서(24)을 포함할 수 있다. 상기 제 2 스페이서(24)는 상기 제 1 스페이서(22)의 상부면과 접하는 하부면을 포함할 수 있다.
상기 제 2 스페이서(24)는 상기 제 1 스페이서(22) 보다 좁은 폭을 가질 수 있다. 이로써 상기 비트 라인 캐핑 패턴들(137) 사이에서 상기 제 2 스페이서들(24) 간의 간격이 커져 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지노드 콘택 플러그(BC) 간의 연결이 안되는 것을 방지할 수 있다.
상기 제 1 스페이서(22)는 상기 제 2 스페이서(24)보다 작은 유전율을 가지는 막 또는 에어 갭(air gap)을 포함할 수 있다. 상기 제 1 스페이서(22)이 에어갭을 포함할 경우 실리콘 산화물 보다 낮은 유전율을 가질 수 있다. 이로 인하여, 상기 스토리지노드 콘택 플러그들(BC)와 상기 비트 라인들(BL) 사이의 기생 정전용량을 감소시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 상기 기생 정전용량이 감소됨으로써, 상기 스토리지노드 콘택 플러그들(BC)와 상기 비트 라인들(BL) 간의 간격을 감소시킬 수 있어, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
상기 스토리지노드 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘 패턴으로 형성될 수 있다. 상기 스토리지노드 콘택 플러그(BC) 상에는 오믹층(9)이 배치된다. 상기 오믹층(9)은 금속실리사이드를 포함할 수 있다. 상기 오믹층(9), 상기 비트 라인 스페이서(20) 및 상기 비트 라인 캐핑 패턴(137)의 상부면은 확산 방지 패턴(11a)으로 콘포말하게 덮인다. 상기 확산 방지 패턴(11a)은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(11a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트 라인 캐핑 패턴(137)의 상부면을 덮으며 상기 스토리지노드 콘택 플러그(BC)보다 넓은 폭을 가질 수 있다. 이웃하는 랜딩 패드들(LP)은 랜딩 패드 분리 패턴(150)에 의해 상기 제 2 방향(D2)과 상기 제 3 방향(D3) 모두 서로 분리될 수 있다. 상기 랜딩 패드 분리 패턴(150)은 예를 들면 실리콘 질화물, 실리콘 산화물, 실리콘질화산화물 중 선택되는 적어도 하나의 물질로 형성될 수 있다.
상기 랜딩 패드들(LP)과 상기 랜딩 패드 분리 패턴들(150) 상에는 제 2 층간 절연막(173)이 배치될 수 있다. 상기 제 2 층간 절연막(173)은 예를 들면 실리콘산화물 및/또는 실리콘 질화물로 형성될 수 있다. 상기 제 2 층간 절연막(173) 상에는 데이터 저장부들(DSP)이 배치될 수 있다. 각각의 상기 데이터 저장부들(DSP)은 상기 제 2 층간 절연막(173)을 관통하는 비아-플러그(175)를 통하여 상기 각 랜딩 패드들(LP)에 전기적으로 접속될 수 있다. 따라서, 상기 각 데이터 저장부(DSP)는 상기 랜딩 패드들(LP) 및 스토리지노드 콘택 플러그들(BC)를 통하여 상기 제 2 도핑된 영역들(112b)에 전기적으로 접속될 수 있다. 즉, 상기 비트 라인들(BL) 및 상기 데이터 저장부(DSP)는 상기 각 트랜지스터의 제 1 도핑된 영역(112a) 및 제 2 도핑된 영역들(112b)에 각각 전기적으로 접속될 수 있다. 상기 각 선택 요소 및 이에 연결된 데이터 저장부(DSP)는 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 메모리 장치로 구현될 수 있다. 상기 데이터 저장부(DSP)는 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다.
상기 데이터 저장부(DSP)는 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 또는 상기 데이터 저장부(DSP)는 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 또는 상기 데이터 저장부(DSP)는 상변화물질 또는 가변저항물질을 포함할 수 있다.
다음은 도 1a 내지 도 1c를 참조하여 설명한 반도체 메모리 장치의 제조 방법을 알아보기로 한다.
도 2a 내지 도 6a는 도 1a의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b 내지 도 6b는 각각 도 2a 내지 도 6a를 A-A'선으로 자른 단면도들이다. 도 2c 내지 도 6c는 각각 도 2a 내지 도 6a를 B-B'선으로 자른 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100)에 소자분리 패턴들(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(102)는 상기 소자분리 트렌치를 채울 수 있다. 평면적으로, 상기 활성부들(ACT)은 상술된 것과 같이 배열될 수 있다. 상기 소자분리 패턴들(102)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여, 상기 활성부들(ACT)의 상부에 불순물 도핑 영역을 형성할 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(102)을 패터닝하여, 리세스 영역들(105)을 형성할 수 있다. 상기 리세스 영역들(105)은 상기 활성부들(ACT)을 가로지를 수 있다. 한 쌍의 상기 리세스 영역들(105)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 리세스 영역들(105)에 의해 상기 불순물 도핑 영역들도 분리되어 제 1 도핑된 영역(112a)와 제 2 도핑된 영역(112b)를 형성할 수 있다. 도 2a에 개시된 바와 같이, 상기 제 1 도핑된 영역(112a)는 상기 한 쌍의 리세스 영역들(105) 사이에 배치될 수 있으며, 상기 한 쌍의 제 2 도핑된 영역들(112b)는 상기 각 활성부들(ACT)의 양 가장자리 영역들에 배치될 수 있다. 게이트 유전막(107)을 상기 리세스 영역들(105)의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 이어서, 게이트 도전막이 상기 리세스 영역들(105)을 채우도록 형성될 수 있으며, 상기 게이트 도전막을 식각하여 상기 리세스 영역들(105, recess region) 내에 워드라인들(WL)을 각각 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 기판(100) 상에 절연막을 적층하여 상기 리세스 영역들(105)을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(110)을 형성할 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 기판(100)의 전면 상에 절연막과 제 1 폴리실리콘막을 차례로 형성하고 패터닝하여 차례로 적층된 제 1 층간 절연 패턴(5)과 제 1 폴리실리콘 패턴(130a)을 형성할 수 있다. 상기 제 1 층간 절연 패턴(5)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)은 복수개의 서로 이격된 섬 형태로 형성될 수 있다. 상기 제 1 폴리실리콘 패턴(130a)도 상기 제 1 층간 절연 패턴(5)과 동일한 형태를 가질 수 있다. 상기 제 1 층간 절연 패턴(5)은 이웃하는 두 개의 활성부들(ACT)의 단부들, 즉 이웃하는 상기 제 2 도핑된 영역들(112b)을 동시에 덮도록 형성될 수 있다. 상기 제 1 층간 절연 패턴(5)과 상기 제 1 폴리실리콘 패턴(130a)을 식각 마스크로 이용하여 상기 소자분리 패턴들(102), 상기 기판(100) 및 상기 워드라인 캐핑 패턴(110)의 상부를 일부 식각하여 리세스 영역인 배선-콘택개구부(7)를 형성할 수 있다. 상기 배선-콘택개구부(7)는 평면적으로 그물망 형태로 형성될 수 있다. 상기 배선-콘택개구부(7)는 상기 제 1 도핑된 영역들(112a)을 노출시킬 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 기판(100)의 전면 상에 제 2 폴리실리콘막을 적층하여 상기 배선-콘택개구부(7)를 채우고 평탄화식각 공정을 진행하여 상기 제 1 폴리실리콘 패턴(130a)의 상부면을 노출시키는 동시에 상기 배선-콘택개구부(7) 안에 제 2 폴리실리콘 패턴(131)을 형성할 수 있다. 상기 제 1 및 제 2 폴리실리콘 패턴들(130a, 131) 상에 비트 라인 금속함유막(132a)과 비트 라인 캐핑막(137a)을 차례로 적층할 수 있다. 상기 비트 라인 캐핑막(137a) 상에 비트 라인(BL)의 평면 형태를 한정하는 마스크 패턴들(139)을 형성할 수 있다. 상기 마스크 패턴들(139)는 예를 들면 실리콘 산화막이나 포토레지스트 패턴과 같이 상기 비트 라인 캐핑막(137a)과 식각 선택비를 가지는 물질로 형성될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 마스크 패턴들(139)을 식각 마스크로 이용하여 상기 비트 라인 캐핑막(137a), 상기 비트 라인 금속함유막(132a) 및 상기 제 1 및 제 2 폴리실리콘 패턴들(130a, 131)을 차례대로 식각하여 비트 라인 폴리실리콘 패턴(130)과 비트 라인 금속 함유 패턴(132)로 이루어지는 비트 라인(BL), 상기 제 2 폴리실리콘 패턴(131)으로 이루어지는 비트 라인 콘택 플러그(DC), 및 비트 라인 캐핑 패턴(137)을 형성할 수 있다. 그리고 상기 제 1 층간 절연 패턴(5)의 상부면과 상기 배선-콘택개구부(7)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다. 상기 기판(100)의 전면 상에 절연막을 적층하여 상기 비트 라인 콘택플러그(DC)와 상기 배선-콘택개구부(7)의 내측벽 사이를 채우고 이방성 식각 공정을 진행하여 상기 배선-콘택개구부(7) 안에 절연 스페이서(141)을 형성할 수 있다. 그리고 상기 비트 라인들(BL) 사이에서 상기 제 1 층간 절연 패턴(5)의 상부면을 노출시킬 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 기판(100) 상에 제 1 스페이서막을 콘포말하게 형성한 후 에치백하여 상기 비트 라인(BL)의 측벽과 상기 비트 라인 캐핑 패턴(137)의 측벽들을 덮는 제 1 스페이서(22)를 형성할 수 있다. 이때 상기 제 1 스페이서들(22) 사이에서 상기 제 1 층간 절연 패턴(5)이 노출될 수 있다. 노출된 상기 제 1 층간 절연 패턴(5)를 식각하여 상기 기판(100)의 제 1 도핑된 영역(112a)을 노출시킬 수 있다. 그리고 상기 기판(100)의 전면 상에 절연막을 적층하고 패터닝하여 상기 제 1 스페이서(22) 사이에 스토리지 노드 콘택홀을 정의하는 스토리지노드 분리 패턴(40)을 형성할 수 있다. 상기 분리 패턴(40)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 분리 패턴(40)의 상부면은 상기 비트 라인 캐핑 패턴(137)의 상부면 높이와 같은 높이를 가질 수 있다. 상기 분리 패턴(40)이 형성된 상기 기판(100)의 전면 상에 불순물이 도핑된 폴리실리콘막을 적층하고 리세스하여 이웃하는 제 1 스페이서(22) 사이에 상기 비트 라인 캐핑 패턴(137)보다 낮은 상부면을 가지는 스토리지노드 콘택 플러그(BC)를 형성할 수 있다. 이방성 식각 공정을 진행하여 상기 제 1 스페이서(22)의 상부를 일부 제거하여 상기 비트 라인 캐핑 패턴(137)의 측벽을 일부 노출시킬 수 있다. 이때 상기 비트 라인 캐핑 패턴(137)의 상부도 일부 리세스될 수 있다. 상기 기판(100) 상에 제 2 스페이서막을 콘포말하게 형성한 후, 에치백하여 상기 노출된 비트 라인 캐핑 패턴(137)의 측벽을 덮는 제 2 스페이서(24)를 형성할 수 있다. 상기 제 2 스페이서막은 상기 제 1 스페이서막보다 얇게 형성될 수 있다. 즉, 상기 제 2 스페이서(24)는 상기 제 1 스페이서(22) 보다 좁은 폭을 가지도록 형성될 수 있다. 상기 제 2 스페이서(24)를 형성하기 위한 에치백 공정에서 상기 스토리지노드 콘택 플러그(BC)의 상부도 일부 리세스될 수 있다. 상기 제 2 스페이서(24)는 상기 스토리지노드 분리 패턴(40)의 측벽에도 형성될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 상기 스토리지노드 콘택 플러그(BC)의 표면에 금속막을 형성하고 열처리 공정을 진행하여 상기 스토리지노드 콘택 플러그(BC) 상에 금속실리사이드막으로 이루어지는 오믹층(9)을 형성할 수 있다. 상기 오믹층(9)이 형성된 상기 기판(100)의 전면 상에 확산방지막을 콘포말하게 형성할 수 있다. 그리고 상기 확산방지막 상에 금속함유막을 형성할 수 있다. 상기 금속함유막, 상기 확산방지막 및 상기 비트 라인(BL)의 일측의 상기 제 2 스페이서(24)를 차례대로 패터닝하여 확산 방지 패턴들(11a)과 랜딩 패드들(LP)를 형성하고, 상기 랜딩 패드들(LP) 사이에 갭 영역을 형성할 수 있다. 상기 랜딩 패드들(LP)과 상기 확산 방지 패턴들(11a)은 평면적으로 섬 형태로 형성될 수 있다. 상기 갭 영역을 절연 물질로 채운 후 평탄화 식각하여 랜딩 패드들(LP)을 서로 분리시키는 랜딩 패드 분리 패턴(150)을 형성할 수 있다. 상기 랜딩 패드 분리 패턴(150)과 상기 랜딩 패드(LP) 상에 제 2 층간 절연막(173)을 형성할 수 있다. 상기 제 2 층간 절연막(173)을 관통하여 상기 랜딩 패드(LP)와 접하는 비아-플러그(175)를 형성할 수 있다. 상기 제 2 층간 절연막(173) 상에 상기 비아-플러그(175)와 접하는 데이터 저장부(DSP)를 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법에서는, 비트 라인(BL)의 측벽을 덮는 제 1 스페이서(22)를 형성한 후 이의 상부를 제거하고, 상기 제 1 스페이서(22) 상에 제 2 스페이서(24)를 형성할 수 있다. 이로써 상기 제 2 스페이서(24)의 폭이 상기 제 1 스페이서(22)의 폭의 영향을 받지 않고 독립적으로 결정될 수 있다. 이로써 상기 비트 라인들(BL) 사이의 상기 제 2 스페이서들(24) 간의 간격을 원하는 방향으로 조절할 수 있다.
도 7은 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 7을 참조하면, 본 예에 따른 반도체 메모리 장치에서는 비트 라인 스페이서(20a)가 제 1 스페이서(22)와 제 2 스페이서(27a)를 포함할 수 있다. 상기 제 1 스페이서(22)는 제 1 내지 제 3 서브 스페이서들(21a, 23a, 25a)을 포함할 수 있다. 상기 제 1 서브 스페이서(21a)는 비트 라인(BL)과 비트 라인 캐핑 패턴(137)의 측면들을 덮을 수 있다. 상기 제 1 서브 스페이서(21a)는 상기 비트 라인 콘택 플러그(DC)의 측면을 덮을 수 있다. 상기 제 1 서브 스페이서(21a)는 연장되어 상기 절연 스페이서(141)과 상기 비트 라인 콘택 플러그(DC) 사이 그리고 상기 절연 스페이서(141)과 상기 소자분리 패턴(102) 사이에 개재될 수 있다. 즉, 상기 제 1 서브 스페이서(21a)는 연장되어 상기 배선-콘택개구부들(7)의 바닥면과 내측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(23a)는 상기 제 1 서브 스페이서(21a)의 측면을 덮을 수 있다. 상기 제 2 서브 스페이서(23a)의 상부면은 상기 제 1 서브 스페이서(21a)의 상부면보다 낮을 수 있다. 이로써 상기 제 1 서브 스페이서(21a)의 상부 측벽은 상기 제 2 서브 스페이서(23a)로 덮이지 않고 노출될 수 있다. 상기 제 3 서브 스페이서(25a)은 상기 제 2 서브 스페이서(23a)의 측면을 덮을 수 있다. 상기 제 2 스페이서(27a)는 상기 제 2 서브 스페이서(23a)로 덮이지 않고 노출된 상기 제 1 서브 스페이서(21a)의 측벽을 덮을 수 있다. 상기 제 2 스페이서(27a)의 하부면은 상기 제 2 서브 스페이서(23a)의 상부면과 접할 수 있다. 상기 제 2 서브 스페이서(23a)는 상기 제 1 및 제 3 서브 스페이서들(21a, 25a) 그리고 상기 제 2 스페이서(27a) 보다 넓은 폭을 가질 수 있다. 상기 제 2 서브 스페이서(23a)는 상기 제 1 및 제 3 서브 스페이서들(21a, 25a) 그리고 상기 제 2 스페이서(27a)보다 낮은 유전율을 가질 수 있다. 예를 들면, 상기 제 1 및 제 3 서브 스페이서들(21a, 25a) 그리고 상기 제 2 스페이서(27a)은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 서브 스페이서(23a)는 실리콘 산화막 또는 에어갭일 수 있다. 그 외의 구성은 도 1a 내지 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8a 내지 도 8d는 도 7의 단면을 가지는 반도체 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 8a를 참조하면, 도 4b의 상태에서 마스크 패턴들(139)을 식각 마스크로 이용하여 상기 비트 라인 캐핑막(137a), 상기 비트 라인 금속함유막(132a) 및 상기 제 1 및 제 2 폴리실리콘 패턴들(130a, 131)을 차례대로 식각하여 비트 라인 폴리실리콘 패턴(130)과 비트 라인 금속 함유 패턴(132)로 이루어지는 비트 라인(BL), 상기 제 2 폴리실리콘 패턴(131)으로 이루어지는 비트 라인 콘택 플러그(DC), 및 비트 라인 캐핑 패턴(137)을 형성할 수 있다. 그리고 상기 제 1 층간 절연 패턴(5)의 상부면과 상기 배선-콘택개구부(7)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다. 상기 기판(100)의 전면 상에 제 1 서브 스페이서막을 콘포말하게 형성할 수 있다. 상기 제 1 서브 스페이서막은 상기 배선-콘택개구부(7)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 상기 기판(100)의 전면 상에 절연막을 적층하여 상기 비트 라인 콘택플러그(DC)와 상기 배선-콘택개구부(7)의 내측벽 사이를 채우고 이방성 식각 공정을 진행하여 상기 배선-콘택개구부(7) 안에 절연 스페이서(141)을 형성하고 제 1 서브 스페이서(21a)를 형성할 수 있다. 상기 기판(100)의 전면 상에 제 2 서브 스페이서막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 제 2 서브 스페이서(23a)를 형성할 수 있다. 그리고 상기 기판(100)의 전면 상에 제 3 서브 스페이서막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 제 3 서브 스페이서(25a)를 형성할 수 있다. 상기 제 1 서브 스페이서(21a), 상기 제 2 서브 스페이서(23a) 및 상기 제 3 서브 스페이서(25a)는 제 1 스페이서(22)를 구성할 수 있다. 상기 제 1 스페이서들(22) 사이의 상기 제 1 층간 절연 패턴(5)을 노출시킬 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제 1 스페이서들(22) 사이에 노출된 상기 제 1 층간 절연 패턴(5)을 식각하여 상기 기판(100)의 제 2 도핑된 영역(112b)을 노출시킬 수 있다. 상기 기판(100)의 전면 상에 절연막을 적층하고 패터닝하여 상기 제 3 서브 스페이서들(25a) 사이에 스토리지 노드 콘택홀을 정의하는 스토리지노드 분리 패턴(40)을 형성할 수 있다. 상기 기판(100)의 전면 상에 불순물이 도핑된 폴리실리콘막을 적층하고 리세스시켜 상기 비트 라인들(BL) 사이에서 스토리지노드 콘택 플러그(BC)를 형성할 수 있다.
도 8c를 참조하면, 상기 제 3 서브 스페이서(25a)에 대해 이방성 식각 공정을 진행하여 상기 제 3 서브 스페이서(25a)의 상부를 제거하고 상기 제 2 서브 스페이서(23a)의 측벽을 노출시킬 수 있다. 그리고 상기 제 2 서브 스페이서(23a)에 대해 이방성 식각 공정을 진행하여 상기 제 2 서브 스페이서(23a)의 상부를 제거하여 상기 제 1 서브 스페이서(21a)의 측벽을 노출시킬 수 있다. 상기 제 2 서브 스페이서(23a)의 상단의 높이는 상기 제 3 서브 스페이서(25a)의 상단의 높이와 동일/유사해질 수 있다. 상기 제 3 서브 스페이서(25a)와 상기 제 2 서브 스페이서(23a)의 상부들은 서로 다른 단계에서 순차적으로 식각되거나 또는 하나의 이방성/등방성 공정으로 동시에 식각될 수도 있다. 이러한 식각 공정으로 상기 비트 라인 캐핑 패턴(137)의 상부와 상기 제 1 서브 스페이서(21a)의 상부도 일부 제거될 수 있다. 이때 상기 스토리지노드 콘택 플러그(BC)의 상부도 일부 제거될 수 있다.
도 8d를 참조하면, 상기 기판(100)의 전면 상에 제 2 스페이서막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 상기 노출된 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 제 2 스페이서(27a)를 형성할 수 있다. 상기 제 2 스페이서막은 상기 제 2 서브 스페이서막보다 얇은 두께로 형성될 수 있다. 즉, 상기 제 2 스페이서(27a)는 상기 제 2 서브 스페이서(23a) 보다 좁은 폭을 가질 수 있다. 이로써 상기 제 2 서브 스페이서(23a)의 상부면이 일부 노출될 수 있다. 도시하지는 않았지만, 상기 제 2 스페이서(27a)는 상기 스토리지노드 분리 패턴(40)의 측벽을 덮도록 형성될 수 있다. 상기 제 2 스페이서(27a)를 형성하는 이방성 식각 공정으로 상기 스토리지노드 콘택 플러그(BC)의 상부도 일부 제거될 수 있다. 또는 추가로 상기 스토리지노드 콘택 플러그(BC)의 상부를 리세스시킬 수 있다. 후속으로, 도 1a 내지 도 1c를 참조하여 설명한 바와 같이, 공정을 진행할 수 있다.
도 9는 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 9를 참조하면, 본 예에 따른 반도체 메모리 장치에서는 비트 라인 스페이서(20b)가 제 1 스페이서(22)와 제 2 스페이서(27b)를 포함할 수 있다. 상기 제 1 스페이서(22)는 제 1 내지 제 3 서브 스페이서들(21a, 23a, 25a)을 포함할 수 있다. 상기 제 2 스페이서(27b)의 단부는 연장되어 상기 제 2 서브 스페이서(23a)의 상부면과 상기 제 3 서브 스페이서(25a)의 상부면을 덮을 수 있다. 상기 제 2 스페이서(27b)는 상기 제 1 서브 스페이서(21a)의 측벽을 덮는 제 1 부분과 상기 제 2 및 제 3 서브 스페이서들(23a, 25a)의 상부면을 덮는 제 2 부분을 포함할 수 있으며, 상기 제 1 부분의 단면과 상기 제 2 부분의 단면은 'L'자 형태를 구성할 수 있다. 상기 제 2 스페이서(27b)의 하부 측면은 상기 제 3 서브 스페이서(25a)의 측벽과 정렬되거나 외곽으로 돌출될 수 있다. 그 외의 구성은 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 10a 내지 도 10c는 도 9의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10a를 참조하면, 도 8c의 단계에서, 기판(100)의 전면 상에 제 2 스페이서막(27)과 희생 스페이서막(30)을 차례로 콘포말하게 적층할 수 있다. 이때 바람직하게는 상기 제 2 스페이서막(27)의 두께와 상기 희생 스페이서막(30)의 두께의 합은 제 2 서브 스페이서(23a)의 폭과 제 3 서브 스페이서(25a)의 폭을 합한 것과 같거나 보다 클 수 있다. 상기 희생 스페이서막(30)은 상기 제 2 스페이서막(27)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 2 스페이서막(27)은 실리콘 질화막으로 형성될 수 있고, 상기 희생 스페이서막(30)은 실리콘 산화막으로 형성될 수 있다.
도 10b를 참조하면, 상기 희생 스페이서막(30)과 상기 제 2 스페이서막(27)에 대해 이방성 식각 공정을 진행하여 비트 라인 캐핑 패턴(137)의 측면을 덮는 제 2 스페이서(27b)와 희생 스페이서(30a)를 형성하고 스토리지노드 콘택 플러그(BC)의 상부면을 노출시킬 수 있다.
도 10c를 참조하면, 상기 희생 스페이서(30a)를 선택적으로 제거하여 상기 제 2 스페이서(27b)의 측면을 노출시킬 수 있다. 이때 스토리지노드 콘택 플러그(BC)의 상부도 리세스될 수 있다. 또는 스토리지노드 콘택 플러그(BC)에 대한 추가적인 식각 공정이 진행될 수도 있다. 후속으로, 도 1a 내지 도 1c를 참조하여 설명한 바와 같이, 공정을 진행할 수 있다.
도 11은 본 발명의 구체적인 실시예들에 따라 도 1a를 A-A' 선으로 자른 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 메모리 장치에서는 비트 라인 스페이서(20c)가 제 1 스페이서(22)와 제 2 스페이서(27c)를 포함할 수 있다. 상기 제 1 스페이서(22)는 제 1 내지 제 3 서브 스페이서들(21a, 23b, 25a)을 포함할 수 있다. 상기 제 2 서브 스페이서(23b)의 상부면은 상기 제 3 서브 스페이서(25a)의 상단보다 낮을 수 있다. 상기 제 2 스페이서(27c)는 연장되어 상기 제 1 서브 스페이서(21a)와 상기 제 3 서브 스페이서(25a) 사이에 일부 개재될 수 있다. 상기 제 2 스페이서(27c)의 하부 측벽은 상기 제 2 서브 스페이서(23a)의 측벽과 정렬될 수 있다. 그 외의 구성은 도 9를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9와 도 11의 구조에서는 상기 제 2 서브 스페이서(23a, 23b)의 상부면이 상기 제 2 스페이서(27b, 27c)의 하부면으로 덮여 외부로 노출되지 않을 수 있다. 데이터 저장부(DSP)까지 모두 형성한 후에, 셀의 GIDL(Gate induced drain leakage) 특성을 향상시키기 위해 수소 패시베이션(H2 Passivation) 공정을 진행할 수 있다. 만약, 상기 제 2 서브 스페이서(23a, 23b)이 실리콘 산화막으로 형성되고, 상기 제 3 서브 스페이서(25a)와 상기 제 2 스페이서(27b, 27c)가 실리콘 질화막으로 형성된 경우, 상기 제 3 서브 스페이서(25a)와 상기 제 2 스페이서(27b, 27c)가 수소 베리어 역할을 해서 수소가 상기 제 2 서브 스페이서(23a, 23b) 내에 트랩되는 것을 방지할 수 있다. 이로써 수소 패시베이션 공정 효과가 저하되는 것을 방지할 수 있다. 이로써 셀의 GIDL 특성이 향상될 수 있다.
도 12a 내지 도 12c는 도 11의 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a를 참조하면, 도 8c의 상태에서 노출된 제 2 서브 스페이서(23a)의 상부를 일부 제거할 수 있다. 이로써 제 1 서브 스페이서(21a)의 측벽과 제 3 서브 스페이서(25a)의 상부 측벽 상에 리세스된 영역(31)이 형성될 수 있다.
도 12b를 참조하면, 상기 기판(100)의 전면 상에 제 2 스페이서막(27)을 콘포말하게 적층하여 상기 리세스된 영역(31)을 채운다. 상기 제 2 스페이서막(27)은 상기 제 2 서브 스페이서(23b)와 상기 제 3 서브 스페이서(25a)의 폭들의 합보다 얇은 두께로 형성될 수 있다.
도 12c를 참조하면, 상기 제 2 스페이서막(27)에 대해 이방성 식각 공정을 진행하여 제 2 스페이서(27c)를 형성할 수 있다. 상기 제 2 스페이서(27c)가 형성되는 동안 상기 제 2 서브 스페이서(23b)가 노출되지 않을 수 있다. 이로써 비트 라인 스페이서(20c)의 외부 측벽의 프로파일(profile)이 원하지 않는 방향으로 변형되는 것을 방지할 수 있다. 이로써 상기 비트 라인 스페이서(20c)가 상기 비트 라인(BL)을 안정적으로 보호하며, 상기 비트 라인(BL)과 상기 스토리지 노드 콘택 플러그(BC) 간의 절연 특성을 안정적으로 유지할 수 있다.
상기 이방성 식각 공정 동안 스토리지노드 콘택 플러그(BC)의 상부도 일부 식각될 수 있다. 또는 상기 스토리지노드 콘택 플러그(BC)에 대한 추가적인 식각 공정이 진행될 수도 있다. 후속으로, 도 1a 내지 도 1c를 참조하여 설명한 바와 같이, 공정을 진행할 수 있다.

Claims (10)

  1. 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역;
    상기 제 1 불순물 주입 영역과 전기적으로 연결되며 상기 반도체 기판을 가로지르는 비트 라인;
    상기 비트 라인 상에 배치되는 비트 라인 캐핑 패턴; 및
    상기 비트 라인과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 비트 라인 스페이서를 포함하되,
    상기 비트 라인 스페이서는 상기 비트 라인의 측벽을 덮는 제 1 스페이서와 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 2 스페이서를 포함하고,
    상기 제 2 스페이서의 하부면은 상기 제 1 스페이서의 상부면과 접하며,
    상기 제 2 스페이서는 상기 제 1 스페이서보다 좁은 폭을 가지는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트 라인 스페이서는 상기 비트 라인과 상기 제 1 스페이서 사이 그리고 상기 비트 라인 캐핑 패턴과 상기 제 2 스페이서 사이에 연장되는 제 3 스페이서를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트 라인 스페이서는 상기 제 1 스페이서의 측면과 접하며 상기 제 2 스페이서와 이격되는 제 3 스페이서를 더 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 비트 라인 스페이서는 상기 제 1 스페이서의 측면과 접하는 제 3 스페이서를 더 포함하며,
    상기 제 2 스페이서는 연장되어 상기 제 3 스페이서의 상부면을 덮는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 스페이서는 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 1 부분과, 상기 제 2 및 제 3 스페이서들의 상부면들을 덮는 제 2 부분을 포함하고, 상기 제 1 부분의 단면과 상기 제 2 부분의 단면은 'L'자 형태를 가지고,
    상기 제 2 스페이서의 단부의 측벽은 상기 제 3 스페이서의 측벽과 정렬되거나 상기 제 3 스페이서의 측벽으로부터 바깥쪽으로 돌출되는 반도체 메모리 장치.
  6. 제 1 항에 있어서
    상기 비트 라인 스페이서는 상기 제 1 스페이서의 측면과 접하는 제 3 스페이서를 더 포함하되,
    상기 제 1 스페이서의 상부면의 높이는 상기 제 3 스페이서의 상단 보다 낮은 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 스페이서의 하부는 상기 비트 라인 캐핑 패턴과 상기 제 3 스페이서의 상부 측벽 사이의 공간을 채우는 반도체 메모리 장치.
  8. 반도체 기판 내에 배치되는 불순물 주입 영역;
    상기 불순물 주입 영역과 전기적으로 연결되며 상기 반도체 기판을 가로지르는 비트 라인;
    상기 비트 라인 상에 배치되는 비트 라인 캐핑 패턴; 및
    상기 비트 라인과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 비트 라인 스페이서를 포함하되,
    상기 비트 라인 스페이서는:
    상기 비트 라인의 측벽과 상기 비트 라인 캐핑 패턴의 측벽을 덮는 제 1 스페이서;
    상기 비트 라인에 인접한 상기 제 1 스페이서의 측벽을 차례로 덮는 제 2 스페이서 및 제 3 스페이서; 및
    상기 비트 라인 캐핑 패턴에 인접한 상기 제 1 스페이서의 측벽을 덮는 제 4 스페이서를 포함하며,
    상기 제 4 스페이서의 폭은 상기 제 2 스페이서의 폭과 상기 제 3 스페이서의 폭의 합 보다 작은 반도체 메모리 장치.
  9. 제 12 항에 있어서,
    상기 제 4 스페이서는 'L'자 형 단면을 가지며 상기 제 2 스페이서의 상부면 및 상기 제 3 스페이서의 상부면과 접하는 반도체 메모리 장치.
  10. 제 12 항에 있어서,
    상기 제 2 스페이서의 상부면은 상기 제 3 스페이서의 상단 보다 낮으며,
    상기 제 4 스페이서의 하부면은 상기 제 1 스페이서와 상기 제 3 스페이서 사이에서 상기 제 2 스페이서의 상부면과 접하는 반도체 메모리 장치.
KR1020170043124A 2017-04-03 2017-04-03 반도체 메모리 장치 Active KR102321868B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020170043124A KR102321868B1 (ko) 2017-04-03 2017-04-03 반도체 메모리 장치
US15/845,141 US10373960B2 (en) 2017-04-03 2017-12-18 Semiconductor memory devices including separate upper and lower bit line spacers
CN201810289150.7A CN108695326B (zh) 2017-04-03 2018-04-03 易失性存储器件
US16/509,820 US11088148B2 (en) 2017-04-03 2019-07-12 Semiconductor memory devices including separate upper and lower bit line spacers
US17/374,624 US11744063B2 (en) 2017-04-03 2021-07-13 Semiconductor memory devices including separate upper and lower bit line spacers and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170043124A KR102321868B1 (ko) 2017-04-03 2017-04-03 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20180112898A true KR20180112898A (ko) 2018-10-15
KR102321868B1 KR102321868B1 (ko) 2021-11-08

Family

ID=63669782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170043124A Active KR102321868B1 (ko) 2017-04-03 2017-04-03 반도체 메모리 장치

Country Status (3)

Country Link
US (3) US10373960B2 (ko)
KR (1) KR102321868B1 (ko)
CN (1) CN108695326B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183500B2 (en) 2019-07-29 2021-11-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US11251188B2 (en) 2019-10-24 2022-02-15 Samsung Electronics Co., Ltd. Semiconductor memory device and a method of fabricating the same
KR20220144517A (ko) * 2021-04-20 2022-10-27 삼성전자주식회사 반도체 소자

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108346660B (zh) * 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
CN109585422B (zh) * 2017-09-29 2021-06-11 昆山国显光电有限公司 阵列基板及其制造方法
CN110718532B (zh) * 2018-10-09 2021-09-28 联华电子股份有限公司 半导体元件及其制作方法
US20200152639A1 (en) * 2018-11-08 2020-05-14 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10811420B2 (en) * 2018-11-23 2020-10-20 Nanya Technology Corporation Semiconductor structure and method for forming the same
US11133318B2 (en) * 2018-11-28 2021-09-28 Nanya Technology Corporation Semiconductor structure and manufacturing method of the same
KR102707833B1 (ko) 2018-12-24 2024-09-24 삼성전자주식회사 반도체 메모리 장치
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
KR102838590B1 (ko) 2019-09-27 2025-07-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN112652623B (zh) * 2019-10-09 2022-06-14 长鑫存储技术有限公司 半导体器件的制作方法
KR102761469B1 (ko) 2020-03-17 2025-02-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN113517199B (zh) 2020-04-10 2024-03-29 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device
US12100657B2 (en) * 2020-08-12 2024-09-24 Changxin Memory Technologies, Inc. Semiconductor device and method for forming semiconductor device
CN114188282B (zh) * 2020-09-14 2022-10-28 长鑫存储技术有限公司 半导体器件及其制备方法
KR102849854B1 (ko) 2020-09-15 2025-08-25 삼성전자주식회사 반도체 장치
KR102865420B1 (ko) * 2020-11-16 2025-09-29 삼성전자주식회사 반도체 메모리 소자
US12166028B2 (en) * 2021-01-04 2024-12-10 Changxin Memory Technologies, Inc. Semiconductor structure and method for preparing semiconductor structure
CN114725098B (zh) * 2021-01-04 2024-08-06 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
CN115312464A (zh) 2021-05-08 2022-11-08 长鑫存储技术有限公司 存储器件、半导体结构及其形成方法
US11910595B2 (en) * 2021-07-06 2024-02-20 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor memory device
US11980018B2 (en) 2021-07-09 2024-05-07 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device and method of fabricating the same
CN115701213B (zh) * 2021-07-27 2025-09-26 长鑫存储技术有限公司 半导体结构及其形成方法
KR20230065576A (ko) * 2021-11-05 2023-05-12 삼성전자주식회사 반도체 장치
US11832435B2 (en) * 2021-11-18 2023-11-28 Nanya Technology Corporation Semiconductor device and method of fabricating the same
US12309996B2 (en) * 2022-07-13 2025-05-20 Nanya Technology Corporation Semiconductor device with etched landing pad surface
KR20240016017A (ko) * 2022-07-28 2024-02-06 삼성전자주식회사 집적회로 소자
CN118102700A (zh) * 2022-11-15 2024-05-28 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN120660097A (zh) * 2023-02-02 2025-09-16 硅存储技术股份有限公司 包括共模电路的电流-电压转换器
US12469523B2 (en) 2023-02-02 2025-11-11 Silicon Storage Technology, Inc. Current-to-voltage converter comprising common mode circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123687A (ko) * 2012-05-03 2013-11-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8962472B2 (en) * 2012-12-28 2015-02-24 SK Hynix Inc. Semiconductor device with self-aligned air gap and method for fabricating the same
US9184091B2 (en) * 2013-02-19 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US9257437B2 (en) * 2013-12-20 2016-02-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US9318382B2 (en) * 2013-04-16 2016-04-19 SK Hynix Inc. Semiconductor device with air gap and method of fabricating the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689712B1 (ko) * 2006-03-23 2007-03-08 삼성전자주식회사 반도체 메모리 소자의 제조방법 및 그 구조
US7638878B2 (en) * 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts
KR101140093B1 (ko) * 2010-04-26 2012-04-30 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR20140086648A (ko) 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR101997153B1 (ko) * 2013-04-01 2019-07-05 삼성전자주식회사 밸런싱 커패시터를 갖는 반도체 소자 및 그 형성 방법
KR102161800B1 (ko) 2013-12-06 2020-10-06 삼성전자주식회사 반도체 소자 및 이의의 제조 방법
KR102152798B1 (ko) 2014-03-05 2020-09-07 에스케이하이닉스 주식회사 라인형 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102200342B1 (ko) 2014-03-17 2021-01-08 삼성전자주식회사 비트 라인 구조체의 측면들 상에 위치하는 에어 갭들을 포함하는 반도체 소자
KR102156643B1 (ko) * 2014-05-14 2020-09-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102255834B1 (ko) * 2015-03-20 2021-05-26 삼성전자주식회사 반도체 장치 및 이의 제조방법
KR102352232B1 (ko) 2015-06-15 2022-01-17 삼성전자주식회사 콘택 구조체들을 갖는 반도체 소자의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123687A (ko) * 2012-05-03 2013-11-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8962472B2 (en) * 2012-12-28 2015-02-24 SK Hynix Inc. Semiconductor device with self-aligned air gap and method for fabricating the same
US9184091B2 (en) * 2013-02-19 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US9318382B2 (en) * 2013-04-16 2016-04-19 SK Hynix Inc. Semiconductor device with air gap and method of fabricating the same
US9257437B2 (en) * 2013-12-20 2016-02-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183500B2 (en) 2019-07-29 2021-11-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US12336171B2 (en) 2019-07-29 2025-06-17 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US11251188B2 (en) 2019-10-24 2022-02-15 Samsung Electronics Co., Ltd. Semiconductor memory device and a method of fabricating the same
KR20220144517A (ko) * 2021-04-20 2022-10-27 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
CN108695326A (zh) 2018-10-23
US20180286870A1 (en) 2018-10-04
US11744063B2 (en) 2023-08-29
KR102321868B1 (ko) 2021-11-08
US20190333918A1 (en) 2019-10-31
CN108695326B (zh) 2023-04-25
US11088148B2 (en) 2021-08-10
US20210343724A1 (en) 2021-11-04
US10373960B2 (en) 2019-08-06

Similar Documents

Publication Publication Date Title
KR102321868B1 (ko) 반도체 메모리 장치
KR102476141B1 (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
KR102471722B1 (ko) 반도체 메모리 장치
KR102427397B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102753885B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
US7799643B2 (en) Method of fabricating semiconductor device having self-aligned contact plug
KR20190032718A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102785308B1 (ko) 반도체 소자 및 그의 제조 방법
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
KR20210116824A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20180129122A (ko) 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9305924B2 (en) Semiconductor device having gate electrode embedded in gate trench
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102766910B1 (ko) 지지 패턴을 포함하는 반도체 소자 및 이의 제조 방법
US20190189620A1 (en) Method of forming a memory device
US11355497B2 (en) Memory cell capacitor with varying width and supportive structures
KR102753872B1 (ko) 반도체 메모리 소자
KR102908280B1 (ko) 더미 게이트 구조체를 갖는 반도체 소자
US12432909B2 (en) Semiconductor memory device having an ohmic contact on the impurity regions
KR102253144B1 (ko) 반도체 메모리 장치의 제조 방법
KR20250025645A (ko) 반도체 장치 및 이의 제조 방법
KR20250128660A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20240143686A (ko) 집적회로 소자 및 그 제조 방법
KR20240143400A (ko) 반도체 메모리 장치
KR20090011445A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

U11 Full renewal or maintenance fee paid

Free format text: ST27 STATUS EVENT CODE: A-4-4-U10-U11-OTH-PR1001 (AS PROVIDED BY THE NATIONAL OFFICE)

Year of fee payment: 5