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TWI778071B - 半導體裝置 - Google Patents

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TWI778071B
TWI778071B TW107118989A TW107118989A TWI778071B TW I778071 B TWI778071 B TW I778071B TW 107118989 A TW107118989 A TW 107118989A TW 107118989 A TW107118989 A TW 107118989A TW I778071 B TWI778071 B TW I778071B
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TW
Taiwan
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transistor
diode structure
semiconductor device
substrate
diode
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TW107118989A
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李翔
陳鼎龍
童宇誠
Original Assignee
聯華電子股份有限公司
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Publication date
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Priority to US16/024,906 priority patent/US10355019B1/en
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Abstract

一種半導體裝置，包括一基底、一第一電晶體、一第一二極體結構以及一第二二極體結構。第一電晶體設置於基底上。第一電晶體包括一第一閘極、一第一源極以及一第一汲極。第一閘極通過第一二極體結構與基底連接，而第一汲極通過第二二極體結構與基底連接。第一二極體結構以及第二二極體結構可用以改善電晶體內的電位不平衡狀態，進而提升半導體裝置的操作表現與可靠度。

Description

半導體裝置
本發明係關於一種半導體裝置，尤指一種具有二極體結構的半導體裝置。
半導體積體電路之技術隨著時間不斷地進步成長，每個新世代製程下的產品都較前一個世代具有更小且更複雜的電路設計。在各晶片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件幾何尺寸需越來越小。一般的半導體製程可大略分為用以於晶圓上形成電晶體的前段(front end of line，FEOL)製程以及於電晶體上形成接觸結構、層間介電層、互連結構以及接觸墊等部件的後段(back end of line，BEOL)製程。然而，隨著積體電路的積集度要求越來越高，許多主動或被動元件也被設計於BEOL製程中形成，但也因此造成許多元件操作上的問題需要解決。
本發明提供了一種半導體裝置，利用一二極體結構連接電晶體的閘極與基底，並利用另一個二極體結構連接電晶體的汲極與基底，藉此改善電晶體內的電位不平衡狀態，進而提升半導體裝置的操作表現與可靠度。
根據本發明之一實施例，本發明提供了一種半導體裝置，包括一基底、一第一電晶體、一第一二極體結構以及一第二二極體結構。第一電晶體設置於基底上。第一電晶體包括一第一閘極、一第一源極以及一第一汲極。第一閘極通過第一二極體結構與基底連接，而第一汲極通過第二二極體結構與基底連接。
10:基底
11:隔離結構
20:第一井區
21:第二井區
21’:第三井區
22:第一摻雜區
22’:第二摻雜區
30:介電層
31:第一連接插塞
32:第二連接插塞
40:層間介電層
41:第一互連結構
42:第二互連結構
42A:第一連接結構
42B:第二連接結構
42C:第三連接結構
42D:第四連接結構
51:第一閘極介電層
52:第二閘極介電層
53:蓋層
61:第一半導體層
62:第二半導體層
63:第三半導體層
71:阻障層
72:導電層
73:保護層
101-102:半導體裝置
BG:背部閘極
DE1:第一汲極
DE2:第二汲極
GE1:第一閘極
GE2:第二閘極
IN:輸入端
OUT:輸出端
P1:第一連接墊
P2:第二連接墊
P3:第三連接墊
P4:第四連接墊
PD1:第一二極體結構
PD2:第二二極體結構
PD3:第三二極體結構
SE1:第一源極
SE2:第二源極
T1:第一電晶體
T2:第二電晶體
VDD:電源電壓
Z:厚度方向
第1圖所繪示為本發明第一實施例之半導體裝置的電路示意圖。
第2圖所繪示為本發明第一實施例之半導體裝置的示意圖。
第3圖所繪示為本發明第一實施例之半導體裝置的部分放大示意圖。
第4圖所繪示為本發明第一實施例之第一電晶體的上視示意圖。
第5圖所繪示為本發明第二實施例之半導體裝置的電路示意圖。
第6圖所繪示為本發明第二實施例之半導體裝置的示意圖。
請參閱第1圖、第2圖與第3圖。第1圖所繪示為本發明第一實施例之半導體裝置的電路示意圖，第2圖所繪示為本實施例之半導體裝置的示意圖，而第3圖所繪示為本實施例之半導體裝置的部分放大示意圖。如第1圖、與第2圖所示，本實施例提供一種半導體裝置101，包括一基底10、一第一電晶體T1、一第一二極體結構PD1以及一第二二極體結構PD2。第一電晶體T1設置於基底10上。第一電晶體T1包括一第一閘極GE1、一第一源極SE1以及一第一汲極DE1。第一閘極GE1通過第一二極體結構PD1與基底10連接，而第一汲極DE1通過第二二極體結構PD2與基底10連接。在一些實施例中，半導體裝置101可更包括一第三二 極體結構PD3，且第一電晶體T1的第一源極SE1可通過第三二極體結構PD3與基底10連接，但並不以此為限。藉由第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3的設置，可使第一電晶體T1的各端子(terminal)例如第一閘極GE1、第一源極SE1以及第一汲極DE1均可與基底10連接而分別形成電荷釋放路徑，藉此可避免當電晶體中僅有部分端子(例如閘極)與基底10連接時所可能發生的電位不平衡(potential unbalance)狀況並改善於半導體裝置101中發生電漿導致損壞(plasma induced damage，PID)的問題。
第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3可具有相同或不同的結構。舉例來說，在一些實施例中，第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3可分別包括兩個互相面對的二極體，而由此兩個極性相反且串聯設置的二極體所構成的二極體結構的一端與對應的端子(例如第一閘極GE1、第一源極SE1或第一汲極DE1)連接，而另一端則連接至基底10，藉此於第一電晶體T1中各端子發生突發的高電壓或/及大電流時打通第一二極體結構PD1、第二二極體結構PD2或/及第三二極體結構PD3而形成電荷釋放路徑並達到電路保護以及電位平衡的效果。值得說明的是，第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3的結構並不以上述狀況為限而可包括其他可用以連接至基底10且不影響第一電晶體T1正常操作的保護二極體結構，且第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3亦可視需要具有不同的結構。
在一些實施例中，基底10可包括半導體基底例如矽基底、矽鍺半導體基底、矽覆絕緣(silicon-on-insulator,SOI)基底或其他適合類型的半導體基底，而半導體裝置101可更包括一第二電晶體T2、一第一互連結構41以及一第二互連 結構42設置於基底10上。第二電晶體T2可設置於第一互連結構41與基底10之間，第一互連結構41可設置於第一電晶體T1與基底10之間，而第一電晶體T1可設置於第二互連結構42中，但並不以此為限。此外，第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3可設置於基底10中。舉例來說，基底10中可設置有一第一井區20、複數個第二井區21、一第三井區21’、複數個第一摻雜區22以及一第二摻雜區22’。第一井區20可對應第二電晶體T2設置，各第一摻雜區22可分別設置於一個第二井區21中，第二摻雜區22’可設置於第三井區21’中，且第一井區20、第三井區21’以及各第二井區21與之間可藉由隔離結構11互相隔離，但並不以此為限。在一些實施例中，第二井區21可具有第一導電型態，而第一摻雜區22以及基底10可具有與第一導電型態互補的第二導電型態。舉例來說，當基底10為P型半導體基底時，第二井區21可為N型井區，而摻雜區可為P+摻雜區，但並不以此為限。此外，當基底10為P型半導體基底時，第一井區20可為N型井區或P型井區，換句話說，對應第二電晶體T2的第一井區20的導電型態可視需要與第二井區21的導電型態相同或互補。此外，第三井區21’的導電型態可與第二摻雜區22’的導電型態互補，第三井區21’的導電型態可與第二井區21的導電型態相同或不同，而第二摻雜區22’的導電型態可與第一摻雜區22的導電型態相同或不同。例如，第三井區21’的導電型態可與第二井區21的導電型態互補，但並不以此為限。在一些實施例中，上述的第二二極體結構PD2以及第三二極體結構PD3可分別包括一個第二井區21以及設置於其中的第一摻雜區22，上述的第一二極體結構PD1可包括一個第三井區21’以及設置於其中的第二摻雜區22’，而第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3可互相分離。在一些實施例中，可藉由摻雜製程的調整，使得第二井區21與第三井區21’相同或相異，並使得第一摻雜區22與第二摻雜區22’相同或相異，因此可視需要使得第一二極體結構PD1與第二二極體結構PD2相同或不同於第二二極體 結構PD2。具有第一導電型態的第一摻雜區22、具有第二導電型態的第二井區21以及具有第一導電型態的基底10可構成上述具有兩個極性相反且串聯設置的二極體結構，但本發明並不以此為限。在一些實施例中，亦可視需要與其他位置(例如第一互連結構41中)設置上述的第一二極體結構PD1、第二二極體結構PD2或/及第三二極體結構PD3。
此外，在一些實施例中，半導體裝置101可更包括一介電層30、複數個第一連接插塞31、複數個第二連接插塞32以及一層間介電層40。介電層30可覆蓋第二電晶體T2、第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3，層間介電層40可設置於介電層30上，而第一互連結構41、第二互連結構42以及第一電晶體T1可設置於層間介電層40中。介電層30與層間介電層40可分別包括互相堆疊的多層介電材料例如氧化矽、氮氧化矽、低介電常數材料或其他適合的介電材料。第一互連結構41與第二互連結構42可包括複數個金屬導電層以及複數個導電插塞於基底10的厚度方向Z上交替設置形成連接，而第一連接插塞31、第二連接插塞32以及第一互連結構41與第二互連結構42中的金屬導電層與導電插塞可分別包括金屬導電材料例如鎢、鋁(aluminum，Al)、銅(copper，Cu)、鋁化鈦(titanium aluminide，TiAl)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、氮化鉭(Tantalum nitride，TaN)、氧化鋁鈦(titanium aluminum oxide，TiAlO)等或其他適合之金屬或非金屬導電材料。第一連接插塞31可設置於介電層30中，用以連接第二電晶體T2的各端子(例如其閘極、源極與汲極)至第一互連結構41，而第二連接插塞32可設置於介電層30中，用以連接第一二極體結構PD1、第二二極體結構PD2以及第三二極體結構PD3至第一互連結構41，但並不以此為限。此外，如第2圖與第3圖所示，第一電晶體T1的第一閘極GE1、第一汲極DE1、第一源極SE1可分別與第二互連結構42中的一第一連接 結構42A、一第二連接結構42B以及一第三連接結構42C連接。第一連接結構42A、第二連接結構42B以及第三連接結構42C可分別由第二互連結構42中的金屬導電層與導電插塞所構成。第一二極體結構PD1可通過第二連接插塞32、第一互連結構41以及第二互連結構42中的第一連接結構42A而與第一閘極GE1連接，第二二極體結構PD2可通過第二連接插塞32、第一互連結構41以及第二互連結構42中的第二連接結構42B而與第一汲極DE1連接，而第三二極體結構PD3可通過第二連接插塞32、第一互連結構41以及第二互連結構42中的第三連接結構42C而與第一源極SE1連接，但並不以此為限。
如第2圖與第3圖所示，第一電晶體T1可包括一氧化物半導體電晶體、一非晶矽半導體電晶體、一多晶矽半導體電晶體或其他適合類型的電晶體。舉例來說，當第一電晶體T1為氧化物半導體電晶體時，第一電晶體T1可包括第一閘極GE1、第一汲極DE1、第一源極SE1、一背部閘極BG、一第一閘極介電層51、一第一半導體層61、一第二半導體層62、一第三半導體層63以及一第二閘極介電層52。背部閘極BG可設置於第一閘極介電層51下方，第一半導體層61可設置於第一閘極介電層51上，第二半導體層62可設置於第一半導體層61上，第一汲極DE1與第一源極SE1可設置於第二半導體層62上，第三半導體層63可設置於第一汲極DE1、第一源極SE1以及第二半導體層62上，第二閘極介電層52可設置於第三半導體層63上，而第一閘極GE1可設置於第二閘極介電層52上，但並不以此為限。換句話說，在一些實施例中，第一電晶體T1可包括一雙閘極(dual gate)電晶體結構，但本發明並不以此為限。在一些實施例中，第一電晶體T1亦可視需要而為上閘極電晶體結構或底部閘極電晶體結構。此外，在一些實施例中，第一電晶體T1可視需要更包括一蓋層53與一保護層73，而第一閘極GE1可視需要由一阻障層71以及一導電層72所構成，但並不以此為限。蓋層53可設置於第 三半導體層63與第一汲極DE1之間以及設置於第三半導體層63與第一源極SE1之間，而蓋層53可包括一導電材料或/及一阻障材料，但並不以此為限。保護層73可用以覆蓋第一閘極GE1而對第一閘極GE1產生保護效果。
在一些實施例中，第一閘極GE1中的阻障層71與導電層72、第一汲極DE1、第一源極SE1以及背部閘極BG可分別包括金屬導電材料例如鎢、鋁、銅、鋁化鈦、鈦、氮化鈦、鉭、氮化鉭、氧化鋁鈦等或其他適合之金屬或非金屬導電材料。第一閘極介電層51與第二閘極介電層52可包括氧化矽、氮氧化矽、高介電常數(high dielectric constant，high-k)材料或其他適合之介電材料。上述之高介電常數材料可包括例如氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化鋯(zirconium oxide,ZrO2)或其他適合之高介電常數材料。第一半導體層61、第二半導體層62以及第三半導體層63可包括氧化物半導體材料例如II-VI族化合物(例如氧化鋅，ZnO)、II-VI族化合物摻雜鹼土金屬(例如氧化鋅鎂，ZnMgO)、II-VI族化合物摻雜IIIA族元素(例如氧化銦鎵鋅，IGZO)、II-VI族化合物摻雜VA族元素(例如氧化錫銻，SnSbO2)、II-VI族化合物摻雜VIA族元素(例如氧化硒化鋅，ZnSeO)、II-VI族化合物摻雜過渡金屬(例如氧化鋅鋯，ZnZrO)，或其他藉由以上提及之元素總類混合搭配形成之具有半導體特性之氧化物，但並不以此為限。此外，上述的氧化物半導體材料的結晶狀態亦不受限制，例如可為非晶氧化銦鎵鋅(a-IGZO)、結晶氧化銦鎵鋅(c-IGZO)或沿C軸結晶之氧化銦鎵鋅(CAAC-IGZO)。在一些實施例中，第一半導體層61與第三半導體層63可當作阻障層環繞第二半導體層62，用以阻擋其他物質(例如矽)進入主要當作第一電晶體T1的通道層的第二半導體層62而影響第二半導體層62的半導體性質，且第二半導體層62的導帶(conduction band)的底部能階(energy level)較佳可低於第一半導體層61以及第三半導體層63的導帶的底部能階，但並不以此為限。此外，在一些實施例中，第二半導體層62的電阻率較佳可高於第一半導體層61以及第三半導體層63的電阻率，但並不以此為限。值得說明的是，當第一電晶體T1為其他類型的電晶體時，第一半導體層61、第二半導體層62以及第三半導體層63亦可包括其他半導體材料例如多晶矽半導體材料或非晶矽半導體材料。此外，半導體裝置101可更包括一第四連接結構42D與背部閘極BG連接，而背部閘極BG與第四連接結構42D可分別由第二互連結構42中的其中一金屬導電層的製程與其中一導電插塞的製程一併形成，但並不以此為限。
請參閱第3圖與第4圖，第4圖所繪示為本實施例之第一電晶體T1的上視示意圖，如第3圖與第4圖所示，第一閘極GE1、第一汲極DE1、第一源極SE1以及背部閘極BG可分別包括一第一連接墊P1、一第二連接墊P2、一第三連接墊P3以及一第四連接墊P4，而第一連接結構42A、第二連接結構42B、第三連接結構42C以及第四連接結構42D可分別自第一連接墊P1、第二連接墊P2、第三連接墊P3以及第四連接墊P4的上方或下方進行連接。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第5圖、第6圖與第3圖。第5圖所繪示為本發明第二實施例之半導體裝置102的電路示意圖，第6圖所繪示為本實施例之半導體裝置102的示意 圖，而第3圖可被視為本實施例之半導體裝置102中的第一電晶體的示意圖。如第5圖、第6圖與第3圖所示，本實施例的第二電晶體T2可包括一第二閘極GE2、一第二源極SE2以及一第二汲極DE2。與上述第一實施例不同的地方在於，在本實施例中，第一電晶體T1的第一閘極GE1可與第二電晶體T2的第二閘極GE2耦合並連接至一輸入端IN，第一電晶體T1的第一源極SE1可與第二電晶體T2的第二源極SE2耦合並連接至一輸出端OUT，第一電晶體T1的第一汲極DE1可耦合至一電源電壓VDD，且第二電晶體T2的第二汲極DE2可耦合至一接地電位。第5圖中所繪示的電路可被視為一逆變器(inverter)，而利用第一二極體結構PD1與第二二極體結構PD2的設置，可使第一電晶體T1的第一閘極GE1與第一汲極DE1可與基底10連接而分別形成電荷釋放路徑，而第一電晶體T1的第一源極SE1則可通過第二電晶體T2來形成電荷釋放路徑，故可避免第一電晶體T1中發生電位不平衡狀況並改善於半導體裝置102中發生電漿導致損壞的問題。此外，在本實施例中，第一電晶體T1可包括一N型電晶體，且第二電晶體T2可包括一P型電晶體，但並不以此為限。在一些實施例中，第二電晶體T2的第二閘極GE2可通過第一連接插塞31、第一互連結構41以及第二互連結構42而與第一電晶體T1的第一閘極GE1互相連接，而第二電晶體T2的第二源極SE2可通過第一連接插塞31、第一互連結構41、第二互連結構42而與第一電晶體T1的第一源極SE1連接，但並不以此為限。此外，值得說明的是，在本發明中，由設置於第二互連結構42中的第一電晶體T1與設置於基底10上的第二電晶體T2整合而形成的電路結構並不以上述的逆變器為限，其他由第一電晶體T1連接第二電晶體T2而形成的電路結構亦可藉由多個二極體結構來改善第一電晶體T1中的電位平衡狀況。
綜上所述，在本發明之半導體裝置中，可利用多個二極體結構使得第一電晶體的各端子可連接至基底，藉此改善第一電晶體內的電位不平衡狀 態，進而提升半導體裝置的生產良率、操作表現與可靠度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
101:半導體裝置
BG:背部閘極
DE1:第一汲極
GE1:第一閘極
PD1:第一二極體結構
PD2:第二二極體結構
PD3:第三二極體結構
SE1:第一源極
T1:第一電晶體

Claims (15)

  1. 一種半導體裝置，包括：一基底；一第一電晶體，設置於該基底上，其中該第一電晶體包括一第一閘極、一第一源極以及一第一汲極；一第一二極體結構，其中該第一閘極通過該第一二極體結構與該基底連接；一第二二極體結構，其中該第一汲極通過該第二二極體結構與該基底連接；以及一第三二極體結構，其中該第一源極通過該第三二極體結構與該基底連接。
  2. 如請求項1所述之半導體裝置，其中該第一二極體結構包括兩個互相面對的二極體。
  3. 如請求項1所述之半導體裝置，其中該第二二極體結構包括兩個互相面對的二極體。
  4. 如請求項1所述之半導體裝置，其中該第一二極體結構與該第二二極體結構互相分離。
  5. 如請求項1所述之半導體裝置，更包括：一互連結構，設置於該第一電晶體與該基底之間；以及一第二電晶體，設置於該互連結構與該基底之間。
  6. 如請求項5所述之半導體裝置，其中該第一二極體結構與該第二二極 體結構設置於該基底中。
  7. 如請求項6所述之半導體裝置，其中該第一二極體結構通過該互連結構與該第一閘極連接，而該第二二極體結構通過該互連結構與該第一汲極連接。
  8. 如請求項6所述之半導體裝置，其中該第二二極體結構包括：一具有第一導電型態的井區；以及一摻雜區，設置於該井區中，其中該摻雜區以及該基底具有與該第一導電型態互補的第二導電型態。
  9. 如請求項1所述之半導體裝置，其中該第一電晶體包括一氧化物半導體電晶體、一非晶矽半導體電晶體或一多晶矽半導體電晶體。
  10. 如請求項1所述之半導體裝置，其中該第三二極體結構包括兩個互相面對的二極體。
  11. 如請求項1所述之半導體裝置，其中該第一二極體結構、該第二二極體結構以及該第三二極體結構互相分離。
  12. 如請求項1所述之半導體裝置，更包括：一互連結構，設置於該第一電晶體與該基底之間。
  13. 如請求項12所述之半導體裝置，其中該第三二極體結構設置於該基 底中。
  14. 如請求項13所述之半導體裝置，其中該第三二極體結構通過該互連結構與該第一源極連接。
  15. 如請求項13所述之半導體裝置，其中該第三二極體結構包括：一具有第一導電型態的井區；以及一摻雜區，設置於該井區中，其中該摻雜區以及該基底具有與該第一導電型態互補的第二導電型態。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12317600B2 (en) * 2018-01-25 2025-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor material and semiconductor device
EP3993013A4 (en) * 2019-06-26 2022-09-07 Sony Semiconductor Solutions Corporation Imaging device
US11201106B2 (en) * 2020-01-24 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with conductors embedded in a substrate
US12230716B2 (en) * 2021-06-02 2025-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with thin film transistor
US20230020140A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Semiconductor test structure and method for manufacturing same
CN115621251A (zh) * 2021-07-16 2023-01-17 长鑫存储技术有限公司 一种半导体测试结构及其制造方法
US12414305B2 (en) * 2022-09-01 2025-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, memory device and manufacturing method of memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201448159A (zh) * 2013-02-06 2014-12-16 Seiko Instr Inc 具備靜電放電（ｅｓｄ）保護電路的半導體裝置
US20150001551A1 (en) * 2013-06-28 2015-01-01 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
CN105264774A (zh) * 2013-06-07 2016-01-20 株式会社电装 半导体装置的保护电路
TW201624665A (zh) * 2014-12-30 2016-07-01 杰力科技股份有限公司 功率開關元件
TW201727868A (zh) * 2015-10-30 2017-08-01 美格納半導體有限公司 功率金氧半導體及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
KR101871501B1 (ko) * 2011-07-29 2018-06-27 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 조명 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201448159A (zh) * 2013-02-06 2014-12-16 Seiko Instr Inc 具備靜電放電（ｅｓｄ）保護電路的半導體裝置
CN105264774A (zh) * 2013-06-07 2016-01-20 株式会社电装 半导体装置的保护电路
US20150001551A1 (en) * 2013-06-28 2015-01-01 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
TW201624665A (zh) * 2014-12-30 2016-07-01 杰力科技股份有限公司 功率開關元件
TW201727868A (zh) * 2015-10-30 2017-08-01 美格納半導體有限公司 功率金氧半導體及其製造方法

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