[go: up one dir, main page]

CN114914201A - 集成电路结构与其制造方法 - Google Patents

集成电路结构与其制造方法 Download PDF

Info

Publication number
CN114914201A
CN114914201A CN202210319350.9A CN202210319350A CN114914201A CN 114914201 A CN114914201 A CN 114914201A CN 202210319350 A CN202210319350 A CN 202210319350A CN 114914201 A CN114914201 A CN 114914201A
Authority
CN
China
Prior art keywords
dielectric layer
layer
substrate
bonding
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210319350.9A
Other languages
English (en)
Inventor
涂官瑶
宋述仁
李资良
詹宏伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114914201A publication Critical patent/CN114914201A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H10W20/069—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H10P95/90—
    • H10W20/435—
    • H10W20/481—
    • H10W70/611—
    • H10W70/65—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10W20/40—
    • H10W20/42—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种集成电路结构与其制造方法，方法包含形成晶体管在基材的前侧上；形成前侧内连接结构在晶体管上，其中前侧内连接结构包含导线层，且导通孔内连接至导线层；形成第一接合层在前侧内连接结构上；形成第二接合层在承载基材上；通过挤压第一接合层至第二接合层，以接合前侧内连接结构与承载基材；以及接合前侧内连接结构与承载基材后，形成背侧内连接结构在基材的背侧上。

Description

集成电路结构与其制造方法
技术领域
本揭露是有关于一种集成电路结构与其制造方法，特别是一种包含晶体管的集成电路结构与其制造方法。
背景技术
半导体元件使用在各种电子应用内(举例而言，诸如个人计算机、手机、数字相机与其他电子设备)。基本上，通过依序沉积绝缘或介电层、导电层与半导体层的材料在半导体基材上，来制造半导体元件，且使用微影来图案化各种材料层，以在此些材料层上形成电路组件与元件。
通过持续缩减最小的特征尺寸，半导体工业持续改良各种电路组件(如晶体管、二极管、电阻、电容等)的集成密度，且其容许更多组件被整合至给定的面积内。然而，随着最小的特征尺寸缩减，将须处理出现的额外问题。
发明内容
根据本揭露的一些实施例，本揭露的一实施例揭示一种形成集成电路结构的方法，包含：形成晶体管在基材的前侧上；形成前侧内连接结构在晶体管上，其中前侧内连接结构包含多个导线层与多个导通孔，且此些导通孔内连接至此些导线层；形成第一接合层在前侧内连接结构上；形成第二接合层在承载基材上；通过挤压第一接合层至第二接合层，以接合前侧内连接结构与承载基材；以及接合前侧内连接结构与承载基材后，形成背侧内连接结构在基材的背侧上。
根据本揭露的一些实施例，本揭露的另一实施例揭示一种集成电路结构的制造方法，包含：形成鳍在基材的前侧上；形成栅极结构与源极/漏极结构在鳍上；形成前侧内连接结构在栅极结构上；形成第一介电层在前侧内连接结构上；对第一介电层进行第一平坦化制程；形成第二介电层在已平坦化的第一介电层上；对第二介电层进行第二平坦化制程；通过已平坦化的第二介电层，接合前侧内连接结构与承载基材；以及接合前侧内连接结构与承载基材后，形成背侧内连接结构在基材的背侧上。
根据本揭露的一些实施例，本揭露的另一实施例揭示一种集成电路(integratedcircuit；IC)结构，包含：栅极结构；多个源极/漏极磊晶结构，分别位于栅极结构的相对侧上；前侧内连接结构，位于此些源极/漏极磊晶结构的前侧上；背侧内连接结构，位于此些源极/漏极磊晶结构的背侧上；支撑基材，其中支撑基材与此些源极/漏极磊晶结构至少被前侧内连接结构分离；接合层，接合前侧内连接结构与支撑基材，其中接合层包含：第一介电层，接触前侧内连接结构；第二介电层，其中第二介电层与前侧内连接结构是通过第一介电层分隔开，且第二介电层是薄于第一介电层；以及第三介电层，位于第二介电层与支撑基材之间。
附图说明
搭配所附附图阅读可对详述如后的本揭露的态样有最佳的了解。须注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸可任意地增加或减少。
图1是根据一些实施例以三维视角绘示纳米结构的场效晶体管(nano-FET)的示例；
图2至图31C是根据一些实施例的集成电路结构于制作的中间阶段的剖面视图；
图32A至图34C是根据一些实施例的集成电路结构于制作的中间阶段的剖面视图。
【符号说明】
100,156,158,62,63:介电层
102:栅电极
104:开口
105:接触
106,96:层间介电质,ILD
107:蚀刻停止层,ESL
110:基材
112:源极/漏极导通孔
114:栅极接触
120:内连接结构
122,140,160:导电特征
124,126:介电层
125:高阻抗电阻,HiR电阻
127:导电垫
136:内连接结构
150:承载基材
151,152,153:介电层,氧化层
154,155:接合层,介电层
164:钝化层
166:凸块底层金属,UBMs
168:外部连接件
50:基材,装置晶圆
50A:硅层
50B:氧化层
50C,51,53:半导体层
52,54,55:纳米结构
64:多层堆叠
66:鳍
68:隔离区域,STI区域
69:介电鳍
71:虚设栅极介电质
76:虚设栅极
78:图案化的遮罩
81:间隔物
86,87,98:凹槽
90:内部间隔物
91:磊晶插塞
92:源极/漏极结构
94:接触蚀刻停止层,CESL
P1,P2,P3,P4:化学机械研磨制程,CMP制程
T1,T2,T3,T4,T5,T6,T7,T8:厚度
具体实施方式
以下的揭露提供了许多不同实施方式或实施例，以实施所提供标的的不同特征。以下所描述的构件与安排的特定实施例是用以简化本揭露的实施例。当然这些仅为实施例，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征上或于其之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。另外，本揭露可以在各种示例中重复元件符号及/或字母。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或配置之间有特定的关系。
此外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”与类似用语，以方便说明如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方向外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。
随着技术节点在半导体元件的先进节点中缩小，因为缩减的热逸散所需的晶片面积与增加的晶体管密度，所以在操作期间元件的温度也可能增加。多个实施例提供从产生热的元件(如晶体管、电阻或类似的元件)传导至晶片的外部的热传导路径，从而允许改善热逸散与补偿上升的操作温度。在一些实施例中，热传导路径包含形成在半导体晶片的背侧与/或前侧上的内连接结构内的虚设(dummy)特征。
实施例是以特定内容(包含纳米场效晶体管(nano-field-effect transistor；nano-FETs)的晶粒)如后描述。然而，各个实施例可应用至包含其他类型的晶体管(如鳍式场效晶体管(fin field effect transistors；FinFETs)、平面晶体管、薄膜晶体管(thinfilm transistors；TFTs)或类似的晶体管)的晶粒，以取代或结合纳米FETs(nano-FETs)。
根据一些实施例，图1绘示三维视图的纳米FETs(如纳米线FETs、纳米片FETs或类似的纳米FETs)的范例。纳米FETs包含在基材50(如半导体基材)上鳍66之上的纳米结构55(如纳米片、纳米线或类似的纳米结构)，其中纳米结构55是作为纳米FETs的通道区域。纳米结构55包含p型纳米结构、n型纳米结构或上述纳米结构的组合。隔离区域68设置在相邻的鳍66之间，其中鳍66可从相邻的隔离区域68之间突出至隔离区域68的上方。虽然于此所采纳的隔离区域68是描述/绘示为与基材50是分开的，但用词“基材”可指单独的半导体基材或半导体基材与隔离区域的结合。此外，虽然鳍66的底部与基材50绘示成单一且连续的材料，但鳍66的底部与/或基材50可包含单一材料或多个材料。在前述情境下，鳍66对应至由相邻的隔离区域68之间延伸的部分。
栅极介电层100在鳍66的顶表面上且沿着纳米结构55的顶表面、侧壁与底表面。栅电极102在栅极介电层100上。磊晶源极/漏极结构92设置在鳍66上，且此些鳍66是位于栅极介电层100与栅电极102的相对侧上。栅极介电层100与栅电极102提供晶体管的栅极区域，磊晶源极/漏极结构92提供晶体管的源极/漏极区域，而纳米结构55提供晶体管的通道区域。
图1进一步绘示参考的剖面，且此些剖面是用于后述的附图中。剖面A-A是沿着栅电极102的纵轴，且例如是沿着垂直于纳米FET的磊晶源极/漏极结构92间的电流方向的一方向。剖面B-B平行于剖面A-A，且延伸穿透纳米FETs的磊晶源极/漏极区域。剖面C-C垂直于剖面A-A且平行于纳米FET的鳍66的纵轴，并例如是平行于纳米FET的磊晶源极/漏极结构92间的电流的一方向。为了明确描述，后续的附图将参照前述的参考剖面。
在此所论述的一些实施例是以使用后栅极(gate-last)制程形成纳米FETs的情境来讨论。在其他实施例中，可使用前栅极(gate-first)制程。此外，一些实施例考量使用于平面元件(如平面FETs)或FinFETs中的态样。
根据一些实施例，图2至图31C是集成电路结构于制作的中间阶段的剖面视图。图2至图6与图7A至图31A绘示如图1所绘的参考剖面A-A。图7B至图31B绘示如图1所绘的参考剖面B-B。图7C至图31C绘示如图1所绘的参考剖面C-C。
参照于图2，其显示基材50。在一些实施例中，基材50可以是绝缘层上覆半导体(semiconductor-on-insulator；SOI)基材。SOI基材可包含通过如注氧隔离(separationby implanted oxygen；SIMOX)制程与/或其他适合的制程所形成的埋入式氧化物(buriedoxide；BOX)层。在图2的范例中，基材50是SOI基材，其中基材50包含块状硅层50A、块状硅层50A上的氧化层50B与在氧化层50B上的半导体层50C。氧化层50B可以是BOX层。在一些实施例中，BOX层是二氧化硅(SiO2)。半导体层50C可以包含硅。半导体层50C可以适当地掺杂n型掺杂物与/或p型掺杂物。在一些实施例中，氧化层50B的厚度在约
Figure BDA0003569898490000063
至约
Figure BDA0003569898490000061
的范围内(如
Figure BDA0003569898490000064
为例)。在一些实施例中，半导体层50C的厚度在
Figure BDA0003569898490000062
至约
Figure BDA0003569898490000065
的范围内(如
Figure BDA0003569898490000066
为例)。在一些实施例中，半导体层50C可厚于氧化层50B。
进一步如图2所示，多层堆叠64形成在基材50上。多层堆叠64包含第一半导体层51与第二半导体层53的交错层。为了绘示并描述更多细节如下，第一半导体层51将被移除且第二半导体层53将被图案化，以形成纳米FETs的通道区域。
为了绘示的目的，多层堆叠64绘示为包含三层，其中每层有一第一半导体层51与一第二半导体层53。在一些实施例中，多层堆叠64包含适合数量的第一半导体层51与第二半导体层53。
第一半导体层51与第二半导体层53包含不同材料与/或组件，从而第一半导体层51与第二半导体层53具有不同的蚀刻速率。在一些实施例中，第一半导体层51是SiGe所制。第一半导体层51的锗百分比(原子百分浓度)约在10百分比与约20百分比之间的范围，然而可用更高的或更低的锗百分比。然而，所述内容记载的数值应被理解为范例，且这些数值可调整成不同数值。举例而言，第一半导体层51可以是Si0.8Ge0.2或Si0.9Ge0.1，其中Si和Ge之间的比例可随实施例而变化，且本揭露不限于这些实施例。第二半导体层53可以是不含有锗的纯硅层。举例而言，第二半导体层53亦可为含有低于约1百分比的锗百分比的实质纯硅层。在一些实施例中，第一半导体层51具有高于第二半导体层53的锗原子百分浓度。第一半导体层51与第二半导体层53可由化学气相沉积(chemical vapor deposition；CVD)、分子束磊晶(molecular beam epitaxy；MBE)或其他适合的制程来形成。在一些实施例中，第一半导体层51与第二半导体层53通过磊晶成长制程形成，故在这种情境下，第一半导体层51与第二半导体层53也可称之为磊晶层。
现请参照图3，根据一些实施例，在基材50的半导体层50C中形成鳍66，且从多层堆叠64(见图2)形成纳米结构55。在一些实施例中，通过蚀刻在多层堆叠64与基材50的半导体层50C内的沟槽，来形成纳米结构55与鳍66。蚀刻可以是任何适合的蚀刻制程(诸如反应离子蚀刻(reactive ion etch；RIE)、中子束蚀刻(neutral beam etch；NBE)与类似的蚀刻制程或上述制程的组合)。蚀刻可以是异向性的。通过蚀刻多层堆叠64以形成纳米结构55的操作可进一步从第一半导体层51定义出第一纳米结构52，并从第二半导体层53定义出第二纳米结构54。第一纳米结构52与第二纳米结构54可统称为纳米结构55。
鳍66与纳米结构55是可用任何适合的方法来图案化。举例而言，鳍66与纳米结构55可使用一或多个微影制程(包含双重图案化或多重图案化制程)来图案化。一般而言，相较于使用单一、直接的微影制程所得到的图案，结合微影与自对准制程的双重图案化或多重图案化制程允许所产生的图案例如具有较小的间距。举例而言，在一实施例中，牺牲层形成在基材上方，且使用微影制程来图案化。通过自对准制程，间隔物沿图案化的牺牲层的侧边形成。然后，移除牺牲层，且剩余的间隔物可接着用来图案化鳍66。
鳍66与纳米结构55的每一者在各处绘示成具有一致的宽度，然而在其他实施例中，鳍66与/或纳米结构55可以具有锥形的侧壁，故鳍66与/或纳米结构55的每一者的宽度沿着朝向基材50的方向连续地增加。在此些实施例中，纳米结构55的每一者可以具有不同的宽度，且为梯形的形状。
请参照图4。介电层62与介电层63形成在鳍66上。在一些实施例中，介电层62是沉积成共形于鳍66的轮廓。之后，介电层63沉积在介电层62上，且填满介电层62内的空间。在一些实施例中，介电层62与介电层63通过高密度电浆CVD(HDP-CVD)、流动式CVD(FCVD)、类似的制程或上述制程的组合来形成。通过任何可行的制程所形成的其他绝缘材料可被使用。在一些实施例中，介电层62包含氧化物(如硅氧化物)。在一些实施例中，介电层63包含氮化物(硅氮化物)。在一些实施例中，介电层62与介电层63由不同材料所制。
请参照图5。介电层62与介电层63被平坦化，以平整介电层62与介电层63的顶表面。在一些实施例中，通过CMP制程平坦化介电层62与介电层63。介电层63的剩余部分称之为介电鳍69。在一些实施例中，介电鳍69也被称之为虚设鳍。
请参照图6。回蚀(etch back)介电层62，以相邻于鳍66形成浅沟槽隔离(STI)区域68。在一些实施例中，择定回蚀制程，以选择性蚀刻介电层62，而实质不蚀刻介电鳍69，使得在完成回蚀制程后，介电鳍69从STI区域68突伸出。因此，STI区域68包覆介电鳍69的较低部分，而剩下的介电鳍69的较上部分是被暴露。进一步而言，STI区域68的顶表面具有如所绘示的平坦表面、凸表面、凹表面(如凹陷(dishing))或上述表面的组合。通过恰当的蚀刻，可以形成平坦、凸出与/或凹入的STI区域68的顶表面。通过可接受的蚀刻制程，如对STI区域68的材料是选择性的蚀刻制程(如相较于鳍66、纳米结构55与介电鳍69的材料，以较快速率蚀刻STI区域68的材料)，来凹陷STI区域68。举例而言，通过稀释的氢氟(dilutehydrofluoric；dHF)酸可用以移除氧化物。
请参照图7A至图7C。虚设栅极76与虚设栅极介电质71形成在基材50上，且横跨鳍66与介电鳍69。在一些实施例中，图案化的遮罩78形成在虚设栅极76上。例如，虚设栅极介电质71可以是硅氧化物、硅氮化物、上述材料的组合或类似的材料，且根据可接受的技术来被沉积或热成长。虚设栅极76可以是导电或非导电材料，且可选自包含非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物与金属的群组。例如，通过沉积虚设介电层与虚设栅极层在基材上，形成图案化的遮罩78在虚设栅极层上，并接着使用图案化的遮罩78作为蚀刻遮罩，对虚设介电层与虚设栅极层进行图案化制程，以形成虚设栅极76与虚设栅极介电质71。在一些实施例中，虚设栅极76可由物理气相沉积(physical vapor deposition；PVD)、CVD、溅镀沉积或其他用以沉积所选材料的技术。在一些实施例中，虚设栅极介电质71可由热氧化形成，以使虚设栅极介电质71只形成于纳米结构55的暴露表面上。即，STI区域68与介电鳍69的表面并无覆盖虚设栅极介电质71。举例而言，图案化的遮罩78包含硅氮化物、硅氮氧化物或类似的材料。
请参照图8A至图8C。间隔物81形成于虚设栅极76的多个相对的侧壁上、鳍66的多个相对的侧壁上与介电鳍69的多个相对的侧壁上。在一些实施例中，通过如沉积间隔层遮障(spacer layer blanket)在基材上，并接着进行异向性蚀刻制程，以移除间隔层的水平部分，故使间隔层的垂直部分残留在虚设栅极76、鳍66与介电鳍69的侧壁上，而可形成间隔物81。间隔物81可以硅氧化物、硅氮化物、硅氮氧化物、上述材料的组合所形成，且间隔物81可利用如热氧化的技术来形成，或者通过CVD、原子层沉积(atomic layer deposition；ALD)或类似的方式来沉积。在图8B中，间隔物81包含于鳍66的相对侧壁上的部分。在一些实施例中，间隔物81的此些部分的顶表面低于鳍66的顶表面。即，间隔物81的部分的顶表面并不与鳍66的顶表面对齐。
请参照图9A至图9C。根据一些实施例，第一凹槽86形成在鳍66、纳米结构55与基材50的半导体层50C内。第一凹槽86可延伸穿透第一纳米结构52与第二纳米结构54，并延伸至基材50的半导体层50C中。如图9B所绘示，STI区域68的顶表面可与第一凹槽86的底表面等高。在各个实施例中，鳍66可被蚀刻，以使第一凹槽86的底表面低于STI区域68的顶表面。利用异向性蚀刻制程(如RIE、NBE或类似的蚀刻制程)来蚀刻鳍66、纳米结构55与基材50的半导体层50C，以形成第一凹槽86。在用以形成第一凹槽86的蚀刻制程期间，间隔物81与图案化的遮罩78遮掩鳍66、纳米结构55和基材50的部分。单一蚀刻制程或多个蚀刻制程可用来蚀刻纳米结构55与/或鳍66的每一层。第一凹槽86达到预定的深度后，定时的蚀刻制程可用以停止第一凹槽86的蚀刻。
请参照图10A至图10C。由第一凹槽86所暴露的部分第一纳米结构52是被蚀刻，以形成侧壁凹槽，且接着内部间隔物90形成于侧壁凹槽内。在一些实施例中，第一纳米结构52的侧壁是使用等向性蚀刻制程(诸如湿式蚀刻或类似的蚀刻方式)来蚀刻。在一些实施例中，其中第一纳米结构52包含如SiGe，且第二纳米结构54包含Si或SiC，使用四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH4OH)或类似物质的干式蚀刻制程可用以蚀刻第一纳米结构52的侧壁。
内部间隔物90可通过共形沉积制程(如CVD、ALD或类似的沉积制程)来沉积。内部间隔层可包含诸如硅氮化物或硅氮氧化物的材料，然而任何诸如具有低于约3.5的k值的低介电常数(low-dielectric constant；low-k)材料的适合材料可被使用。举例而言，通过沉积内部间隔层遮障在基材50上，且填入第一纳米结构52的侧壁凹槽，并接着进行异向性蚀刻，以移除内部间隔层不需要的部分，可形成内部间隔物90。虽然内部间隔物90的外侧壁绘示成与第二纳米结构54的侧壁齐平，但内部间隔物90的外侧壁可延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹陷。
请参照图11A至图11C。第二凹槽87形成于基材50内。在一些实施例中，第二凹槽87足够深，以暴露出基材50的块状硅层50A。在一些实施例中，第二凹槽87形成后，第二凹槽87的底表面低于基材50的块状硅层50A的最顶面。易言之，第二凹槽87的底表面低于块状硅层50A与氧化层50B的界面。在一些实施例中，通过如异向性蚀刻制程，第二凹槽87可形成于基材50的块状硅层50A里。在一些实施例中，异向性蚀刻是可通过具有电浆源和反应气体的干式化学蚀刻来进行。作为举例且并非用以限制，电浆源可以是感应偶合电浆(inductivelycoupled plasma；ICP)源、变压器耦合电浆(transformer coupled plasma；TCP)源、电子回旋共振(electron cyclotron resonance；ECR)源或类似的电浆源，且反应气体可以是氟基气体(如SF6、CH2F2、CH3F、CHF3或类似的气体)、氯基气体(如Cl2)、溴化氢气体(HBr)、氧气(O2)、类似的气体或上述气体的组合。
请参照图12A至图12C。磊晶插塞91形成于第二凹槽87内。在一些实施例中，磊晶插塞91物理接触基材50的块状硅层50A。在一些实施例中，进行磊晶成长制程，以在第二凹槽87中成长磊晶材料，直至磊晶材料逐渐形成为填充第二凹槽87的磊晶插塞91。相较于基材50的块状硅层50A与半导体层50C，磊晶插塞91包含不同的组成或不同的材料。举例而言，基材50的块状硅层50A与半导体层50C是Si，且磊晶插塞91是SiGe。在一些实施例中，磊晶插塞91是被掺杂适合的掺杂物(如大量的n型掺杂物或p型掺杂物)，以作为背侧的导电插塞，其中背侧的导电插塞电性连接后续形成的磊晶源极/漏极结构至背侧内连接结构。
在一些实施例中，磊晶插塞91是SiGe所制，为了避免SiGe不慎形成在第二纳米结构54的端面上，根据本揭露的一些实施例，磊晶插塞91采由下而上(bottom-up)的方式成长。作为举例而非用以限制，通过磊晶沉积/部分蚀刻制程来成长磊晶插塞91，并至少重复一次磊晶沉积/部分的蚀刻制程。这种重复的沉积/部分的蚀刻制程又称为循环的沉积蚀刻(cyclic deposition-etch；CDE)制程。在一些其他的实施例中，举例而言，磊晶插塞91可通过沉积填充第一凹槽86与第二凹槽87的磊晶材料来形成，并接着回蚀磊晶材料，以形成磊晶插塞91。
请参照图13A至图13C，磊晶源极/漏极结构92形成于第一凹槽86内。在一些实施例中，磊晶源极/漏极结构92施加应力在第二纳米结构54上，从而改善效能。如图13C中所绘示，磊晶源极/漏极结构92形成在第一凹槽86内，以使每一虚设栅极76设置在对应的相邻的磊晶源极/漏极结构92对之间。在一些实施例中，间隔物81用以分开虚设栅极76与磊晶源极/漏极结构92，且内部间隔物90用以通过恰当的横向距离分开第一纳米结构52与磊晶源极/漏极结构92，因此磊晶源极/漏极结构92不会与后续形成的纳米FETs的栅极短路。在一些实施例中，磊晶源极/漏极结构92包含如硼的p型掺杂物，以形成p型FETs。在其他实施例中，磊晶源极/漏极结构92包含如磷的n型掺杂物，以形成n型FETs。
请参照图14A至图14C。第一层间介电质(interlayer dielectric；ILD)96沉积在分别于图14A至图14C所绘示的结构。在一些实施例中，对第一ILD 96进行CMP制程，直至暴露出虚设栅极76的顶表面。第一ILD 96可为介电材料所形成，且可利用任何适合的方法(如CVD、电浆增强CVD(plasma-enhanced CVD；PECVD)或FCVD)来沉积。介电材料包含磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、硼磷硅酸盐玻璃(boron-doped phospho-silicate glass；BPSG)、无掺杂硅玻璃(undopedsilicate glass；USG)或类似的材料。可使用通过任何可接受的制程所形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer；CESL)94设置在第一ILD96、磊晶源极/漏极结构92与间隔物81之间。CESL 94可沿着介电鳍69的侧壁与顶表面延伸。CESL 94包含介电材料(如硅氮化物、硅氧化物、硅氮氧化物或类似的介电材料)，其中介电材料具有不同于覆盖的第一ILD 96的材料的蚀刻速率。在一些实施例中，第一ILD 96的厚度在约
Figure BDA0003569898490000112
至
Figure BDA0003569898490000111
的范围内，如以
Figure BDA0003569898490000113
为例。
请参照图15A至图15C。在一或多个蚀刻步骤中，虚设栅极76与虚设栅极介电质71是被移除，以形成第三凹槽98。在一些实施例中，虚设栅极76与虚设栅极介电质71可通过异向性干式蚀刻制程来移除。例如，蚀刻制程包含使用反应气体的干式蚀刻制程，相较于第一ILD 96或间隔物81，干式蚀刻制程以较快速率选择性地蚀刻虚设栅极76。每一第三凹槽98暴露出且/或覆盖纳米结构55的部分，其中纳米结构55的此些部分作为在后续完成的纳米FETs的通道区域。作为通道区域的纳米结构55的部分是设置在磊晶源极/漏极结构92的相邻对之间。在移除期间，虚设栅极76被蚀刻时，虚设栅极介电质71作为蚀刻停止层。移除虚设栅极76后，接着移除虚设栅极介电质。
接着，移除第一纳米结构52，以拓展第三凹槽98。通过进行如湿式蚀刻或类似的蚀刻制程的等向性蚀刻制程，第一纳米结构52可被移除，而相较于第一纳米结构52，第二纳米结构54、基材50、STI区域68相对地维持未被蚀刻的，其中等向性蚀刻制程使用对第一纳米结构52的材料是选择性的蚀刻剂。在多个实施例中，其中第一纳米结构52包含如SiGe，且第二纳米结构54包含如Si或SiC，而TMAH、NH4OH或类似的物质可用以移除第一纳米结构52。
请参照图16A至图16C。栅极介电层100与栅电极102是被形成，以作为替换用栅极。栅极介电层100是被共形地沉积在第三凹槽98中。栅极介电层100可以形成在基材50的顶表面与侧壁上，且在第二纳米结构54的顶表面、侧壁与底表面上。
根据一些实施例，栅极介电层100可包含一或多个介电层(如氧化物、金属氧化物、类似的材料或上述材料的组合)。例如，在一些实施例中，栅极介电质包含硅氧化层与在硅氧化层上的金属氧化层。在一些实施例中，栅极介电层100包含高介电系数的(high-k)介电材料，且在这些实施例中，栅极介电层100具有大于约7.0的介电系数(k)值，且包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐与上述材料的组合。栅极介电层100的形成方法包含分子束沉积(molecular-beam deposition；MBD)、ALD、PECVD与类似的方法。
栅电极102分别地沉积在栅极介电层100上，且填充第三凹槽98的剩余部分。栅电极102包含如钛氮化物、钛氧化物、钽氮化物、钽碳化物、钴、钌、铝、钨、上述材料的组合或多层上述的材料的含有金属的材料。例如，虽然单层栅电极102绘示于图16A至图16C中，但栅电极102可包含任意数量的衬垫层、任意数量的功函数调整层与填充材料。
填入第三凹槽98后，可进行平坦化制程(如CMP)，来移除栅极介电层100的多余部分与栅电极102的材料，其中多余部分在第一ILD 96的顶表面上。栅电极102与栅极介电层100的材料的剩余部分因此形成所得的纳米FETs的替代栅极结构。栅电极102与栅极介电层100可统称为“栅极结构”。
请参照图17A至图17C。接触开口104形成于第一ILD 96内，以暴露出磊晶源极/漏极结构92。在一些实施例中，通过如形成遮罩层(如光阻层)在第一ILD 96上；图案化遮罩层，以形成在遮罩层内的开口；透过遮罩层的此些开口蚀刻第一ILD 96；并接着移除遮罩层，可形成开口104。如图17B的剖面图所示，在一些实施例中，形成接触开口104后，磊晶源极/漏极结构92(在右侧上)被第一ILD 96覆盖。在此些实施例中，通过开口104，可暴露出介电鳍69的一个侧壁，而通过第一ILD 96，可覆盖介电鳍69的另一个侧壁与顶表面。
请参照图18A至图18C。源极/漏极接触105分别形成在接触开口104内。在一些实施例中，通过如沉积一或多个导电材料在接触开口104内，并进行CMP制程，以移除多余的导电材料，直到暴露出第一ILD 96的顶表面为止，可形成源极/漏极接触105。接触105包含一或多层(如阻障层、扩散层与填充材料)。在一些实施例中，每一接触包含由钛、钛氮化物、鎝、鎝氮化物或类似的材料所制成的阻障层与由铜、铜合金、银、金、钨、钴、铝、镍或类似的材料所制成的导电材料。
在一些实施例中，形成源极/漏极接触105前，硅化层(未显示)可形成于由开口104所暴露出的磊晶源极/漏极结构92上。在一些实施例中，硅化层是通过先沉积金属(未显示，诸如镍、钴、钛、鎝、铂、钨、其他贵金属、其他耐火金属、稀土金属或其合金)于磊晶源极/漏极结构92的暴露部分上来形成，且接续进行热退火制程，以形成硅化层，其中金属可与底下的磊晶源极/漏极结构92(如硅、硅锗、锗)的半导体材料反应，以形成硅化物区域或锗化物区域。接着，如通过蚀刻制程，移除沉积金属的未反应部分。
请参照图19A至图19C。蚀刻停止层(etch stop layer；ESL)107形成在第一ILD 96上，第二ILD 106形成在ESL 107上，且源极/漏极导通孔112与栅极接触114分别是形成为延伸穿过第二ILD 106与ESL 107至源极/漏极接触105与栅电极102。在一些实施例中，通过如图案化第二ILD 106与ESL 107，以形成开口；沉积一或多个导电材料在开口中；并进行CMP制程，以移除多余的导电材料，直至暴露出第二ILD 106的顶表面，可形成源极/漏极导通孔112与栅极接触114。源极/漏极导通孔112与栅极接触114包含一或多层(如阻障层、扩散层与填充材料)。在一些实施例中，每一接触包含由钛、钛氮化物、鎝、鎝氮化物或类似的材料所制成的阻障层与铜、铜合金、银、金、钨、钴、铝、镍或类似的材料所制成的导电材料。在一些实施例中，第二ILD 106与ESL 107的总厚度在约
Figure BDA0003569898490000141
至约
Figure BDA0003569898490000142
的范围内(如
Figure BDA0003569898490000143
为例)。
请参照图20A至图20C。内连接结构120形成于第二ILD 106上。由于内连接结构120形成在基材50的前侧，故内连接结构120可称之为前侧内连接结构。在一些实施例中，内连接结构120的厚度在约
Figure BDA0003569898490000145
至约
Figure BDA0003569898490000144
的范围内(如
Figure BDA0003569898490000146
为例)。
内连接结构120包含形成在一或多个堆叠介电层124内的一或多层的导电特征122。每一个堆叠介电层124包含介电材料(如low-k介电材料、极低介电常数(extra low-k；ELK)介电材料或类似的介电材料)。通过洽当的制程(如CVD、ALD、PVD、PECVD或类似的制程)，来沉积介电层124。
导电特征122包含多个导线与多个导通孔，其中导通孔内连接导线的层。此些导通孔延伸穿过介电层124的对应者，以提供导线层之间的垂直连接。透过任何可接受的制程(如镶嵌制程、双镶嵌制程或类似的制程)，来形成导电特征122。
例如，通过镶嵌制程以形成导电特征122，其中镶嵌制程是通过结合微影和蚀刻技术，来图案化对应的介电层124，以形成对应于预期图案的导电特征122的沟槽。选择性扩散阻障与/或选择性依附层是被沉积，且导电材料是被填入至沟槽。用作阻障层的适合的材料包含钛、钛氮化物、钛氧化物、鎝、鎝氮化物或其他替代的材料，且用作导电材料的适合的材料包含铜、银、金、钨、铝、上述材料的组合或类似的材料。在一实施例中，通过沉积铜或铜合金的晶种层，并通过电镀来充填沟槽，以形成导电特征122。化学机械平坦化(chemicalmechanical planarization；CMP)制程或类似的制程是可用以从对应的介电层124的表面移除过多的导电材料，并平坦化表面，以作为后续制程所需。
在一些实施例中，高阻抗(high resistance；HiR)电阻125可形成于内连接结构120内。例如，HiR电阻125是由高电阻材料组成(如钛氮化物(TiN)或鎝氮化物(TaN))。
图20A至图20C中是绘示五层的导电特征122与介电层124。然而，应理解的是，内连接结构120可包含设置在任何数量的介电层中的任何数量的导电特征。内连接结构120电性连接至栅极接触114与源极/漏极导通孔112，以形成功能性电路。即，内连接结构120电性连接至栅电极102(或栅极结构)与源极/漏极结构92。在一些实施例中，通过内连接结构120形成的功能性电路包含逻辑电路、记忆体电路、影像感应电路或类似的电路。
请参照图21A至图21C。第一介电层151形成在内连接结构120上。在一些实施例中，第一介电层151由USG、硅氧化物(SiOx)、二氧化硅(SiO2)或其他适合的材料。第一介电层151也可称为氧化层。在一些实施例中，第一氧化层151可由高密度电浆(high densityplasma；HDP)沉积制程(如PECVD)所形成。据此，第一介电层151可称为HDP介电层或HDP氧化层。在一些实施例中，第一介电层151具有厚度T1，其中厚度T1在从约
Figure BDA0003569898490000153
至约
Figure BDA0003569898490000152
的范围内(如
Figure BDA0003569898490000151
为例)。
请参照图22A至图22C。对第一介电层151进行第一CMP制程P1，以平坦化第一介电层151的顶表面。在一些实施例中，第一CMP制程P1也减少第一介电层151的厚度。据此，在第一CMP制程P1后，第一介电层151的厚度T1(见图22A至图22C)是减少至厚度T2，其中厚度T2小于厚度T1。在一些实施例中，厚度T2在约
Figure BDA0003569898490000156
至约
Figure BDA0003569898490000155
的范围内(如
Figure BDA0003569898490000154
为例)。
请参照图23A至图23C。第二介电层152形成于第一介电层151上。在一些实施例中，第二介电层152包含与第一介电层151相同的材料。在一些实施例中，第二介电层151可为USG、硅氧化物(SiOx)、二氧化硅(SiO2)或其他适合的材料所形成。第二介电层152也可称为氧化层。在一些实施例中，第二氧化层152可由HDP沉积制程(如PECVD)所形成。据此，第二氧化层152也可称为HDP介电层或HDP氧化层。在一些实施中，通过相同的沉积制程(如HDP沉积)，第一氧化层151与第二氧化层152是由相同的氧化物材料所组成。在一些实施例中，第二氧化层152具有厚度T3，其中厚度T3在约
Figure BDA0003569898490000159
至约
Figure BDA0003569898490000158
的范围内(如
Figure BDA0003569898490000157
为例)。在一些实施例中，第二氧化层152的厚度T3小于第一介电层151的厚度T2。在一些实施例中，进行第一CMP制程P1前，第二氧化层152的厚度T3小于第一介电层151的原始厚度T1。第一介电层151的厚度T2(或厚度T1)大于第二介电层152的厚度T3，从而第一介电层151可于第一CMP制程P1时提供足够的缓冲厚度，故第一介电层151是够平坦且够厚，以作为于后述步骤所形成的接合层(如图24A至图24C中接合层154)的基座层。
请参照图24A至图24C。对第二介电层152进行第二CMP制程P2，以平坦化第二介电层152的顶表面。在一些实施例中，第二CMP制程P2也减少第二介电层152的厚度。据此，于第二CMP制程P2后，第二介电层152的厚度T3(见图23A至图23C)减少至厚度T4，其中厚度T4小于厚度T3。在一些实施例中，厚度T4在约
Figure BDA0003569898490000161
至约
Figure BDA0003569898490000162
的范围内(如
Figure BDA0003569898490000163
为例)。于第二CMP制程P2后，第一介电层151与第二介电层152具有总厚度T5，其中总厚度T5是厚度T2与厚度T4的总和。在一些实施例中，总厚度T5在约
Figure BDA0003569898490000164
至约
Figure BDA0003569898490000165
的范围内(如
Figure BDA0003569898490000166
为例)。在一些实施例中，第一介电层151的原始厚度T1对第二介电层152的原始厚度T3的比值在约3.5至4.5的范围内。如果比值过大(如大于4.5)，沉积第一介电层151可能需要漫长的沉积时间，或者第二介电层152对于第二CMP制程P2可能提供不足的厚度。如果比值过小(如小于3.5)，第一介电层151对于第一CMP制程P1可能提供不足的缓冲厚度，或者第二介电层152可能需要漫长的沉积时间。
于第二CMP制程P2后，第一介电层151与第二介电层152可统称为复合介电层154，其中复合介电层154是两个HDP氧化层的双层薄膜堆叠。在一些实施例中，于双层薄膜堆叠中，可观测的界面存在于HDP氧化层之间(即使HDP氧化层是由相同氧化物材料所组成)。这是因为对下层的HDP氧化层151进行CMP制程后，才进行上层的HDP氧化层152的沉积。在一些实施例中，复合介电层154可称为接合层154，接合层154于后续制程中用以接合装置晶圆(device wafer)50至乘载晶圆。
在本揭露的一些实施例中，对第一介电层151进行第一平坦化制程(如第一CMP制程P1)，以改善第一介电层151的平坦度。因此，第二介电层152可沉积在第一介电层151的平坦表面上。再来，对第二介电层152进行第二平坦化制程(如第二CMP制程P2)，以改善第二介电层152的平坦度。在一些实施例中，第一介电层151厚于第二介电层152，从而于第一平坦化制程(如第一CMP制程P1)时第一介电层151可提供足够的缓冲厚度，故第一介电层151是够平坦且够厚，以作为接合层154的基座层。再者，对第二介电层152进行第二平坦化制程(如第二CMP制程P2)，以微调局部平坦度。因此，复合介电层154的整体平坦度可被改善，从而将改善后续步骤中的接合制程(如图26A至图26C所述的制程)。
请参照图25A至图25C。预备好承载基材150。在一些实施例中，承载基材150是玻璃承载基材、陶瓷承载基材、半导体基材(如硅基材)、晶圆(如硅晶圆)或类似的基材。在后续的加工步骤期间以及完成的元件中，承载基材150提供结构支撑。承载基材150实质上没有任何主动元件或被动元件。在一些实施例中，承载基材150可称为支撑基材。
介电层156形成于承载基材150上。在一些实施例中，介电层156包含与第一介电层151与第二介电层152相同的材料。在一些实施例中，介电层156是由USG、硅氧化物(SiOx)、二氧化硅(SiO2)或其他适合的材料所形成。介电层156也可称为氧化层。在一些实施例中，介电层156可由HDP沉积制程(如PECVD)所形成。据此，介电层156可称为HDP介电层或HDP氧化层。在一些实施例中，介电层156具有厚度T6，其中厚度T6在从约
Figure BDA0003569898490000171
至约
Figure BDA0003569898490000172
的范围内(如
Figure BDA0003569898490000173
为例)。在一些实施例中，介电层156的厚度T6小于第一介电层151的厚度T2与第二介电层152的厚度T4，并小于复合介电层154的厚度T5。在一些实施例中，介电层156可称为接合层。
请参照图26A至图26C。透过介电层156，承载基材150接合至复合介电层154。换句话说，透过复合介电层154与介电层156，承载基材150接合至内连接结构120。在多个实施例中，使用适合的技术，承载基材150可接合至内连接结构120。在一些实施例中，接合制程还包含分别对复合介电层154与介电层156的表面施加表面处理。表面处理包含电浆处理。电浆处理是于真空环境下进行。于电浆处理后，表面处理还包含清洗制程(如用去离子水冲洗或类似的清洗制程)，其中清洗制程是可应用于复合介电层154与介电层156。承载基材150接着与内连接结构120对准，且复合介电层154与介电层156彼此是被压合，以开始承载基材150与内连接结构的预接合。预接合是在室温下(在约21℃至约25℃)进行。预接合之后，对复合介电层154与介电层156施加退火制程，其中复合介电层154与介电层156已经彼此压合，且压合是通过例如加热内连接结构120与承载基材150至约200℃至约400℃的温度(如300℃为例)。进行退火制程的持续时间为约2.5小时至约3.5小时(如3小时为例)。退火制程导致复合介电层154与介电层156之间有增加的接合力，从而即使复合介电层154与介电层156不再承受挤压力量时，复合介电层154与介电层156彼此间不会分层或剥落。在一些实施例中，复合介电层154与介电层156可统称为承载基材150与内连接结构120之间的接合层。在一些实施例中，在内连接结构120中，复合介电层154与介电层156不含金属材料(如在内连接结构120中的导电特征122(如导线或导通孔))。
请参照图27A至图27C。承载基材150接合至内连接结构120后，元件是被翻转，从而基材50的背侧面向上方。基材50的背侧可称之为相对于基材60的前侧的一侧，其中元件层(如包含晶体管的层)是形成于前侧上。接着，在基材50的背侧上进行CMP制程。在一些实施例中，CMP制程是控制以移除基材50的块状硅层50A，直到暴露出磊晶插塞91。
请参照图28A至图28C。介电层126沉积在基材50的块状硅层50A上，且导电垫127形成于介电层126内并接触磊晶插塞91。在一些实施例中，通过沉积介电材料在氧化层50B上，可形成介电层126，并通过选择性地进行CMP制程，以薄化介电材料。通过如图案化介电层126以形成开口，沉积导电材料于开口内，并接着进行CMP制程，以移除过多的导电材料，直到暴露出介电层126的顶表面，来形成导电垫127。在一些实施例中，介电层126包含PSG、BSG、BPSG、USG或类似的材料。在一些实施例，导电垫127包含铜、银、金、钨、铝、上述材料的组合或类似的材料。
请参照图29A至图29C。内连接结构136形成在介电层126上。因为内连接结构136形成在基材50的背侧上，内连接结构136可称之为背侧内连接结构。在一些实施例中，内连接结构136包含形成在一或多个堆叠的介电层158内的一或多层的导电特征160。导电特征160和介电层158可相似于内连接结构120的导电特征122和介电层124，因此为求精简，相关细节不再赘述。
请参照图30A至图30C。钝化层164、凸块底层金属(under bump metallurgies；UBMs)166与外部连接件168形成在内连接结构136上。钝化层164包含如聚苯并恶唑(Polybenzoxazole；PBO)、聚酰亚胺、苯环丁烯(Benzocyclobutene；BCB)或类似的高分子材料。或者，钝化层164包含如硅氧化物、硅氮化物、硅碳化物、硅氮氧化物或类似的非有机介电材料。钝化层164可通过如CVD、PVD、ALD或类似的方法进行沉积。
UBMs 166是形成为穿过钝化层164到内连接结构136中的导电特征160，且外部连接件168形成于UBMs 166上。UBMs 166包含一或多层的铜、镍、金或类似的材料，其中这些层是通过电镀制程或类似的制程来形成。外部连接件168(如焊球)形成于UBMs 166上。外部连接件168的形成包含放置焊球在UBMs 166的暴露部分，并接着回焊(reflowing)焊球。在其他的实施例中，外部连接件168的形成包含进行电镀步骤，以形成焊接区在导电特征140的最顶处，并接着回焊焊接区。UBMs 166与外部连接件168可用以提供输入/输出连接至其他电性组件(如其他元件晶粒、重布线结构、印刷电路板(printed circuit boards；PCBs)、主机板或类似的电性元件)。UBMs 166与外部连接件168也称的为背侧输入/输出垫，且UBMs166与外部连接件168提供信号、供应电压与/或接地连接至前述的纳米FETs。
请参照图31A至图31C。外部连接件168形成后，结构是可再被翻转，从而承载基材150的表面朝向上方。接着，对承载基材150进行CMP制程P3，以减少承载基材150的厚度。在一些实施例中，CMP制程P3后，承载基材150的厚度在约180mm至约220mm的范围内(如在一些实施例中是200mm)。
根据一些实施例，图32A至图34C是制造集成电路结构时中间阶段的剖面视图。需注意图32A至图34C的一些元件类似于图2至图31C中所述的元件(此些元件是标示为相同的元件符号)，且为求精简，相关的细节不再赘述。
请参照图32A至图32C，于平坦化第二介电层152后，第三介电层153形成在第二介电层152上。在一些实施例中，第三介电层153包含相同于第一介电层151与第二介电层152的材料。在一些实施例中，第三介电层153可由USG、硅氧化物(SiOx)、二氧化硅(SiO2)或其他适合的材料所形成。第三介电层153可称之为氧化层。在一些实施例中，第三介电层153可由HDP沉积制程(如PECVD)所形成。据此，第三介电层153也可称为HDP介电层或HDP氧化层。在一些实施中，使用相同的沉积制程(如HDP沉积)，第一氧化层151、第二氧化层152与第三氧化层153是由相同的氧化物材料所组成。在一些实施例中，第三氧化层153具有厚度T7，其中厚度T7在约
Figure BDA0003569898490000191
至约
Figure BDA0003569898490000192
的范围内(如
Figure BDA0003569898490000193
为例)。在一些实施例中，第三介电层153的厚度T7小于第一介电层151的厚度T2。在一些实施例中，于进行第一CMP制程P1前，第三介电层153的厚度T7小于第一介电层151的原始厚度T1。第一介电层151的厚度T2(或厚度T1)大于第三介电层153的厚度T7，这是因为第一介电层151可于第一CMP制程P1时提供足够的缓冲厚度，故第一介电层151是够平坦且够厚，以作为后述步骤所形成的接合层(如图33A至图33C中接合层155)的基座层。在一些实施例中，第三介电层153的厚度T7可相同于或略小于第二介电层152的原始厚度T3。
请参照图33A至图33C。对第三介电层153进行第三CMP制程P4，以平坦化第三介电层153的顶表面。在一些实施例中，第三CMP制程P4也减少第三介电层153的厚度。据此，在第三CMP制程P4后，第三介电层153的厚度T7(见图31A至图31C)是减少至厚度T8，其中厚度T8小于厚度T7。在一些实施例中，厚度T8在约
Figure BDA0003569898490000201
至约
Figure BDA0003569898490000202
的范围内(如
Figure BDA0003569898490000203
为例)。在一些实施例中，第三介电层153的厚度T8实质上可相同于或略小于第二介电层152的厚度T4。
于第三CMP制程P4后，第一介电层151、第二介电层152与第三介电层153统称为复合介电层155，复合介电层155是三个HDP氧化层的三层薄膜堆叠。在一些实施例中，三层薄膜堆叠内，可观测的界面存在于HDP氧化层之间(即使此些HDP氧化层是由相同氧化物材料所组成)。在一些实施例中，复合介电层155可称为接合层155，且接合层155于后续制程中用以接合装置晶圆50至乘载晶圆。
请参照图34A至图34C。图33A至图33C的结构可经历如图25A至图31C中所述的制程，且所得的结构显示于图34A至图34C。图34A至图34C类似于图31A至图31C，而图34A至图34C与图31A至图31C之间的差异在于图34A至图34C的复合介电层155包含介电层151、152与153。在一些实施例中，沉积第三介电层153(见图32A至图32C)及对第三介电层153进行CMP制程是被进行，以改善复合介电层155的平坦度，此促进对承载基材150的接合制程。可理解的是，进行越多沉积-化学机械平坦化(DEP-CMP)循环，以改善接合层的平坦度。在一些实施例中，复合介电层155与介电层156可统称为在承载基材150与内连接结构120之间的接合层。
基于前述，可得知本揭露的优异之处。然而，可理解的，其他实施例提供额外的优点，且所有优点未必在此揭露，且所有实施例不需要特定的优点。一项优点是使用覆晶接合技术，背侧内连接结构得以形成在基材的背侧上，从而更多电线可在元件内形成，因此提升元件效能。另一项优点是通过沉积第一介电层、对第一介电层进行第一平坦化制程、沉积第二介电层与对第二介电层进行第二平坦化制程，以形成接合层，从而改善接合层的平坦度，且将进一步改良接合制程。
在一些本揭露的实施例中，一种方法包含形成晶体管在基材的前侧上；形成前侧内连接结构在晶体管上，其中前侧内连接结构包含导线层与导通孔，且此些导通孔内连接至导线层；形成第一接合层在前侧内连接结构上；形成第二接合层在承载基材上；通过挤压第一接合层至第二接合层，以接合前侧内连接结构至承载基材；以及接合前侧内连接结构与承载基材后，形成背侧内连接结构在基材的背侧上。在一些实施例中，其中形成第一接合层的操作包含形成第一介电层在前侧内连接结构上；对第一介电层进行第一平坦化制程；以及进行第一平坦化制程后，形成第二介电层在第一介电层上。在一些实施例中，接合前侧内连接结构与承载基材的操作前，此方法还包含对第二介电层进行第二平坦化制程。在一些实施例中，在进行第一平坦化制程的操作后，其中第一介电层厚于第二介电层。在一些实施例中，其中接合前侧内连接结构与承载基材的操作包含进行退火制程。在一些实施例中，形成背侧内连接结构的操作后，此方法还包含移除承载基材。在一些实施例中，形成背侧内连接结构的操作前，此方法还包含对基材的背侧进行平坦化制程。在一些实施例中，其中第一接合层与第二接合层由相同材料所制。
在本揭露的一些实施例中，一种方法包含形成鳍在基材的前侧上；形成栅极结构与源极/漏极结构在鳍上；形成前侧内连接结构在栅极结构上；形成第一介电层在前侧内连接结构上；对第一介电层进行第一平坦化制程；形成第二介电层在已平坦化的第一介电层上；对第二介电层进行第二平坦化制程；通过已平坦化的第二介电层，接合前侧内连接结构与承载基材；以及接合前侧内连接结构与承载基材后，形成背侧内连接结构在基材的背侧上。在一些实施例中，接合前侧内连接结构与承载基材的操作前，此方法还包含形成第三介电层在承载基材上，其中接合前侧内连接结构与承载基材的操作是通过挤压已平坦化的第二介电层至第三介电层来进行。在一些实施例中，挤压已平坦化的第二介电层至第三介电层的操作后，此方法还包含进行退火制程。在一些实施例中，第三介电层薄于已平坦化的第一介电层。在一些实施例中，第三介电层薄于已平坦化的第二介电层。在一些实施例中，已平坦化的第二介电层具有厚度，且此厚度是小于已平坦化的第一介电层的厚度。在一些实施例中，第一介电层与第二介电层由硅氧化物所制。
在一些本揭露的实施例中，一种方法包含形成栅极结构在半导体覆绝缘体(semiconductor-on-insulator；SOI)基材上，其中SOI基材具有块状硅层、在块状硅层上的埋入式氧化层与在埋入式氧化层上的半导体层；蚀刻沟槽，其中沟槽延伸穿透氧化层与半导体层至块状硅层内；形成磊晶插塞在沟槽中；分别形成源极/漏极结构在磊晶插塞上；形成第一接合层在前侧内连接结构上；通过承载基材上的第一接合层与第二接合层，接合前侧内连接结构与承载基材；对块状硅层的背侧进行第一CMP制程，直到磊晶插塞是被暴露为止；以及形成背侧内连接结构在块状硅层的背侧上，并电性连接至磊晶插塞。在一些实施例中，形成第一接合层的操作包含形成第一介电层在前侧内连接结构上；对第一介电层进行第二CMP制程；形成第二介电层在第一介电层上；以及对第二介电层进行第二CMP制程。在一些实施例中，进行第一CMP制程，故磊晶插塞暴露的表面与块状硅层背侧的表面等高。在一些实施例中，进行CMP制程后，背侧内连接结构是被形成。在一些实施例中，第二接合层薄于第一接合层。
在本揭露的一些实施例中，集成电路(integrated circuit；IC)结构包含栅极结构；源极/漏极磊晶结构，分别位于栅极结构的相对侧上；前侧内连接结构，位于源极/漏极磊晶结构的前侧上；背侧内连接结构，位于源极/漏极磊晶结构的背侧上；支撑基材，其中支撑基材与源极/漏极磊晶结构至少被前侧内连接结构分离；以及接合层，接合前侧内连接结构与支撑基材，其中接合层包含第一介电层，接触前侧内连接结构；第二介电层，其中第二介电层与前侧内连接结构通过第一介电层分隔，且第二介电层薄于第一介电层；以及第三介电层，位于第二介电层与支撑基材之间。在一些实施例中，其中第一介电层、第二介电层与第三介电层由相同材料所制。在一些实施例中，其中第二介电层厚于第三介电层。在一些实施例中，IC结构还包含位于第二介电层与第三介电层之间的第四介电层，且第一介电层厚于第四介电层。在一些实施例中，其中第一介电层、第二介电层、第三介电层与第四介电层由相同材料所制。
上面的揭露已概述数个实施例的特征，因此熟悉此技艺者可更了解本揭露的实施例的态样。熟悉此技艺者将了解到，其可轻易地利用本揭露的实施例做为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也将了解到，这类对等架构并未脱离本揭露的实施例的精神和范围，且熟悉此技艺者可在不脱离本揭露的实施例的精神和范围下，在此进行各种的更动、取代与修改。

Claims (10)

1.一种集成电路结构的制造方法，其特征在于，该方法包含：
形成一晶体管在一基材的一前侧上；
形成一前侧内连接结构在该晶体管上，其中该前侧内连接结构包含多个导线层与多个导通孔，且该些导通孔内连接至该些导线层；
形成一第一接合层在该前侧内连接结构上；
形成一第二接合层在一承载基材上；
通过挤压该第一接合层至该第二接合层，以接合该前侧内连接结构与该承载基材；以及
接合该前侧内连接结构与该承载基材后，形成一背侧内连接结构在该基材的一背侧上。
2.如权利要求1所述的方法，其特征在于，其中形成该第一接合层的操作包含：
形成一第一介电层在该前侧内连接结构上；
对该第一介电层进行一第一平坦化制程；以及
进行该第一平坦化制程后，形成一第二介电层在该第一介电层上。
3.如权利要求2所述的方法，其特征在于，其中该接合该前侧内连接结构与该承载基材的操作前，该方法还包含对该第二介电层进行一第二平坦化制程。
4.如权利要求1所述的方法，其特征在于，其中该接合该前侧内连接结构与该承载基材的操作包含进行一退火制程。
5.如权利要求1所述的方法，其特征在于，其中该形成该背侧内连接结构的操作后，该方法还包含移除该承载基材。
6.如权利要求1所述的方法，其特征在于，其中该形成该背侧内连接结构的操作前，该方法还包含对该基材的该背侧进行一平坦化制程。
7.如权利要求1所述的方法，其特征在于，其中该第一接合层与该第二接合层是由一相同材料所制。
8.一种集成电路结构的制造方法，其特征在于，该方法包含：
形成一鳍在一基材的一前侧上；
形成一栅极结构与源极/漏极结构在该鳍上；
形成一前侧内连接结构在该栅极结构上；
形成一第一介电层在该前侧内连接结构上；
对该第一介电层进行一第一平坦化制程；
形成一第二介电层在已平坦化的该第一介电层上；
对该第二介电层进行一第二平坦化制程；
通过已平坦化的该第二介电层，接合该前侧内连接结构与一承载基材；以及
接合该前侧内连接结构与该承载基材后，形成一背侧内连接结构在该基材的一背侧上。
9.如权利要求8所述的方法，其特征在于，其中该接合该前侧内连接结构与该承载基材的操作前，该方法还包含形成一第三介电层在该承载基材上，且该接合该前侧内连接结构与该承载基材的操作是通过挤压已平坦化的该第二介电层至该第三介电层来进行。
10.一种集成电路(integrated circuit；IC)结构，其特征在于，该集成电路结构包含：
一栅极结构；
多个源极/漏极磊晶结构，分别位于该栅极结构的相对侧上；
一前侧内连接结构，位于该些源极/漏极磊晶结构的一前侧上；
一背侧内连接结构，位于该些源极/漏极磊晶结构的一背侧上；
一支撑基材，其中该支撑基材与该些源极/漏极磊晶结构至少被该前侧内连接结构分离；以及
一接合层，接合该前侧内连接结构与支撑基材，其中该接合层包含：
一第一介电层，接触该前侧内连接结构；
一第二介电层，其中该第二介电层与该前侧内连接结构是通过该第一介电层分隔开，且该第二介电层是薄于该第一介电层；以及
一第三介电层，位于该第二介电层与该支撑基材之间。
CN202210319350.9A 2021-04-15 2022-03-29 集成电路结构与其制造方法 Pending CN114914201A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163175214P 2021-04-15 2021-04-15
US63/175,214 2021-04-15
US17/479,454 US12094930B2 (en) 2021-04-15 2021-09-20 Integrated circuit structure and method for forming the same
US17/479,454 2021-09-20

Publications (1)

Publication Number Publication Date
CN114914201A true CN114914201A (zh) 2022-08-16

Family

ID=82762888

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210319350.9A Pending CN114914201A (zh) 2021-04-15 2022-03-29 集成电路结构与其制造方法

Country Status (2)

Country Link
US (2) US12094930B2 (zh)
CN (1) CN114914201A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230343699A1 (en) * 2022-04-26 2023-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with source/drain via and method

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230298932A1 (en) * 2022-03-18 2023-09-21 Nanya Technology Corporation Method for fabricating photomask and method for fabricating semiconductor device with damascene structure
US20240274485A1 (en) * 2023-02-13 2024-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation in semiconductor devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
US10297586B2 (en) * 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
FR3028664B1 (fr) * 2014-11-14 2016-11-25 Soitec Silicon On Insulator Procede de separation et de transfert de couches
CN206516630U (zh) * 2015-01-09 2017-09-22 硅源公司 三维集成电路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230343699A1 (en) * 2022-04-26 2023-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with source/drain via and method
US12506066B2 (en) * 2022-04-26 2025-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with source/drain via and method

Also Published As

Publication number Publication date
US20220336583A1 (en) 2022-10-20
US12094930B2 (en) 2024-09-17
US20240387630A1 (en) 2024-11-21
TW202243123A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
CN113299628B (zh) 封装半导体器件及其形成方法
CN113140546B (zh) 半导体器件及其形成方法
CN113517282B (zh) 半导体器件及其形成方法
CN113675196B (zh) 半导体器件及其形成方法
US20210375761A1 (en) Semiconductor Devices with Backside Routing and Method of Forming Same
US12451401B2 (en) Thermal dissipation in semiconductor devices
US20210376094A1 (en) Semiconductor devices and methods of forming the same
US11355410B2 (en) Thermal dissipation in semiconductor devices
US12543566B2 (en) Semiconductor devices and method for forming the same
CN113675195B (zh) 半导体器件及其形成方法
CN113299650B (zh) 半导体器件及其形成方法
TW202245142A (zh) 半導體裝置以及其形成方法
US20240387630A1 (en) Integrated circuit structure and method for forming the same
CN113314468A (zh) 半导体装置及形成半导体装置的方法
CN113206037A (zh) 半导体装置的形成方法以及半导体装置
TWI912482B (zh) 積體電路結構及其形成方法
TWI898445B (zh) 具有嵌入式背面電容器的半導體裝置及其形成方法
CN223450895U (zh) 半导体元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination