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TWI780799B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI780799B
TWI780799B TW110123983A TW110123983A TWI780799B TW I780799 B TWI780799 B TW I780799B TW 110123983 A TW110123983 A TW 110123983A TW 110123983 A TW110123983 A TW 110123983A TW I780799 B TWI780799 B TW I780799B
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silicon
gate structure
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TW110123983A
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Inventor
張雅嵐
陳亭綱
黃泰鈞
志安 徐
盧永誠
Original Assignee
台灣積體電路製造股份有限公司
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Abstract

實施例包含方法，方法包含在半導體裝置的金屬閘極結構的切割金屬閘極區內形成開口，在開口內共形地沉積第一介電層，在第一介電層上共形地沉積矽層，對矽層實施氧化製程以形成第一氧化矽層，以第二氧化矽層填充開口，對第二氧化矽層和第一介電層實施化學機械研磨以形成切割金屬閘極插塞，化學機械研磨暴露出半導體裝置的金屬閘極結構，以及對金屬閘極結構的第一部分形成第一接觸且對金屬閘極結構的第二部分形成第二接觸，金屬閘極結構的第一部分與第二部分由切割金屬閘極插塞隔開。

Description

半導體裝置及其製造方法
本發明是關於一種半導體裝置及其製造方法，特別是關於具有切割金屬閘極隔離結構的半導體裝置及其製造方法。
半導體裝置被用於各式各樣的電子應用中，舉例來說，像是個人電腦、手機、數位相機和其他電子設備。典型上，半導體裝置的製造是藉著在半導體基底上依序沉積絕緣或介電層、導電層和半導體層之材料，且使用微影將各種材料層圖案化以在半導體基底上形成電路組件和元件。
半導體產業不斷在改善各種電子組件(例如電晶體、二極體、電阻、電容等)的整合密度，使得在給定的區域中允許整合更多的組件。然而，最小部件尺寸縮小的同時也產生額外需解決的問題。
根據本發明的一些實施例，提供半導體裝置的製造方法。方法包含在半導體裝置的金屬閘極結構的切割金屬閘極區內形成開口，以及在開口內共形地沉積第一介電層。方法也包含在第一介電層上共形地沉積矽層，以及對 矽層實施氧化製程以形成第一氧化矽層。方法更包含以第二氧化矽層填充開口，以及對第二氧化矽層和第一介電層實施化學機械研磨以形成切割金屬閘極插塞，化學機械研磨暴露出半導體裝置的金屬閘極結構。
根據本發明的一些實施例，提供半導體裝置的製造方法。方法包含在基底上形成第一半導體鰭和第二半導體鰭，第二半導體鰭相鄰於第一半導體鰭，以及形成環繞第一半導體鰭和第二半導體鰭的下部分的隔離區。方法也包含在第一半導體鰭和第二半導體鰭的頂面和側壁上且沿著隔離區的頂面形成虛設閘極結構，以及以主動閘極結構取代虛設閘極結構。方法更包含蝕刻第一開口穿過主動閘極結構，第一開口在第一半導體鰭與第二半導體鰭之間。蝕刻第一開口穿過主動閘極結構包含在主動閘極結構上形成第一遮罩層，以及將第一遮罩層圖案化以在主動閘極結構上形成穿過第一遮罩層的第二開口。蝕刻第一開口穿過主動閘極結構也包含在圖案化的第一遮罩層上共形地形成第二遮罩層，第二遮罩層在穿過第一遮罩層的第二開口的側壁和底部上，以及從第二開口的底部移除第二遮罩層。蝕刻第一開口穿過主動閘極結構更包含使用第一遮罩層和第二遮罩層為遮罩，蝕刻第一開口的第一部分，第一開口的第一部分具有第一深度，以及使用第一遮罩層為遮罩，蝕刻第一開口的第二部分，第一開口的第二部分具有第二深度，第二深度小於第一深度。此外，方法包含在第一開口內和主動閘極結構上形成阻障層，以及在第一開口內和主動閘極結構上的阻障層上形成氧阻擋層。方法也包含對氧阻擋層實施氧化製程，氧化製程形成第一氧化層，以及在第一氧化層上形成介電層以填充第一開口。
根據本發明的一些實施例，提供半導體裝置。半導體裝置包含從基底延伸的半導體鰭，以及環繞半導體鰭的下部分的隔離區。半導體裝置也包 含在半導體鰭和隔離區上且設置在層間介電層內的金屬閘極結構，以及設置在金屬閘極結構內的隔離結構。隔離結構將金屬閘極結構分為兩個不同部分。隔離結構包含沿著金屬閘極結構的兩個不同部分的側壁延伸的共形氮化矽層，在共形氮化矽層上的共形矽層，以及在共形矽層上的氧化矽層。
50:基底
52:鰭
54:溝槽
56:隔離區
58:虛設閘極介電質
60:虛設閘極電極
62:間隙物
64:源極/汲極區
66:層間介電質
66a:第一層間介電質區段
66b:第二層間介電質區段
68:凹陷
70:閘極介電質
72:閘極電極
74:閘極堆疊物
74a:區段
74b:區段
76:層間介電質
78:閘極接觸
80:蝕刻停止層
82:硬遮罩層
84:開口
86:光阻層
88:開口
90:開口
92:毯覆性遮罩層
94:切割金屬閘極溝槽
96:殘留副產物材料
100:阻障層
102:氧阻擋層
104:填充材料
106:切割金屬閘極插塞
200:阻障層
202:氧阻擋層
204:填充材料
206:切割金屬閘極插塞
300:切割金屬閘極溝槽
302:阻障層
304:填充材料
306:切割金屬閘極插塞
D1:距離
H1:高度
H1:高度
H2:高度
H3:高度
P1:深度
P2:深度
P3:深度
P4:深度
W1:寬度
W2:寬度
W88X:寬度
W88Y:寬度
W90X:寬度
W90Y:寬度
W94X1:寬度
W94X2:寬度
W300X1:寬度
W300X2:寬度
藉由以下的詳述配合所附圖式可更加理解本揭露的內容。要強調的是，根據工業上的標準做法，各個部件(feature)並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。
第1A至1C圖、第2A至2D圖、第3A至3C圖、第4A至4C圖、第5A至5C圖是根據一些實施例，顯示製造FinFET的中間階段。
第6A至6C圖、第7A至7C圖、第8A至8C圖、第9A至9C圖、第10A至10C圖、第11A至11C圖、第12A至12C圖、第13A至13C圖、第14A至14C圖、第15A至15C圖、第16A至16C圖是根據一些實施例，顯示製造具有切割金屬閘極之FinFET的中間階段。
第17A至17C圖、第18A至18C圖、第19A至19C圖是根據一些其他的實施例，顯示製造具有切割金屬閘極之FinFET的中間階段。
第20圖是根據一些實施例，顯示製造具有切割金屬閘極之FinFET的後續額外階段的半導體裝置。
第21A至21C圖、第22A至22C圖是根據一些其他的實施例，顯示製造具有切割金屬閘極之FinFET的中間階段。
以下揭露提供了許多不同的實施例或範例，用於實施提供之主題的不同部件。組件和配置的具體範例描述如下，以簡化本揭露的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本揭露在各種範例中可能重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在......下方」、「在......下」、「下方的」、「在......上」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。
本揭露是關於半導體裝置及其製造方法。特別的實施例是關於包括具有切割金屬閘極(cut metal gate，CMG)之鰭式場效電晶體(fin field effect transistor，FinFET)的半導體裝置及其製造方法。在此揭露的實施例是針對在晶圓內形成複數個FinFET。
在此所討論的實施例可在特定的背景下進行討論，即在切割金屬閘極(CMG)溝槽中形成切割金屬閘極隔離結構，此結構能改善裝置的電阻-電容延遲，且不會降低裝置的臨界電壓(threshold voltage)。一些實施例中，切割金屬閘極隔離結構包含具有氮化矽層、矽層和氧化矽層的多層。一些實施例中，氮 化矽層作為避免閘極堆疊物的材料在隨後製程期間擴散進入切割金屬閘極溝槽的阻障層。一些實施例中，矽層作為防止下方的阻障層和閘極堆疊物氧化的屏障。由於矽層保護下方的層以防止其氧化，可在矽層上形成降低切割金屬閘極隔離結構之介電常數的氧化矽層。再者，藉由保護下方的層(例如閘極堆疊物)以防止其氧化，可在利用切割金屬閘極方法的同時維持裝置的臨界電壓。
第1A至5C圖是根據一些實施例，顯示製造FinFET的中間階段。第1A、2A、3A、4A和5A圖為三維示意圖。第1B、2B、3B、4B和5B圖為沿著FinFET縱軸的剖面示意圖，例如與FinFET源極/汲極區之間的電流流向垂直，且針對單一FinFET進行顯示。第1C、2C、3C、4C和5C圖為沿著FinFET橫軸的剖面示意圖，例如與FinFET源極/汲極區之間的電流流向平行，且針對單一FinFET進行顯示。第2D圖為沿著FinFET縱軸的剖面示意圖，穿過FinFET的源極/汲極區。
在使用閘極後製(gate-last)製程形成FinFET的背景下討論在此所討論的實施例。在其他實施例中，可使用閘極先製(gate-first)製程。此外，一些實施例預期有用於平面式裝置的樣態，例如平面式FET。
在第1A至1C圖中，提供基底50。基底50可為半導體基底(例如塊材(bulk)半導體)、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底、應變(strained)SOI基底、絕緣層上覆矽鍺基底或類似的基底，可經摻雜(例如摻雜P型或N型摻質)或未經摻雜。基底50可為晶圓，例如矽晶圓。也可使用其他基底，例如多層或漸變基底。顯示出基底50的一區，其可用於形成N型裝置(像是NMOS電晶體，例如N型FinFET)或用於形成P型裝置(像是PMOS電晶體，例如P型FinFET)。基底50可包含多個物理性分隔的區域，其中可形成任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)。
進一步形成自基底50延伸的鰭52。鰭52為半導體帶狀物(strip)。在顯示的實施例中，鰭52為磊晶成長的半導體材料，與基底50的材料不同。鰭52可由矽、矽鍺(SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似的材料形成。舉例而言，可用以形成III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及相似的材料，但不限於此。在顯示的實施例中，鰭52的形成係藉由在基底50上磊晶成長一層半導體材料，然後在半導體材料中蝕刻溝槽54，且從半導體材料未被移除的部分形成鰭52。蝕刻可為任何可接受的蝕刻製程，像是反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、類似的製程或前述之組合。蝕刻可為非等向性的。在其他實施例中，鰭52的材料與基底50相同，且藉由在基底50中蝕刻溝槽而形成。如上所討論，鰭52用於形成FinFET的通道區。儘管僅顯示兩個鰭52，應理解可形成任何數量的鰭52。
可藉由任何合適的方法對鰭52進行圖案化。舉例而言，可使用一或多個光學微影製程(包含雙重圖案化或多重圖案化製程)對鰭52進行圖案化。一般而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，允許形成具有間距小於使用單一、直接地光學微影製程可獲得的間距的圖案。舉例而言，在一實施例中，在基底上形成犧牲層，並使用光學微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁形成間隙物。然後移除犧牲層，並使用剩餘的間隙物將鰭圖案化。
如本技術領域中具有通常知識者將理解的，上述用以形成鰭52的製程和材料僅為示範的製程，並非唯一的實施例。更準確地說，可利用任何 可形成鰭52的合適製程，且可使用包含任何數量之遮罩和移除製程的任何合適製程。一旦形成之後，可使用這些鰭52以形成複數個FinFET電晶體的通道區和源極/汲極(source/drain，S/D)區，如下所討論。
形成在基底50表面具有寬度W1的鰭52。一些實施例中，寬度W1在約6nm至約600nm的範圍內。另外，鰭52以距離D1彼此分隔。藉由將鰭52以這種方式隔開，鰭52可各自形成分離的通道區，同時仍足夠接近以分享共用閘極。如以下進一步所討論，選擇距離D1以助於降低隨後形成對FinFET閘極之接觸的接觸電阻(contact resistance，Rc)。一些實施例中，距離D1較大，例如在約22nm至約800nm的範圍內。一些實施例中，距離D1較小，例如在約22nm至約200nm的範圍內。
進一步在鰭52之間形成淺溝槽隔離(shallow trench isolation，STI)區56。淺溝槽隔離區56的形成可藉由以介電材料填充溝槽54，並凹陷溝槽54內的介電材料以形成淺溝槽隔離區56。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物或類似的材料。在視需求而選用的(optional)溝槽清洗和內襯之後，使用化學氣相沉積(chemical vapor deposition，CVD)方法、高密度電漿化學氣相沉積方法或其他本技術領域中已知的形成方法來形成介電材料。
溝槽54的填充可藉由以介電材料過度填充溝槽54和基底50，然後經由合適的製程，像是化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、前述之組合或類似的方法以移除溝槽54和鰭52外的過量材料。在一實施例中，移除製程移除鰭52上方的介電材料，使鰭52的頂面暴露出來。
一旦用介電材料填充溝槽54之後，可自鰭52的頂面凹陷介電材 料。可實施此凹陷以暴露出與鰭52之頂面相鄰的鰭52的側壁的至少一部分。可藉由將鰭52之頂面浸入例如為HF的蝕刻劑，使用濕式蝕刻以凹陷介電材料，然而也可使用其他蝕刻劑，例如H2，且可使用其他方法，例如反應性離子蝕刻、採用例如NH3/NF3之蝕刻劑的乾式蝕刻、化學氧化物移除或乾式化學清理。將介電材料凹陷使得鰭52暴露出的部分具有第一高度H1。一些實施例中，第一高度H1在約40Å至約100Å的範圍內。另外，此凹陷也可移除任何留在鰭52上的介電材料，為後續進一步的製程暴露出鰭52。
上述的步驟可僅為用於填充和凹陷介電材料的整體製造流程中的一部分。舉例而言，也可利用內襯步驟、清洗步驟、退火步驟、閘極填充步驟、這些的組合和類似的步驟以形成並以介電材料填充溝槽。所有可能的製程步驟皆預期包含在本實施例的範疇內。
在第2A圖至2C圖中，在每一個鰭52上形成虛設閘極介電質58和虛設閘極電極60。一些實施例中，虛設閘極介電層的形成係藉由熱氧化、化學氣相沉積、濺鍍或任何其他已知且在本技術領域中用於形成介電層的方法。根據閘極介電質的形成技術，虛設閘極介電層在鰭52之頂部上的厚度可不同於虛設閘極介電層在鰭52之側壁上的厚度。
虛設閘極介電層可包括像是二氧化矽或氮氧化矽的材料，且厚度在約3Å與約100Å之間，例如約10Å。可從高介電常數(high-k)的材料(例如具有大於約5的相對介電常數)形成虛設閘極介電層，例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、氧化鋯(ZrO2)或前述之組合，且等效氧化物厚度在約0.5Å與約100Å之間，例如約10Å或更低。另外，虛設閘極介電層也可使用二氧化矽、氮氧化矽及/或高介電常數材料之任何組合。
然後在虛設閘極介電層上形成虛設閘極電極層。可由像是多晶矽(polysilicon)的導電材料形成虛設閘極電極層，例如虛設多晶矽(dummy polysilicon，DPO)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬或類似的材料，例如包含W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、這些的組合或類似的材料。虛設閘極電極層可藉由沉積製程來形成，例如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、濺鍍沉積或類似的製程。虛設閘極電極層的厚度可在約5Å與約200Å之間。虛設閘極電極層的頂面可具有非平面的頂面，且可在將虛設閘極電極層圖案化或實施閘極蝕刻之前將其平坦化。在此階段可對虛設閘極電極層導入或不導入離子。舉例而言，可藉由離子植入技術導入離子。
然後例如藉由可接受的光學微影和蝕刻製程將虛設閘極電極層和虛設閘極介電層圖案化，虛設閘極電極層和虛設閘極介電層的剩餘部分分別形成虛設閘極介電質58和虛設閘極電極60(合稱為「虛設閘極」)。虛設閘極定義出位於鰭52之每一側上且在虛設閘極介電層下方的多個通道區。可例如使用任何合適的沉積和光學微影技術，在虛設閘極電極層上來沉積和圖案化閘極遮罩以形成虛設閘極。閘極遮罩可結合任何合適的遮罩和犧牲材料，例如(但不限於)氧化矽、氮氧化矽、SiCON、SiC、SiOC及/或氮化矽，且可沉積至厚度在約5Å與約200Å之間。可使用乾式蝕刻製程蝕刻虛設閘極電極層和虛設閘極介電層以形成圖案化的虛設閘極。
進一步在每一個鰭52上方，在虛設閘極電極60的相對側上形成閘極間隙物62。一些實施例中，例如藉由在先前形成的結構上毯覆性沉積間隙物 層以形成閘極間隙物62。間隙物層可包括SiCON、SiN、氮氧化物、SiC、SiON、SiOC、氧化物或類似的材料，且可藉由任何合適的方法以形成這樣的層，像是化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、濺鍍和任何其他合適的方法。間隙物層可包括與淺溝槽隔離區56內之介電材料具有不同蝕刻選擇特性的不同材料，或與淺溝槽隔離區56內之介電材料相同的材料。然後將間隙物層圖案化，例如藉由一或多個蝕刻以移除間隙物層的水平部分，間隙物層剩餘的垂直部分形成閘極間隙物62。
一些實施例中，一旦形成閘極間隙物62之後，可使用反應性離子蝕刻(RIE)以虛設閘極和閘極間隙物62作為硬遮罩，或使用任何其他合適的移除製程，移除鰭52未受虛設閘極和閘極間隙物62保護的部分。移除製程可持續直到鰭52與淺溝槽隔離區56的表面在同一平面或低於淺溝槽隔離區56的表面。
在鰭52內形成磊晶源極/汲極區64，使得每一個虛設閘極電極60橫向地設置在磊晶源極/汲極區64的各個相鄰對之間。磊晶源極/汲極區64將在最終形成之FinFET的通道區中施加應力，藉此改善效能。閘極間隙物62將磊晶源極/汲極區64與虛設閘極電極60隔開合適的橫向距離，使得磊晶源極/汲極區64不會使隨後形成的FinFET閘極產生短路。藉由在鰭52內的蝕刻製程以形成磊晶源極/汲極區64。然後，在凹陷內磊晶成長區域內的磊晶源極/汲極區64。磊晶源極/汲極區64可包含任何可接受的材料，像是適合N型或P型FinFET的材料。舉例而言，當形成N型FinFET時，磊晶源極/汲極區64可包含在鰭52之通道區中施加拉伸應變的材料，像是矽、SiC、SiCP、SiP或類似的材料。同理，當形成P型FinFET時，磊晶源極/汲極區64可包含在鰭52之通道區中施加壓縮應變的材料，像是SiGe、SiGeB、Ge、GeSn或類似的材料。磊晶源極/汲極區64可具有從鰭52相應 之表面抬升的表面且可具有刻面(facet)。
在鰭52包括矽且FinFET為P型裝置的實施例中，可用具有與通道區不同晶格常數的材料再成長磊晶源極/汲極區64，例如矽、矽鍺、磷化矽。磊晶成長製程可使用像是矽烷、二氯矽烷、鍺烷或類似的前驅物，且可持續約5分鐘與約120分鐘之間，例如約30分鐘。在其他實施例中，源極/汲極區64可包括像是GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP、前述之組合或類似的材料。
一些實施例中，一旦形成源極/汲極區64之後，可藉由在源極/汲極區64內植入合適的摻質來補充鰭52內的摻質。舉例而言，可植入P型摻質，像是硼、鎵、銦或類似的摻質以形成PMOS裝置。或者，可植入N型摻質，像是磷、砷、銻或類似的摻質以形成NMOS裝置。可使用虛設閘極和閘極間隙物62作為遮罩以植入這些摻質。然而，可使用任何其他合適的製程、步驟或類似的方法來植入摻質。舉例而言，可使用各種間隙物和襯層的組合實施複數個植入製程，以形成針對特定目的具有特定形狀或特性的源極/汲極區。可使用任何這些製程以植入摻質，且上述內容並非限制本實施例於上面所提出的步驟。
用於形成磊晶源極/汲極區64的磊晶製程使磊晶源極/汲極區64的上表面具有刻面，這些刻面橫向地向外延伸至鰭52的側壁外。在第2A至2C圖所示的實施例中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區64維持分離的狀態。在其他實施例中，例如第2D圖所示的實施例，這些刻面使得同一個FinFET相鄰的磊晶源極/汲極區64合併在一起。
在第3A至3C圖中，在基底50上沉積層間介電質(inter-layer dielectric，ILD)66(例如ILD0層)。層間介電質66可由介電材料形成，且可藉由任 何合適的方法進行沉積，像是化學氣相沉積、電漿輔助化學氣相沉積或流動式化學氣相沉積(flowable CVD，FCVD)。介電材料可包含氧化矽(SiO2)、磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似的材料。可使用任何可接受之製程形成的其他絕緣材料。
一些實施例中，在層間介電質66與磊晶源極/汲極區64、閘極間隙物62和虛設閘極電極60之間設置接觸蝕刻停止層。接觸蝕刻停止層可包含介電材料，例如氮化矽、氧化矽、氮氧化矽或類似的材料，可具有與層間介電質66之材料不同的蝕刻速率，且可例如使用一或多個化學氣相沉積(CVD)、原子層沉積(atomic layer deposition，ALD)製程、電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或類似的方法在沉積腔室內進行沉積。然而，可利用任何合適的材料及任何合適的製程來沉積接觸蝕刻停止層。
一些實施例中，一旦形成之後，可例如使用第一退火製程對層間介電質66進行退火。在一實施例中，第一退火製程可為熱退火，其中例如在加熱爐且在惰性氣體環境下加熱基底50和層間介電質66。可在約200℃與約1000℃之間，例如在約500℃的溫度實施第一退火製程，且第一退火製程可持續約60秒與約360分鐘之間，例如約240分鐘的時間。
一些實施例中，實施平坦化製程，例如化學機械研磨，以使層間介電質66的頂面水平於虛設閘極電極60和閘極間隙物62的頂面。
在第4A至4C圖中，在一或多個蝕刻步驟(例如濕式蝕刻製程)中移 除虛設閘極電極60和虛設閘極介電質58，以形成凹陷68。每一個凹陷68暴露出相應之鰭52的通道區。每一個通道區橫向地設置在磊晶源極/汲極區64之鄰近的對之間。在移除期間，當蝕刻虛設閘極電極60時，可使用虛設閘極介電質58作為蝕刻停止層。在移除虛設閘極電極60之後，可選地移除虛設閘極介電質58。
在第5A至5C圖中，形成替代閘極的閘極介電質70和閘極電極72。替代閘極可例如包含閘極介電質、一或多個導電阻障層、一或多個功函數層和導電填充材料。在凹陷68內共形地沉積閘極介電質70，例如在鰭52的頂面和側壁上，以及在閘極間隙物62的側壁上。也可在層間介電質66的頂面上形成閘極介電質70。根據一些實施例，閘極介電質70包含氧化矽、氮化矽或前述之多層。
一些實施例中，閘極介電質70包含高介電常數的介電材料，且在這些實施例中，閘極介電質70可具有大於約7.0的介電常數，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb和前述之組合的金屬氧化物或矽酸鹽。根據一些實施例，高介電常數的閘極介電質包含像是HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3或類似的材料，且可為使用像是原子層沉積的沉積製程形成的單層或複合層。然而，可使用任何合適的材料和任何合適的製程以形成高介電常數的閘極介電質。
閘極介電質70的形成方法可包含分子束沉積(molecular-beam deposition，MBD)、原子層沉積、電漿輔助化學氣相沉積和類似的方法。在凹陷68內剩餘部分的虛設閘極介電質58的實施例中，閘極介電質70包含虛設閘極介電質58的材料(例如SiO2)。
分別在閘極介電質70上沉積閘極電極72，且閘極電極72填充凹陷 68的剩餘部分。閘極電極72可包含含有金屬的材料，像是TiN、TiO、TaN、TaC、Co、Ru、Al、W、前述之組合或前述之多層。可藉由像是原子層沉積(ALD)的沉積製程以形成閘極電極72。閘極電極72可包含任何數量的襯層、功函數調整層和填充材料。
根據一些實施例，一或多個擴散阻障層和一或多個功函數調整層可形成為複數個堆疊的層。舉例而言，可形成一層氮化鈦(TiN)的阻障層，且此阻障層可摻雜(或可不摻雜)矽。在P型FinFET的例子中，功函數調整層與相應的閘極電極72可形成為包含Ti、Al、TiAl、TiAlN、Ta、TaN、TiAlC、TaAlCSi、TaAlC、TiSiN或類似之材料的堆疊層。在N型FinFET的例子中，功函數調整層與相應的閘極電極72可形成為包含TiN、TaN、TiAl、W、Ta、Ni、Pt或類似之材料的堆疊層。在這些實施例中沉積一或多個功函數調整層之後，可形成阻障層(例如另一個TiN層)。
根據一些實施例，可由像是鎢、鈷、銅、釕、鋁或類似的材料形成導電填充材料。在閘極介電質、一或多個導電阻障層和一或多個功函數調整層上沉積導電填充材料，以填充或過度填充各個閘極電極72的各個間隙物62之間的剩餘空間。
在填充(或過度填充)閘極電極72之後，可實施平坦化製程(例如化學機械研磨)以移除閘極介電質70和閘極電極72之材料在層間介電質66頂面上的過量部分。閘極電極72之材料和閘極介電質70的剩餘部分因此形成最終形成之FinFET的替代閘極。閘極電極72和閘極介電質70可合稱為閘極堆疊物74。閘極堆疊物74沿著鰭52之通道區的側壁延伸。
一些實施例中，一旦將層間介電質66平坦化且暴露出閘極堆疊物 74和閘極間隙物62的平坦表面之後，可例如使用第二退火製程將層間介電質66再次退火。在一實施例中，第二退火製程可為熱退火，其中例如在加熱爐且在惰性氣體環境下加熱基底50和層間介電質66。可在約200℃與約1000℃之間，例如在約500℃的溫度實施第二退火製程，且第二退火製程可持續約60秒與約360分鐘之間，例如約240分鐘的時間。
在形成之後，閘極堆疊物74可具有寬度W2。一些實施例中，寬度W2在約6nm至約300nm的範圍內。如以下進一步討論的，根據形成之閘極堆疊物74的寬度W2選擇鰭52之間的距離D1(見第1A圖)。
第5A圖進一步顯示在後續的示意圖中使用的參考剖面。剖面A-A’在鰭52之間且平行於鰭52的縱軸。剖面B-B’垂直於剖面A-A’並沿著閘極堆疊物74的縱軸，且例如在與FinFET之磊晶源極/汲極區64之間電流流向垂直的方向上。剖面C-C’平行於剖面B-B’並延伸穿過FinFET的磊晶源極/汲極區64。隨後的示意圖參照這些參考剖面以清楚表示。
第6A-19C和21A-22C圖表示通過使用與各圖有關的中間步驟形成的中間結構所截取的剖面示意圖。除了閘極堆疊物74的數量不同以外，第6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、21A和22A圖(標記「A」的剖面示意圖)係沿著第5A圖之線A-A’所截取的。除了鰭52的數量不同以外，第6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、21B和22B圖(標記「B」的剖面示意圖)係沿著第5A圖之線B-B’所截取的示意圖。除了鰭52的數量不同以外，第6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、21C和22C圖(標記「C」的剖面示意圖)係沿著第5A圖之線C-C’所截取的示意圖。請注意第5A圖所示的剖面 A-A’、B-B’和C-C’係顯示示範的FinFET結構，且第6A-19C和21A-22C圖的剖面示意圖彼此為相對不同的排列。這些剖面示意圖的這些相對排列顯示在第6A-19C和21A-22C圖中。
此外，標記「A」的剖面示意圖係通過與標記「B」和「C」的剖面示意圖相關的線A-A’所截取，以顯示出與形成之FinFET的鰭平行的方向上的一系列閘極結構。標記「B」的剖面示意圖係通過與標記「A」和「C」的剖面示意圖相關的線B-B’所截取，以顯示出與形成之FinFET的鰭垂直的方向上各中間結構的切割金屬閘極(CMG)區域。標記「C」的剖面示意圖係通過與標記「A」和「B」的剖面示意圖相關的線C-C’所截取，以顯示出與形成之FinFET的鰭垂直的方向上關於各中間結構之切割金屬閘極(CMG)的ILD0/EPI界面區域。
根據一些實施例，第6A-16C圖顯示製造具有切割金屬閘極之FinFET的中間階段。第6A-6C圖顯示的中間結構相似於第5A-5C圖的中間結構，且與第5A-5C圖的中間結構在FinFET生產製程的相同的步驟。在第6A圖中，在基底50上顯示四個閘極堆疊物74，且在第6B和6C圖中分別顯示相應的兩對鰭52。儘管在基底50的同一區域顯示四個閘極堆疊物74，本技術領域中具有通常知識者將理解這些閘極堆疊物74彼此可物理性地分離，且在閘極堆疊物74之間可設置任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)。舉例而言，第6A-16C圖中最右側的閘極堆疊物74可在基底50的輸入/輸出區，而第6A-16C圖三個最左側的閘極堆疊物74可在基底的記憶體區域，例如在靜態隨機存取記憶體(static random access memory，SRAM)區域。一些實施例中，閘極堆疊物74可具有不同的通道長度。舉例而言，如第6A-16C圖所示，最右側的閘極堆疊物74比其他顯示的閘極堆疊物74寬，因此，最右側的閘極堆疊物74與其他 顯示的閘極堆疊物74相比具有較長的通道長度。
第7A-7C圖顯示穿過第6A-6C圖所示之中間結構的一或多個閘極堆疊物74形成「切割金屬閘極(CMG)」的一些初始步驟。一旦將閘極堆疊物74平坦化之後，可在閘極堆疊物74和層間介電質66平坦化的表面上形成一系列的硬遮罩層。
一些實施例中，前述之系列遮罩層中的第一層可為蝕刻停止層80。可藉由使用像是原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)、化學氣相沉積(CVD)或類似的沉積方法，沉積例如Si、TiN、SiN、SiO2、前述之組合或類似的材料以在閘極堆疊物74和層間介電質66平坦化的表面上形成蝕刻停止層80。然而，可使用任何合適的材料及任何合適的方法以形成蝕刻停止層80。
可在蝕刻停止層80上沉積硬遮罩層82作為前述之系列遮罩層中的第二層。由第二硬遮罩材料，例如SiN、SiO2、前述之組合或類似的材料，在蝕刻停止層80上形成硬遮罩層82。用於形成硬遮罩層82的第二硬遮罩材料不同於用於形成蝕刻停止層80的第一硬遮罩材料。如此，蝕刻停止層80可作為隨後將硬遮罩層82圖案化的蝕刻停止。根據一些實施例，可使用像是原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)、化學氣相沉積(CVD)或類似的沉積方法將硬遮罩層82放置在蝕刻停止層80上。然而，可在硬遮罩層的第一系列中使用任何合適的材料和製程以形成硬遮罩層82。
第8A-8C圖顯示經由沉積和圖案化製程形成穿過沉積在硬遮罩層82上之光阻層86的開口84。根據實施例，可在硬遮罩層82上沉積光阻層86作為前述之系列遮罩層中的第三層。可使用任何合適的沉積製程沉積任何合適之厚度的光阻層86，且可使用任何合適的光學微影方法將光阻層86圖案化，以形 成穿過光阻層86的開口84，並在遮罩層的第一系列覆蓋一或多個閘極堆疊物74的區域中暴露出硬遮罩層82的表面。
第9A-9C圖顯示使用第一蝕刻劑將第8A-8C圖之光阻層86的圖案轉移至硬遮罩層82內，以形成穿過硬遮罩層82之開口88的圖案。一些實施例中，第一蝕刻劑可使用對用於形成硬遮罩層82的硬遮罩材料具有比用於形成蝕刻停止層80的硬遮罩材料更高蝕刻選擇性的反應氣體。如此，蝕刻停止層80作為蝕刻停止層，且經由開口88暴露出蝕刻停止層80覆蓋一或多個閘極堆疊物74的區域。一些實施例中，可例如使用含碳和氟的氣體，像是CF4、CH2F2、CHF3或類似的氣體以實施蝕刻製程。然而，第一蝕刻劑可使用任何合適的氣體。
根據一些實施例，可將開口88在第9A圖中形成為具有一或多個在約5nm與約500nm之間，例如約100nm的寬度W88X，並將開口88在第9B和9C圖中形成為具有一或多個在約5nm與約50nm之間，例如約30nm的寬度W88Y。然而，可將開口88形成為具有任何合適的寬度。一旦形成開口88之後，即可移除剩餘的光阻層86。可使用任何本技術領域中已知適合移除光阻層的製程來移除剩餘的光阻層86。
第10A-10C圖顯示通過再次沉積第二硬遮罩材料作為毯覆性遮罩層92，將開口88窄化以形成窄的開口90。毯覆性遮罩層92的形成可例如經由共形沉積製程，像是化學氣相沉積(CVD)或原子層沉積(ALD)，使得毯覆性遮罩層92內襯於蝕刻停止層80暴露出的表面、內襯於硬遮罩層82暴露出的表面，並內襯於穿過硬遮罩層82之開口88的側壁。根據一些實施例，毯覆性遮罩層92可由與用於形成硬遮罩層82相同的硬遮罩材料(例如氮化矽)形成。在實施例中，形成的毯覆性遮罩層92具有在約10Å與約100Å之間，例如約50Å的高均勻厚度。 如此，可將窄的開口90在第10A圖中形成為具有一或多個在約5nm與約500nm之間，例如約100nm的寬度W90X，並將窄的開口90在第10B和10C圖中形成為具有一或多個在約5nm與約50nm之間，例如約30nm的寬度W90Y。然而，可將窄的開口90形成為具有任何合適的寬度。
第11A-11C圖顯示實施非等向性蝕刻製程以移除毯覆性遮罩層92內襯於窄的開口90底部的部分。蝕刻停止層80在非等向性蝕刻製程期間作為蝕刻停止層。如此，經由窄的開口90至少再次暴露出蝕刻停止層80上覆於一或多個閘極堆疊物74之區域的部分。在非等向性蝕刻中，移除毯覆性遮罩層92內襯於窄的開口90之底部的水平部分，而在窄的開口90之側壁上的剩餘垂直部分卻保持完整。如此，在窄的開口90之側壁上的垂直部分形成完整的環，此完整的環的尺寸對應第10A-10C圖中顯示之寬度W90X和W90Y，且對應第6A-6C圖中顯示之切線A-A’、B-B’和C-C’。一些實施例中，可例如使用含碳和氟的氣體，像是CF4、CH2F2、CHF3或類似的氣體，實施非等向性蝕刻製程以移除內襯於窄的開口90底部的毯覆性遮罩層92。然而，非等向性蝕刻製程可使用任何合適的氣體。
第12A-12C圖顯示切割金屬閘極(CMG)蝕刻製程，為了形成切割金屬閘極溝槽94，實施切割金屬閘極蝕刻製程以移除蝕刻停止層80之區域暴露出的部分，並移除閘極堆疊物74的一或多個目標部分(可稱為閘極堆疊物74的切割金屬閘極區)、相關的閘極間隙物62和部分的層間介電質66。此切割金屬閘極蝕刻製程將閘極堆疊物74的一或多個目標部分分為第一金屬閘極區段74a和第二金屬閘極區段74b，如第12B圖所示有效地「切割」出第一區段和第二區段。切割金屬閘極蝕刻製程也將源極/汲極區之層間介電質66的一或多個目標部分分 為第一層間介電質區段66a和第二層間介電質區段66b，如第12C圖所示有效地「切割」出第一區段和第二區段。根據一些實施例，切割金屬閘極蝕刻製程包括使用含氯或含氟氣體的乾式蝕刻，例如Cl2、NF3、SiCl4、BCl3、O2、N2、H2、Ar、前述之組合或類似的氣體。然而，切割金屬閘極蝕刻製程可使用任何合適的乾式蝕刻氣體。
一些實施例中，切割金屬閘極溝槽94在切割金屬閘極溝槽94的第一部分具有第一深度P1，且在切割金屬閘極溝槽94的第二部分具有第二深度P2。藉由移除閘極堆疊物74之目標部分的材料，移除閘極間隙物62之目標部分的材料，以及移除在閘極堆疊物74之目標部分和閘極間隙物62之目標部分下的層間介電質66之部分的材料，以形成切割金屬閘極溝槽94的第一部分。如此，將切割金屬閘極溝槽94的第一部分形成為具有對應閘極堆疊物74目標閘極之寬度且對應層間介電質66中閘極間隙物62之厚度的第一寬度W94X1。
藉由移除沿著穿過硬遮罩層82之開口88的垂直側壁形成的毯覆性遮罩層92的材料，以及藉由移除沿著穿過硬遮罩層82之開口88的垂直側壁形成的毯覆性遮罩層92下之部分的層間介電質66材料，形成切割金屬閘極溝槽94的第二部分。如此，切割金屬閘極溝槽94的第二部分具有對應硬遮罩層82中開口之寬度W88X的第二寬度W94X2。
第12B圖係沿著切割金屬閘極溝槽94附近或切割金屬閘極溝槽94中心的切線B-B’所截取的，且第12B圖顯示切割金屬閘極溝槽94的第一深度P1，目標閘極堆疊物74在此處被完全分開(例如「切割」)為它們的第一區段74a和第二區段74b。第12C圖係沿著切割金屬閘極溝槽94之源極/汲極區64區域附近或沿著切割金屬閘極溝槽94之源極/汲極區64區域的切線C-C’所截取的，且第 12C圖顯示切割金屬閘極溝槽94的第二深度P2，在此處層間介電質66的一部分維持在將相鄰裝置的鰭52的一部分分開的隔離區56上。
如第12A-12C圖中進一步顯示的，在切割金屬閘極蝕刻製程期間，可在硬遮罩層82的材料、蝕刻停止層80的材料、目標閘極堆疊物74的材料、閘極間隙物62的材料、層間介電質66的材料與切割金屬閘極蝕刻製程期間的反應氣體之間形成反應副產品的殘留副產物材料96(例如高分子)。舉例而言，如第12A-12C圖所示，可在硬遮罩層82上且沿著切割金屬閘極溝槽94的側壁形成殘留副產物材料96。
第13A-13C圖顯示殘留副產物材料96的移除。一旦形成切割金屬閘極溝槽94之後，實施高分子移除製程以移除任何殘留的殘留副產物材料(高分子副產物)96。舉例而言，可使用含有HF/NH3氣體的非電漿製程配方來移除高分子材料。含有HF/NH3氣體的非電漿製程配方對金屬具有低選擇性，且可藉由在移除殘留副產物材料(高分子副產物)96的期間調整壓力和溫度以對SiN具有不同的選擇性。
一旦移除切割金屬閘極殘留副產物材料(高分子副產物)96之後，可實施濕式清洗以確保切割金屬閘極溝槽94在進一步的製程中具有清潔的表面。根據一些實施例，濕式清洗製程的溶液可採用像是SC-1或SC-2的清洗溶液。儘管也可採用其他溶液，像是H2SO4和H2O2的混合物(稱為SPM)或氫氟酸(HF)溶液。然而，濕式清洗製程可使用任何合適的溶液或任何合適的製程，且任何合適的溶液和任何合適的製程皆完全包含在實施例的範圍內。
根據一些實施例，在移除切割金屬閘極殘留副產物材料(高分子副產物)96之後，可形成具有第一深度P1和第一寬度W94X1的切割金屬閘極溝槽 94，第一深度P1在約50nm與約300nm之間，而第一寬度W94X1在約5nm與約500nm之間，例如約100nm。也可形成具有第二深度P2和第二寬度W94X2的切割金屬閘極溝槽94，第二深度P2在約48nm與約298nm之間，例如約198nm，而第二寬度W94X2在約1nm與約10nm之間，例如約4nm。然而，切割金屬閘極溝槽94的第一深度P1和第二深度P2可使用任何合適的深度和任何合適的寬度，且切割金屬閘極溝槽94的第一寬度W94X1和第二寬度W94X2可使用任何合適的寬度。
此外，切割金屬閘極溝槽94在第13B和13C圖以及在後續與這些相同剖面之示意圖中可例如具有U、V或方形的形狀。在第13A-13C圖的實施例中，切割金屬閘極溝槽94具有方形的形狀，儘管也可能具有其他形狀，且其他形狀皆完全包含在實施例的範圍內(例如參見第21A-22C圖)。
第14A-14C圖顯示在第13A-13C圖之結構上沉積阻障層100。阻障層100可協助避免切割金屬閘極溝槽94的材料在隨後的製程期間擴散進入閘極堆疊物74。一些實施例中，阻障層100可包括氮化矽或類似的材料。舉例而言，阻障層100可具有在約6.5至約8之範圍內的介電常數。可使用像是原子層沉積的沉積製程共形地沉積阻障層100。阻障層100在切割金屬閘極溝槽94的每一側上的厚度可沉積約1nm至約15nm，例如約5nm。
在一實施例中，阻障層100為藉由電漿輔助原子層沉積(plasma enhanced atomic layer deposition，PEALD)製程沉積的氮化矽層。在此實施例中，可在300℃至約600℃之溫度範圍內實施電漿輔助原子層沉積製程。在此實施例中，形成氮化矽層的電漿輔助原子層沉積製程可進一步包含二碘矽烷(SiH2I2)和NH3的前驅物。
第14A-14C圖進一步顯示在阻障層100上共形地沉積氧阻擋層 102。在一實施例中，可形成非晶矽材料層或類似之材料的氧阻擋層102。在氧阻擋層102為矽層的範例中，氧阻擋層(矽層)102在切割金屬閘極溝槽94之每一側上的厚度可沉積在約2Å至約10Å的範圍內，例如約5Å。在第14A-14C圖的實施例中，氧阻擋層(矽層)102的厚度係沉積至低於約5Å。可使用像是化學氣相沉積的沉積製程來共形地沉積氧阻擋層(矽層)102。氧阻擋層(矽層)102作為防止下方的阻障層100和閘極堆疊物74氧化的屏障。一些實施例中，可使用其他具有低介電常數的合適材料來形成氧阻擋層102，且其他具有低介電常數的合適材料將作為防止下方的阻障層100和閘極堆疊物74氧化的屏障。
在一實施例中，藉由在加熱爐中，在約350至約450℃的溫度範圍內，在約1至約3torr的壓力下，使用約0.3至約0.5每分鐘標準公升數(standard liters per minute，slm)的乙矽烷流量以及約0至1slm的N2載流量進行化學氣相沉積以沉積氧阻擋層(矽層)102。
在另一實施例中，藉由在單一晶圓腔室中，在約300℃至約600℃的溫度範圍內，在約10至約20torr的壓力下，使用二碘矽烷(SiH2I2)前驅物和約200至約2000slm(例如約800slm)的N2流量，在約600至約800瓦特的射頻進行約0.2至約10分鐘(例如約1分鐘)的電漿輔助原子層沉積以沉積氧阻擋層(矽層)102。
在另一實施例中，藉由在加熱爐中，在約200℃至約500℃的溫度範圍內，在約2至約5torr的壓力範圍內，使用N-(二乙基胺基矽基)-N-乙基乙胺(N-(diethylaminosilyl)-N-ethylethanamine(C8H22N2Si))前驅物和約0.5至約10slm之範圍內(例如約2slm)的Ar流速，在約15至約100瓦特的射頻進行約0.2至約10分鐘(例如約1分鐘)的電漿輔助原子層沉積以沉積氧阻擋層(矽層)102。
在沉積氧阻擋層(矽層)102之後，接著實施氧化製程以將至少一 部分的氧阻擋層(矽層)102轉變為氧化矽層。在一實施例中，氧化製程包含原位(in-situ)O2清除氧化方法。在一實施例中，氧化製程包含在加熱爐中，在約350℃至約450℃的溫度範圍內，在約1至約3torr的壓力範圍內，且O2流速在約0.2至約10slm之範圍內進行約2分鐘至30分鐘的原位O2浸泡。在氧阻擋層(矽層)102之厚度低於約5Å的實施例中，氧化製程將氧阻擋層(矽層)102完全轉變為氧化矽層。
在另一實施例中，當裝置排隊進行下方第15A-15C圖所述之製程的下個階段時，藉由破除真空將氧阻擋層(矽層)102暴露於大氣環境中以實施氧化製程。
一些實施例中，在氧化製程之後，任何剩餘之氧阻擋層(矽層)102和新形成之氧化矽層在切割金屬閘極溝槽94之每一側上的結合厚度可為約0.4nm至約1.5nm。
在第15A-15C圖中，在第14A-14C圖之氧化的結構上沉積填充材料104。可使用填充材料104來填充切割金屬閘極溝槽94。在第15A-15C圖和隨後的圖式中，由於可具有相同的材料組成，氧化的矽層係作為填充材料104的一部分來顯示。填充材料104可為介電材料，例如氧化矽、氮化矽、碳氧化矽及/或碳氮氧化矽，其中碳佔約1%與約10%之間的化合物重量及/或氮佔低於約50%的化合物重量，且可由式(Si)(1-y)Ny、(SiO)(1-x)Cx及/或(SiO)(1-x-y)CxNy來表示，其中x=0.01-0.1且y<0.5。可使用像是電漿輔助原子層沉積、電漿輔助化學氣相沉積、原子層沉積、化學氣相沉積或類似的沉積製程來沉積填充材料104。在一實施例中，填充材料104為具有約3.5至約5之介電常數的氧化矽。在一實施例中，可沉積填充材料104以過度填充切割金屬閘極溝槽94至硬遮罩層82頂面上的水平位置。
在一實施例中，藉由電漿輔助原子層沉積使用N-(二乙基胺基矽基)-N-乙基乙胺(N-(diethylaminosilyl)-N-ethylethanamine(C8H22N2Si))和O2前驅物來沉積填充材料。
在一實施例中，阻障層100的沉積、氧阻擋層(矽層)102的沉積和氧阻擋層(矽層)102的氧化中的每一個皆可在單一腔室內實施。在其他實施例中，在另外的腔室內沉積阻障層100。
在一實施例中，氧阻擋層(矽層)102的沉積、氧阻擋層(矽層)102的氧化和填充材料104的沉積中的每一個皆可在單一腔室內實施。在此實施例中，在另外的腔室內沉積阻障層100。
在一實施例中，在沉積厚度低於約5Å的氧阻擋層(矽層)102、將氧阻擋層(矽層)102氧化以及沉積氧化矽的填充材料104之後，已將全部或實質上全部的氧阻擋層(矽層)102氧化。因此在特定的實施例中，氧化的氧阻擋層(矽層)102和填充材料104皆為在切割金屬閘極溝槽94內之阻障層100上的氧化矽。
第16A-16C圖顯示填充材料104的平坦化，可例如使用化學機械(CMP)平坦化製程移除填充材料104的過量材料以實施填充材料104的平坦化。可持續CMP平坦化製程直至完全移除蝕刻停止層80，且可持續CMP平坦化製程直至填充材料104、閘極堆疊物74和相應之閘極間隙物62的頂面暴露於層間介電質66的平坦表面中。如此，從阻障層100、氧阻擋層(矽層)102(若存在任何的話)和填充材料104之剩餘材料形成設置在層間介電質66內的切割金屬閘極插塞106。一些實施例中，一旦降低之後，可將閘極堆疊物74的高度和切割金屬閘極插塞106的高度降低至約50nm與約120nm之間(例如約100nm)的整體第一高度H1。然而，閘極堆疊物74和切割金屬閘極插塞106可使用任何合適的高度。
第17A-19C圖是根據一些其他的實施例，顯示製造具有切割金屬閘極之FinFET的中間階段。第17A-19C圖中的實施例相似於第1A-16C圖顯示的實施例，除了在本實施例中，最終結構的一些氧阻擋層202維持未氧化的狀態。在本實施例中，可形成比前述實施例之氧阻擋層102厚的氧阻擋層202，使得氧化製程並未將整體的氧阻擋層202氧化。相似於前述的實施例，作為範例，氧阻擋層202可為矽層。在此將不重複本實施例與前述實施例相似之細節。
第17A-17C圖顯示與上面第14A-14C圖所述之內容相似的製程中間階段，在此不重複形成此製程中間階段的描述。如第17A-17C圖所示，在第13A-13C圖移除殘留副產物材料96之後，在第13A-13C圖的結構上沉積阻障層200。用以形成阻障層200的材料和製程與上述之阻障層100相似，在此不重複敘述。
第17A-17C圖進一步顯示在阻障層200上共形地沉積氧阻擋層(矽層)202。氧阻擋層(矽層)202在切割金屬閘極溝槽94之每一側上的厚度可沉積在約5Å至約10Å的範圍內。在第17A-17C圖的實施例中，氧阻擋層(矽層)202的厚度係沉積至大於或等於約5Å。用以形成氧阻擋層(矽層)202的材料和製程與上述之氧阻擋層(矽層)102相似，在此不重複敘述。
在沉積氧阻擋層(矽層)202之後，接著實施氧化製程以在維持一些氧阻擋層(矽層)202的同時將一部分的氧阻擋層(矽層)202轉變為氧化矽層。氧化製程可相似於上述參考第14A-14C圖所述的氧化製程，在此不重複敘述。由於在本實施例中形成的氧阻擋層(矽層)202比較厚，氧化製程並未將整體的氧阻擋層(矽層)202都轉變為氧化矽層，而是保留一些氧阻擋層(矽層)202。
在第18A-18C圖中，在第17A-17C圖之氧化的結構上沉積填充材 料204。用以形成填充材料204的材料和製程與上述之填充材料104相似，在此不重複敘述。
在第19A-19C圖中，例如使用CMP平坦化製程移除填充材料204的過量材料以將填充材料204平坦化。可持續CMP平坦化製程直至完全移除蝕刻停止層80，且可持續CMP平坦化製程直至填充材料204、閘極堆疊物74和相應的閘極間隙物62的頂面暴露於層間介電質66的平坦表面中。如此，從阻障層200、氧阻擋層(矽層)202和填充材料204之剩餘材料形成設置在層間介電質66內的切割金屬閘極插塞206。一些實施例中，一旦降低之後，可將閘極堆疊物74的高度和切割金屬閘極插塞206的高度降低至約50nm與約120nm之間(例如約100nm)的整體高度H2。然而，閘極堆疊物74和切割金屬閘極插塞206可使用任何合適的高度。
第20圖顯示製造具有切割金屬閘極之FinFET的後續額外階段的半導體裝置。
在形成切割金屬閘極之後，舉例而言，在第16A-16C圖或第19A-19C圖的階段之後，如第20圖所示，接著在層間介電質66上沉積層間介電質76。一些實施例中，層間介電質76為藉由流動式化學氣相沉積方法形成之可流動的膜。一些實施例中，由像是PSG、BSG、BPSG、USG或類似的介電材料形成層間介電質76，且可藉由像是化學氣相沉積和電漿輔助化學氣相沉積之任何合適的方法以沉積層間介電質76。
進一步形成穿過層間介電質76和層間介電質66的閘極接觸78和源極/汲極接觸(未繪示)。穿過層間介電質66和層間介電質76形成用於源極/汲極接觸的開口，且穿過層間介電質76(以及可選地穿過閘極遮罩，若有形成閘極遮 罩的話)形成用於閘極接觸78的開口。閘極接觸78(或源極/汲極接觸)可包含襯層(例如擴散阻障層、黏著層或類似的層)和導電材料。使用可接受的光學微影和蝕刻技術以形成開口。襯層和導電材料係形成在開口中。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料。可藉由像是化學氣相沉積的沉積製程以形成導電材料。
可實施像是CMP的平坦化製程以從層間介電質76的表面移除過量的材料。剩餘的襯層和導電材料在開口內形成源極/汲極接觸和閘極接觸78。可實施退火製程以在磊晶源極/汲極區64與源極/汲極接觸之間的界面形成矽化物。源極/汲極接觸物理性和電性耦接至磊晶源極/汲極區64，且閘極接觸78物理性和電性耦接至閘極電極72。源極/汲極接觸和閘極接觸78可在不同的製程中形成，或在相同的製程中形成。
第21A-22C是根據一些其他的實施例，顯示製造具有切割金屬閘極之FinFET的中間階段。第21A-22C圖中的實施例相似於第1A-16C圖和第17A-19C圖顯示的實施例，除了在本實施例中形成的切割金屬閘極溝槽具有U形以外。此外，在本實施例中，可形成延伸穿過隔離區56且部分進入基底50之較深的溝槽。在此將不重複本實施例與前述實施例相似之細節。
第21A-21C圖顯示與上面第13A-13C圖所述之內容相似的製程中間階段，在此不重複形成此製程中間階段的描述。在第21A-21C圖中，為了形成切割金屬閘極溝槽300，實施切割金屬閘極(CMG)蝕刻製程以移除蝕刻停止層80之區域暴露出的部分，並移除閘極堆疊物74的一或多個目標部分、相關的閘極間隙物62和部分的層間介電質66。用以形成切割金屬閘極溝槽300的材料和製程與上述之切割金屬閘極溝槽94相似，在此不重複敘述。在本實施例中，與先前 的實施例相比，可增加形成切割金屬閘極溝槽300的蝕刻時間，以形成具有較大深度的切割金屬閘極溝槽300。
如第21A-21C圖所示，在第13A-13C圖移除殘留副產物材料96之後，形成在切割金屬閘極溝槽300的第一部分具有深度P3，且在切割金屬閘極溝槽300的第二部分具有深度P4的切割金屬閘極溝槽300。藉由移除閘極堆疊物74之目標部分的材料，移除閘極間隙物62之目標部分的材料，以及移除在閘極堆疊物74之目標部分和閘極間隙物62之目標部分下的層間介電質66之部分的材料，以形成切割金屬閘極溝槽300的第一部分。如此，將切割金屬閘極溝槽94的第一部分形成為具有對應閘極堆疊物74目標閘極之寬度且對應層間介電質66中閘極間隙物62之厚度的第一寬度W302X1。
藉由移除沿著穿過硬遮罩層82之開口88的垂直側壁形成的毯覆性遮罩層92的材料，以及藉由移除沿著穿過硬遮罩層82之開口88的垂直側壁形成的毯覆性遮罩層92下之部分的層間介電質66材料，形成切割金屬閘極溝槽300的第二部分。如此，切割金屬閘極溝槽300的第二部分具有對應硬遮罩層82中開口之寬度W88X的第二寬度W302X2(例如參見第9A-9C圖)。
根據一些實施例，在移除切割金屬閘極殘留副產物材料(高分子副產物)96之後，可形成具有第一深度P3和第一寬度W300X1的切割金屬閘極溝槽300，第一深度P3在約150nm與約350nm之間，而第一寬度W302X1在約5nm與約25nm之間，例如約10nm。也可形成具有第二深度P4和第二寬度W302X2的切割金屬閘極溝槽300，第二深度P4在約130nm與約330nm之間，例如約250nm，而第二寬度W302X2在約2nm與約20nm之間，例如約7nm。然而，切割金屬閘極溝槽300的第一深度P3和第二深度P4可使用任何合適的深度和任何合適的寬度，且 切割金屬閘極溝槽300的第一寬度W302X1和第二寬度W302X2可使用任何合適的寬度。
此外，切割金屬閘極溝槽300在第21B和21C圖以及在後續與這些相同剖面之示意圖中可例如具有U、V或方形的形狀。在第21A-21C圖的實施例中，切割金屬閘極溝槽300具有U形的形狀，儘管也可能具有其他形狀，且其他形狀皆完全包含在實施例的範圍內。
第22A-22C圖顯示對第21A-21C圖之結構實施後續的製程。第21A-21C與22A-22C圖之間的後續製程相似於上面在第14A-14C和16A-16C圖或第17A-17C和19A-19C圖顯示和敘述的內容，在此不重複敘述。
第22A-22C圖顯示在切割金屬閘極溝槽300內形成阻障層302，且在阻障層302上形成填充材料304。儘管未顯示出在本實施例中保留氧阻擋層(例如氧阻擋層(矽層)102或202)，但是本實施例的範圍完全包含可能在阻障層302與填充材料304之間存在氧阻擋層的樣態。在此實施例中，由於切割金屬閘極溝槽300暴露出基底50，因此阻障層302物理性接觸切割金屬閘極溝槽300內的基底50。阻障層302可相似於阻障層100，且填充材料304可相似於填充材料104。用以形成阻障層100和填充材料104的材料和製程敘述如上，在此不重複敘述。
再者，第22A-22C圖進一步顯示切割金屬閘極插塞306。用以形成切割金屬閘極插塞306的材料和製程與上述之切割金屬閘極插塞106相似，在此不重複敘述。在本實施例中，一旦降低之後，可將閘極堆疊物74的高度和切割金屬閘極插塞306的高度降低至約50nm與約150nm之間的整體第一高度H3。然而，閘極堆疊物74和切割金屬閘極插塞306可使用任何合適的高度。
實施例可達成一些優勢。實施例包含在切割金屬閘極(CMG)溝槽 中形成切割金屬閘極隔離結構，此結構能改善裝置的電阻-電容延遲，且不會降低裝置的臨界電壓。一些實施例中，切割金屬閘極隔離結構包含具有氮化矽層、矽層和氧化矽層的多層。一些實施例中，氮化矽層作為避免閘極堆疊物的材料在隨後製程期間擴散進入切割金屬閘極溝槽的阻障層。一些實施例中，矽層作為防止下方的阻障層和閘極堆疊物氧化的屏障。由於矽層保護下方的層以防止其氧化，可在矽層上形成降低切割金屬閘極隔離結構之介電常數的氧化矽層。再者，藉由保護下方的層(例如閘極堆疊物)以防止其氧化，可在利用切割金屬閘極方法的同時維持裝置的臨界電壓。
前述內文概述了許多實施例或範例的部件，以使本技術領域中具有通常知識者可以更佳地了解本揭露的各種樣態。本技術領域中具有通常知識者應可理解他們可使用本揭露為基礎來設計或修改其他製程及結構，以達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的精神與範圍。在不背離本揭露的精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
50:基底
56:隔離區
62:間隙物
66:層間介電質
74:閘極堆疊物
106:切割金屬閘極插塞
H1:高度

Claims (15)

  1. 一種半導體裝置的製造方法，包括：在一半導體裝置的一金屬閘極結構的一切割金屬閘極區內形成一開口；在該開口內共形地沉積一第一介電層；在該第一介電層上共形地沉積一矽層；對該矽層實施氧化製程以形成一第一氧化矽層；在實施該氧化製程之後，以一第二氧化矽層填充該開口；以及對該第二氧化矽層和該第一介電層實施一化學機械研磨以形成一切割金屬閘極插塞，該化學機械研磨暴露出該半導體裝置的該金屬閘極結構。
  2. 如請求項1之半導體裝置的製造方法，其中對該矽層實施該氧化製程，將該矽層整體轉變為該第一氧化矽層或僅將該矽層的一部分轉變為該第一氧化矽層且該矽層的一部分維持未轉變。
  3. 如請求項2之半導體裝置的製造方法，其中將該矽層整體轉變為該第一氧化矽層時，該第二氧化矽層係直接形成在該第一氧化矽層上。
  4. 如請求項2之半導體裝置的製造方法，其中僅將該矽層的一部分轉變為該第一氧化矽層時，維持的該矽層將該第一介電層與該第一氧化矽層隔開。
  5. 如請求項1至4任一項之半導體裝置的製造方法，更包括：在一基底上形成一第一半導體鰭；形成一隔離區環繞該第一半導體鰭的下部分；在該第一半導體鰭的頂面和側壁上且沿著該隔離區的頂面形成一虛設閘極結構； 在該第一半導體鰭上形成複數個源極/汲極區；在該虛設閘極結構、該些源極/汲極區和該隔離區上形成一層間介電層；以及以該金屬閘極結構取代該虛設閘極結構，該金屬閘極結構的該切割金屬閘極區內的該開口延伸穿過該層間介電層。
  6. 如請求項5之半導體裝置的製造方法，其中該金屬閘極結構的該切割金屬閘極區內的該開口延伸穿過該隔離區並進入該基底。
  7. 一種半導體裝置的製造方法，包括：在一基底上形成一第一半導體鰭和一第二半導體鰭，該第二半導體鰭相鄰於該第一半導體鰭；形成環繞該第一半導體鰭和該第二半導體鰭的下部分的一隔離區；在該第一半導體鰭和該第二半導體鰭的頂面和側壁上且沿著該隔離區的頂面形成一虛設閘極結構；以一主動閘極結構取代該虛設閘極結構；蝕刻一第一開口穿過該主動閘極結構，該第一開口在該第一半導體鰭與該第二半導體鰭之間，蝕刻該第一開口穿過該主動閘極結構包括：在該主動閘極結構上形成一第一遮罩層；將該第一遮罩層圖案化以在該主動閘極結構上形成穿過該第一遮罩層的一第二開口；在圖案化的該第一遮罩層上共形地形成一第二遮罩層，該第二遮罩層在穿過該第一遮罩層的該第二開口的側壁和一底部上；從該第二開口的該底部移除該第二遮罩層；使用該第一遮罩層和該第二遮罩層為遮罩，蝕刻該第一開口的一第一部分， 該第一開口的該第一部分具有一第一深度；使用該第一遮罩層為遮罩，蝕刻該第一開口的一第二部分，該第一開口的該第二部分具有一第二深度，該第二深度小於該第一深度；在該第一開口內和該主動閘極結構上形成一阻障層；在該第一開口內和該主動閘極結構上的阻障層上形成一氧阻擋層；對該氧阻擋層實施一氧化製程，該氧化製程形成一第一氧化層；以及在該第一氧化層上形成一介電層以填充該第一開口。
  8. 如請求項7之半導體裝置的製造方法，其中該介電層為氧化矽層。
  9. 如請求項7或8之半導體裝置的製造方法，更包括：在該第一半導體鰭和該第二半導體鰭上成長複數個磊晶源極/汲極區，該些磊晶源極/汲極區在該虛設閘極結構的相對側上；以及在該虛設閘極結構、該些磊晶源極/汲極區和該隔離區上形成一層間介電層，該主動閘極結構內的該第一開口延伸穿過該層間介電層。
  10. 如請求項9之半導體裝置的製造方法，其中該主動閘極結構內的該第一開口延伸穿過該隔離區並進入該基底。
  11. 如請求項7或8之半導體裝置的製造方法，其中對該氧阻擋層實施該氧化製程更包括：實施一O2浸泡製程。
  12. 如請求項7或8之半導體裝置的製造方法，其中該氧阻擋層為一矽層，且其中在該阻障層上形成該氧阻擋層更包括：實施包含二碘矽烷(SiH2I2)的一電漿輔助原子層沉積製程或包含N-(二乙基胺 基矽基)-N-乙基乙胺(C8H22N2Si)的一電漿輔助原子層沉積製程。
  13. 一種半導體裝置，包括：一半導體鰭，從一基底延伸；一隔離區，環繞該半導體鰭的下部分；一金屬閘極結構，在該半導體鰭和該隔離區上，該金屬閘極結構係設置在一層間介電層內；以及一隔離結構，設置在該金屬閘極結構內，該隔離結構將該金屬閘極結構分為兩個不同部分，該隔離結構包括：一共形氮化矽層，沿著該金屬閘極結構的該兩個不同部分的側壁延伸；一共形矽層，在該共形氮化矽層上；以及一共形氧化矽層，在該共形矽層上，其中該共形矽層將該共形氮化矽層與該共形氧化矽層隔開。
  14. 如請求項13之半導體裝置，其中該隔離結構延伸穿過該隔離區且部分地進入該基底，其中該隔離結構的該共形氮化矽層接觸該基底。
  15. 如請求項13或14之半導體裝置，其中該共形氮化矽層從該金屬閘極結構的上述兩個不同部分之一者的該側壁沿著該隔離區的一頂面延伸至該金屬閘極結構的上述兩個不同部分之另一者。
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