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TWI777390B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

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TWI777390B
TWI777390B TW110103138A TW110103138A TWI777390B TW I777390 B TWI777390 B TW I777390B TW 110103138 A TW110103138 A TW 110103138A TW 110103138 A TW110103138 A TW 110103138A TW I777390 B TWI777390 B TW I777390B
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dielectric
layer
dipole
dopant
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TW110103138A
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賴德洋
彭峻彥
世海 楊
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括在半導體區域上形成氧化物層，以及在氧化物層上方沉積第一高介電常數介電層。第一高介電常數介電層由第一高介電常數介電材料形成。此方法還包括在第一高介電常數介電層上方沉積第二高介電常數介電層，其中第二高介電常數介電層由不同於第一高介電常數介電材料的第二高介電常數介電材料形成，將偶極膜沉積在選自於第一高介電常數介電層和第二高介電常數介電層中的一層之上並與之接觸，執行退火製程以將偶極膜中的偶極摻雜劑趨入此層中，去除偶極膜，在第二高介電常數介電層上形成閘極。

Description

半導體元件及其形成方法
本揭露係關於一種半導體元件，特別係關於一種半導體元件的形成方法。
金屬氧化物半導體(Metal-Oxide-Semiconductor,MOS)元件是積體電路中的基本構成元件。金屬氧化物半導體元件的最新發展包括形成替代閘極，此替代閘極包括高介電常數(k)閘極介電質和在高介電常數閘極介電質上方的金屬閘極。替代閘極的形成通常涉及沉積高介電常數閘極介電層並在高介電常數閘極介電層上沉積金屬層，然後執行化學機械平坦化(Chemical Mechanical Polish,CMP)以去除高介電常數閘極介電層和金屬層的多餘部分。金屬層的其餘部分形成金屬閘極。
在金屬氧化物半導體元件的常規形成方法中，當進行氨處理高介電常數介電層時，可以透過執行熱退火製程來調節金屬氧化物半導體元件的臨界電壓(Threshold Voltage)。儘管可以改變臨界電壓，但是難以將臨界電壓調節至期望值，並且必須透過採用不同的功函數金屬並調節功函數金屬的厚度來實現進一步的調節。
依據本公開之部分實施例，提供一種方法，包含：形成第一氧化物層在第一半導體區域上；沉積第一高介電常數介電層在第一氧化物層上，其中第一高介電常數介電層由第一高介電常數介電材料形成；沉積第二高介電常數介電層在第一高介電常數介電層上，其中第二高介電常數介電層由不同於第一高介電常數介電材料的第二高介電常數介電材料形成；沉積第一偶極膜在第一高介電常數介電層和第二高介電常數介電層上並使第一偶極膜與第一高介電常數介電層和第二高介電常數介電層接觸，其中第一偶極膜與第一層接觸，並且第一層是第一高介電常數介電層和第二高介電常數介電層中的一個層；進行第一退火製程以將第一偶極膜中的第一偶極摻雜劑趨入第一層中；去除第一偶極膜；以及形成第一閘極在第二高介電常數介電層上。
依據本公開之部分實施例，提供一種半導體元件，包含：第一氧化物層、第一高介電常數介電層、第二高介電常數介電層、第一偶極摻雜劑、閘極和源極/汲極區域。第一氧化物層在第一半導體區域上。第一高介電常數介電層包含第一高介電常數介電材料。第二高介電常數介電層 包含不同於第一高介電常數介電材料的第二高介電常數介電材料，其中第二高介電常數介電層覆蓋並接觸第一高介電常數介電層。第一偶極摻雜劑在第一高介電常數介電層和第二高介電常數介電層中，其中第一偶極摻雜劑的第一峰值濃度在第一高介電常數介電層的第一頂表面或第二高介電常數介電層的第二頂表面處。閘極在第二高介電常數介電層上。源極/汲極區域在閘極一側上。
依據本公開之部分實施例，提供一種半導體元件，包含：第一電晶體和第二電晶體。第一電晶體包含：第一高介電常數介電層的第一部分、第二高介電常數介電層的第一部分和第一偶極摻雜劑。第二高介電常數介電層在第一高介電常數介電層上，並且其中第一高介電常數介電層和第二高介電常數介電層具有不同的介電常數值。第一偶極摻雜劑在第一高介電常數介電層的第一部分和第二高介電常數介電層的第一部分之間的界面處具有第一峰值濃度。第二電晶體包含：第一高介電常數介電層的第二部分、第二高介電常數介電層的第二部分和第二偶極摻雜劑。第二偶極摻雜劑在第二高介電常數介電層的頂表面處具有第二峰值濃度。
10:晶片
20:基材
22:井區
24:隔離區域
24A:頂表面
26:半導體條
28:襯墊氧化層
30:硬遮罩層
36:鰭片
38:虛設閘極堆疊
40:閘極介電質
42:虛設閘極
44:硬遮罩層
46:閘極間隔物
50:凹槽
52:磊晶區域
53:空隙
58:接觸蝕刻停止層
60:層間介電質
61:開口
62:蝕刻遮罩
70:蝕刻遮罩
70A:底部抗反射塗層
70B:光阻
72:趨入退火製程
73:箭頭
78:蝕刻遮罩
80:趨入退火製程
93:蝕刻停止層
94:層間介電質
100:元件區域
124A:頂表面
136:鰭片
146:閘極間隔物
152:源極/汲極區域
161:開口
164:界面層
166:高介電常數介電層
166':高介電常數介電層
166'-1:子層
166'-n:子層
168:偶極膜
174:高介電常數介電層
174':高介電常數介電層
174'-1:子層
174'-m:子層
176:偶極膜
182:堆疊的層
184:金屬填充區域
186:閘極
188:閘極堆疊
190:鰭式場效應電晶體
192:硬遮罩
195:閘極接觸塞
200:元件區域
224A:頂表面
236:鰭片
246:閘極間隔物
252:源極/汲極區域
261:開口
264:界面層
266:高介電常數介電層
266':高介電常數介電層
268:偶極膜
274:高介電常數介電層
276:偶極膜
282:堆疊的層
284:金屬填充區域
286:閘極
288:閘極堆疊
290:鰭式場效應電晶體
292:硬遮罩
295:閘極接觸塞
400:製程流程
402:步驟
404:步驟
406:步驟
408:步驟
410:步驟
412:步驟
414:步驟
416:步驟
418:步驟
420:步驟
422:步驟
424:步驟
426:步驟
428:步驟
430:步驟
432:步驟
434:步驟
436:步驟
438:步驟
440:步驟
442:步驟
502:區域
504:區域
506:摻雜劑的濃度分佈
508:摻雜劑的濃度分佈
510:摻雜劑的濃度分佈
512:摻雜劑的濃度分佈
514:偶極摻雜劑的分佈
516:偶極摻雜劑的分佈
12-IO:元件區域
12-LG:元件區域
A-A:線
B-B:線
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
當結合附圖閱讀時，根據以下的詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種 特徵未按比例繪製。實際上，為了討論的清楚，各種特徵的尺寸可以任意地增加或減小。
第1圖至第6圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第9A圖、第9B圖和第10圖至第20圖繪示根據部分實施例之鰭式場效應電晶體形成過程中的中間階段的透視圖和橫截面圖。
第21圖至第23圖繪示根據部分實施例中偶極摻雜劑的分佈。
第24圖繪示根據部分實施例之用於形成鰭式場效應電晶體的製程流程。
以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此 用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同轉向。再者，這些元件可旋轉(旋轉90度或其他角度)，且在此使用之空間相對的描述語可作對應的解讀。
根據各種實施例，提供了具有偶極設計的高介電常數介電層(Dipole-Engineered High-k Dielectric Layers)的電晶體以及將偶極摻雜劑摻入高介電常數介電層中的方法。偶極摻雜劑透過熱擴散而擴散到高介電常數介電層中。調整相應的電晶體的臨界電壓。調整幅度取決於高介電常數介電層的材料和摻雜的位置。因此，形成多於一個高介電常數介電層，其可以具有不同的介電常數(k)值。可將偶極摻雜劑選擇性地摻雜到一個或多個高介電常數介電層中，以提供不同的臨界電壓調節能力。此外，透過摻雜偶極摻雜劑可改善元件性能。高介電常數介電層的等效電容厚度(Capacitance Equivalent Thickness,CET)會減小。根據部分實施例，繪示形成電晶體的中間階段。在此也討論了部分實施例的一些變型。貫穿各種視圖和說明性實施例，相似的參考符號用於指示相似的元件。根據部分實施例，使用鰭式場效應電晶體(Fin Field-Effect Transistor,FinFET)的形成作為示例以解釋本公開的概念。其他類型的電晶體(例如，平面電晶體和閘極全環(Gate-All-Around,GAA)電晶體)也可以採用本公開的概念。
第1圖至第6圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第9A圖、第9B圖和第10圖至第20圖繪示根據本公開的部分實施例之形成鰭式場效應電晶體的中間階段的橫截面圖和透視圖。這些附圖中所示的製程也示意性地反映在如第24圖所示的製程流程400中。
在第1圖中，提供了基材20。基材20可以是半導體基材(例如，體半導體基材、絕緣體上半導體(Semiconductor-On-Insulator,SOI)基材等)，其可以被摻雜(例如，用p型或n型摻雜劑)或未被摻雜。半導體基材20可以是晶片10的一部分(例如，矽晶片)。通常，絕緣體上半導體基材是在絕緣體層上形成的半導體材料層。絕緣體層可以是諸如埋入氧化物(Buried Oxide,BOX)層、氧化矽層等。絕緣體層設置在通常為矽基材或玻璃基材的基材上。亦可以使用其他基材(例如，多層或梯度基材)。在部分實施例中，半導體基材20的半導體材料可以包括矽；鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)；合金半導體(包括矽鍺(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)和/或磷砷化鎵銦(GaInAsP))；或其組合。
進一步參考第1圖，在基材20中形成井區(Well Region)22。在第24圖所示的製程流程400中將相應 的製程繪示為步驟402。根據本公開的部分實施例，井區22是透過將n型雜質(其可以是磷、砷、銻等)佈植到基材20中而形成的n型井區。根據本公開的其他實施例，井區22是透過將p型雜質(其可以是硼、銦等)佈植到基材20中而形成的p型井區。所形成的井區22可以延伸到基材20的頂表面。n型或p型雜質濃度可以等於或小於1018公分-3(例如，在大約1017公分-3和大約1018公分-3之間的範圍內)。
參照第2圖，形成從基材20的頂表面延伸到基材20中的隔離區域24。在下文中，隔離區域24可選地稱為淺溝槽隔離(Sha1low Trench Isolation,STI)區域。在第24圖所示的製程流程400中將相應的製程繪示為步驟404。在相鄰的淺溝槽隔離區域24之間之部分的基材20被稱為半導體條(Semiconductor Strip)26。為了形成淺溝槽隔離區域24，在半導體基材20上形成襯墊氧化層(Pad Oxide Layer)28和硬遮罩層30(亦可稱為硬遮罩)，然後對其進行圖案化。襯墊氧化層28可以是由氧化矽形成的薄膜。根據本公開的部分實施例，在熱氧化製程中形成襯墊氧化層28，其中半導體基材20的頂表面層被氧化。襯墊氧化層28充當半導體基材20與硬遮罩層30之間的黏著層。襯墊氧化層28還可以充當用於蝕刻硬遮罩層30的蝕刻停止層。根據本公開的部分實施例，硬遮罩層30例如透過使用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition, LPCVD)由氮化矽形成。根據本公開的其他實施例，硬遮罩層30透過矽的熱氮化或電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)形成。在硬遮罩層30上形成光阻(未繪示)，然後對其進行圖案化。然後，使用圖案化的光阻作為蝕刻遮罩對硬遮罩層30進行圖案化，以形成如第2圖所示的硬遮罩30。
接下來，將圖案化的硬遮罩層30作為蝕刻遮罩以蝕刻襯墊氧化層28和基材20，然後用介電材料填充在基材20中所得的溝槽。執行諸如化學機械平坦化製程或機械研磨製程之類的平坦化製程以去除介電材料的多餘部分，並且介電材料的其餘部分為淺溝槽隔離區域24。淺溝槽隔離區域24可以包括襯墊介電質(未繪示)，其可以是透過基材20的表面層的熱氧化形成的熱氧化物。襯墊介電質也可以是沉積的氧化矽層、氮化矽層等，其使用諸如原子層沉積(Atomic Layer Deposition,ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition,HDPCVD)或化學氣相沉積(Chemical Vapor Deposition,CVD)的方法形成。淺溝槽隔離區域24還可以包括在襯墊氧化物上方的介電材料，其中可以使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)、旋轉塗佈(spin-on coating)等形成介電材料。根據部分實施例，在襯墊介電質上的介電材料可以包括氧化矽。
硬遮罩30的頂表面和淺溝槽隔離區域24的頂表面可以實質上彼此齊平。半導體條26在相鄰的淺溝槽隔離區域24之間。根據本公開的部分實施例，半導體條26是原始基材20的一部分，因此半導體條26的材料與基材20的材料相同。在本公開的其他實施例中，半導體條26是透過蝕刻淺溝槽隔離區域24之間之部分的基材20以形成凹槽，並且執行磊晶以在凹槽中再生長另一半導體材料而形成的替代條。因此，半導體條26由不同於基材20的半導體材料形成。根據部分實施例，半導體條26由矽鍺、矽碳或III-V族化合物半導體材料形成。
參照第3圖，凹陷淺溝槽隔離區域24，使得半導體條26的頂部突出得比淺溝槽隔離區域24的其餘部分的頂表面24A高，以形成突出的鰭片36。在第24圖所示的製程流程400中將相應的製程繪示為步驟406。可以使用乾式蝕刻製程進行蝕刻，其中例如將氫氟酸(HF)和氨氣(NH3)的混合物作為蝕刻氣體。在蝕刻過程中，可能會產生電漿。氬氣也可以包括在內。根據本公開的其他實施例，利用濕式蝕刻製程來執行淺溝槽隔離區域24的凹陷。蝕刻化學物可以包括諸如氫氟酸(HF)。
在上述實施例中，可以透過任何合適的方法來圖案化鰭片。例如，可以使用一種或多種微影製程(包括雙圖案化或多圖案化製程)來圖案化鰭片。通常，雙圖案化或多圖案化製程將微影和自對準製程相結合，從而允許創建具有例如間距小於使用單個、直接微影法可獲得的間距的 圖案。例如，在一個實施例中，在基材上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，接著便可以使用剩餘的間隔物或心軸來圖案化鰭片。
參照第4圖，形成在(突出的)鰭片36的頂表面和側壁上延伸的虛設閘極堆疊38。在第24圖所示的製程流程400中將相應的製程繪示為步驟408。虛設閘極堆疊38可以包括虛設閘極介電質40(在第7B圖和第7C圖中繪示)和在虛設閘極介電質40上方的虛設閘極42。虛設閘極42可以例如使用多晶矽或非晶矽形成，然而也可使用其他的材料。每個虛設閘極堆疊38還可以包括在虛設閘極42上方的一個(或多個)硬遮罩層44。硬遮罩層44可以由氮化矽、氧化矽、碳氮化矽或它們的多層形成。虛設閘極堆疊38可以跨過單個或多個突出的鰭片36和/或淺溝槽隔離區域24。虛設閘極堆疊38的長度方向與突出的鰭片36的長度方向垂直。
接下來，在虛設閘極堆疊38的側壁上形成閘極間隔物46。在第24圖所示的製程流程400中將相應的製程繪示為步驟408。根據本公開的部分實施例，閘極間隔物46由諸如氮化矽、碳氮化矽等的介電材料形成，並且可以具有包括多個介電層的單層結構或多層結構。
然後，蝕刻未被虛設閘極堆疊38和閘極間隔物46覆蓋之部分的突出的鰭片36，並在第5圖中繪示所得到的結構。在第24圖所示的製程流程400中將相應的製 程繪示為步驟410。此凹陷可以是各向異性的，因此位於虛設閘極堆疊38和閘極間隔物46正下方之部分的鰭片36會受到保護，並且不會被蝕刻。根據部分實施例，凹陷的半導體條26的頂表面可以低於淺溝槽隔離區域24的頂表面24A。因此，相應地形成了凹槽50。凹槽50包括位於虛設閘極堆疊38的相對側上的部分，以及在突出的鰭片36之剩下的部分之間的部分。
接下來，透過在凹槽50中選擇性地生長(透過磊晶)半導體材料來形成磊晶區域(源極/汲極區域)52並得到第6圖的結構。在第24圖所示的製程流程400中將相應的製程繪示為步驟412。取決於所得的鰭式場效應電晶體是p型鰭式場效應電晶體還是n型鰭式場效應電晶體，隨著磊晶的進行，可以原位摻雜p型或n型雜質。例如，當所得的鰭式場效應電晶體是p型鰭式場效應電晶體時，可以生長矽鍺硼(SiGeB)、矽硼(SiB)等。相反地，當所得的鰭式場效應電晶體是n型鰭式場效應電晶體時，可以生長矽磷(SiP)、矽碳磷(SiCP)等。根據本公開的其他實施例，磊晶區域52包括III-V族化合物半導體，例如，砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、銻化鎵(GaSb)、銻化鋁(AlSb)、砷化鋁(AlAs)、磷化鋁(AlP)、磷化鎵(GaP)、其組合或多層。在凹槽50中填充有磊晶區域52之後，磊晶區域52的進一步磊晶生長會導致磊晶區域52水平地擴展，並且可以形成刻面(Facet)。磊晶 區域52的進一步生長還可以導致相鄰的磊晶區域52彼此融合。此外，亦可能產生空隙(氣隙)53。
在磊晶製程之後，可以進一步在磊晶區域52中佈植p型或n型雜質以形成源極區域和汲極區域，其也用附圖標記52表示。根據本公開的其他實施例，當在磊晶期間磊晶區域52原位摻雜有p型或n型雜質時，可跳過佈植製程。
第7A圖繪示在形成接觸蝕刻停止層(Contact Etch Stop Layer,CESL)58和層間介電質(Inter-Layer Dielectric,ILD)60之後的結構的透視圖。在第24圖所示的製程流程400中將相應的製程繪示為步驟414。接觸蝕刻停止層58可以由氧化矽、氮化矽、碳氮化矽等形成，並且可以使用化學氣相沉積、原子層沉積等形成。層間介電質60可以包括使用例如可流動化學氣相沉積、旋轉塗佈、化學氣相沉積或另一種沉積方法形成的介電材料。層間介電質60可以由含氧的介電材料形成，此含氧的介電材料可以是使用四乙基正矽酸鹽(Tetra Ethyl Ortho Silicate,TEOS)作為前驅物形成的氧化矽基材料、磷矽酸鹽玻璃(Phospho-Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass,BSG)、摻硼磷矽酸鹽玻璃(Boron-DopedPhospho-Silicate Glass,BPSG)等。可以執行諸如化學機械平坦化製程或機械研磨製程之類的平坦化製程以使層間介電質60、虛設閘極堆疊38和閘極間隔物46的頂表面彼此齊平。
第7B圖和7C繪示在相同的基材20上(以及在相同的晶粒和相同的晶片中)形成第一鰭式場效應電晶體和第二鰭式場效應電晶體時的中間結構的橫截面圖。第7B圖所示之第一鰭式場效應電晶體和第二鰭式場效應電晶體兩者的橫截面圖可以對應於從第7A圖中包含線A-A的垂直平面獲得的橫截面圖。第7C圖所示之第一鰭式場效應電晶體和第二鰭式場效應電晶體兩者的橫截面圖可以對應於從第7A圖中包含線B-B的垂直平面獲得的橫截面圖。根據部分實施例，第一鰭式場效應電晶體是形成在元件區域12-LG中的邏輯元件(有時稱為核心元件)。第二鰭式場效應電晶體是形成在元件區域12-IO中的輸入輸出(Input-Output,IO)元件。
在形成第7A圖、第7B圖和第7C圖所示的結構之後，去除硬遮罩層44和虛設閘極42，從而形成如第8A圖所示的開口61。在第24圖所示的製程流程400中將相應的製程繪示為步驟416。元件區域12-LG和12-IO中之突出的鰭片36的頂表面和側壁均被暴露。接下來，在元件區域12-IO中形成諸如光阻的蝕刻遮罩62，以保護元件區域12-IO中的虛設閘極介電質40。第8B圖以另一橫截面繪示此結構。
在隨後的製程中，例如，透過各向同性蝕刻製程去除元件區域12-LG中的虛設閘極介電質40，此各向同性蝕刻製程可以是乾式蝕刻製程或濕式蝕刻製程。然後去除蝕刻遮罩62(第8A圖和第8B圖)。所得到的結構繪示 在第9A圖和第9B圖中。在第24圖所示的製程流程400中將相應的製程繪示為步驟418。
第10圖至第20圖繪示根據部分實施例之在元件區域100中的鰭式場效應電晶體和在元件區域200中的鰭式場效應電晶體的閘極堆疊的形成以及偶極設計的製程。根據部分實施例，可以以任何組合從核心元件區域、輸入輸出元件區域、記憶體元件區域等中選擇元件區域100和200中的每一個。例如，元件區域100可以是核心元件區域(例如，第9A圖和第9B圖中的區域12-LG)，而元件區域200可以是輸入輸出元件區域(例如，第9A圖和第9B圖中的區域12-IO)。元件區域100和200也可以都是核心元件區域、都是輸入輸出區域或都是記憶體區域等等。此外，第一鰭式場效應電晶體和第二鰭式場效應電晶體中的每一個可以是任何組合的n型鰭式場效應電晶體或p型鰭式場效應電晶體。例如，根據部分實施例，元件區域100和200中的兩個鰭式場效應電晶體可以都是n型鰭式場效應電晶體或都是p型鰭式場效應電晶體。根據本公開的其他實施例，元件區域100中的鰭式場效應電晶體是n型鰭式場效應電晶體，並且元件區域200中的鰭式場效應電晶體是p型鰭式場效應電晶體。亦或是，元件區域100中的鰭式場效應電晶體是p型鰭式場效應電晶體，並且元件區域200中的鰭式場效應電晶體是n型鰭式場效應電晶體。在隨後繪示的示例中，假設元件區域100和200都是邏輯鰭式場效應電晶體，並且相應的閘極介電質40 (亦可稱為閘極介電層)被界面層代替。根據其他實施例，元件區域100和200中的一個或兩個是輸入輸出元件區域。用於輸入輸出元件的替代閘極堆疊的形成與第10圖至第20圖所示的實質上相同，不同之處在於閘極介電質40未被界面層替代。
為了將元件區域100中的特徵與元件區域200中的特徵區分開，可以使用第7A圖中相應特徵的附圖標記加上數字100來表示元件區域100中的特徵，並且可以使用第7A圖中相應特徵的附圖標記加上數字200來表示元件區域200中的特徵。例如，第10圖中的源極/汲極區域152和252對應於第7A圖中的源極/汲極區域52，並且第10圖中閘極間隔物146和246對應於第7A圖中的閘極間隔物46。
參考第10圖，形成界面層(Inter facial Layer,IL)164和264。在第24圖所示的製程流程400中將相應的製程繪示為步驟420。界面層164和264形成在突出的鰭片136和236的頂表面和側壁上，其中第10圖繪示在突出的鰭片136和236的頂表面上之部分的界面層164和264。根據不同的實施例，其中元件區域之一是輸入輸出區域，原始的閘極介電質40(第9B圖)保留下來，並且在原始的閘極介電質40上形成隨後沉積的高介電常數介電層。界面層164和264可以包括諸如氧化矽層之類的氧化物層，其透過熱氧化製程或化學氧化製程形成以氧化突出的鰭片136和236的表面部分。界面層164和264 還可透過沉積製程形成。可以使用包含氨水(NH4OH)、過氧化氫(H2O2)和水(H2O)的化學溶液(有時稱為標準清潔(Standard Clean 1,SC1)溶液)進行化學氧化製程。化學氧化製程也可以使用硫酸過氧化物混合物(Sulfuric Peroxide Mixture,SPM)溶液進行，此溶液是硫酸和過氧化氫的溶液。可替代地，可以使用包括溶解在水中的臭氧(O3)的化學溶液來執行化學氧化製程。
根據其他實施例，界面層164和264透過熱氧化形成，其可以在諸如氧化亞氮(N2O)、氧氣(O2)、氧化亞氮(N2O)和氫氣(H2)的混合物、氫氣(H2)和氧氣(O2)的混合物等製程氣體中進行。氧化的溫度可以在約500℃至約1,000℃之間的範圍內。根據部分實施例，輸入輸出元件的閘極介電質40的厚度T1(第9B圖)大於約15埃，並且可以在約15埃至約50埃之間的範圍內。替代的界面層的厚度T2(例如，第10圖中的界面層164和264)小於厚度T1。根據部分實施例，厚度T2在大約5埃和大約15埃之間的範圍內。
接下來，參考第11圖，將第一高介電常數介電層166和266沉積在相應的界面層164和264之上。在第24圖所示的製程流程400中將相應的製程繪示為步驟422。高介電常數介電層166和266可以由高介電常數介電材料(例如，二氧化鉿(HfO2)、二氧化鋯(ZrO2)、二氧化鈦(TiO2)等)或其組合(例如，氧化鋯鉿(HfZrO)、氧化鈦鉿(HfTiO)等等)形成。高介電常數介電材料可 以是純的(例如，純的二氧化鉿(HfO2)、純的二氧化鋯(ZrO2)或純的二氧化鈦(TiO2))或實質上是純的(例如，原子百分比大於約90%或95%)。高介電常數介電材料的介電常數(k值)高於3.9，並且可以高於約7.0。高介電常數介電層166和266在相應之下面的界面層164和264(或閘極介電層40)上並且可以與其物理地接觸。高介電常數介電層166和266形成為共形層，並且分別在突出的鰭片136和236的側壁以及閘極間隔物146和246的頂表面和側壁上延伸。根據本公開的部分實施例，高介電常數介電層166和266使用原子層沉積或化學氣相沉積形成。沉積溫度可以在約200℃至約400℃之間的範圍內。厚度T3可以在大約6埃和大約20埃之間的範圍內。第一高介電常數介電層166和266可以以共同的製程沉積，因此可以由相同的材料形成，或者可以以不同的製程沉積，並且可以由不同的材料形成。
進一步參考第11圖，在沉積製程中沉積第一偶極膜。在第24圖所示的製程流程400中將相應的製程繪示為步驟424。偶極膜包括在元件區域100中的偶極膜(部分)168和在元件區域200中的偶極膜(部分)268。偶極膜168和268透過諸如原子層沉積製程或化學氣相沉積製程的保形沉積製程形成，使得偶極膜168和268的水平部分的水平厚度和垂直部分的垂直厚度實質上彼此相等(例如，厚度變化的差異小於約20%或10%)。根據本公開的部分實施例，偶極膜168和268延伸到開口161和 261中，並且包括層間介電質60上方的一些部分。
偶極膜168和268包括偶極設計的摻雜劑(以下稱為偶極摻雜劑)(例如，鑭、鋁、釔、鈦、鎂、鈮、鎵、銦等)。這些元素在擴散到高介電常數介電層時，可能會增加偶極的數量，並導致相應的鰭式場效應電晶體的臨界電壓(Threshold Voltage,Vt)發生變化。不同的偶極摻雜劑對p型電晶體和n型電晶體的影響可能互不相同。例如，基於鑭(La)的偶極摻雜劑將導致n型電晶體的臨界電壓降低，並且將增加p型電晶體的臨界電壓。相反地，基於鋁的偶極摻雜劑將導致n型電晶體的臨界電壓增大，並將降低p型電晶體的臨界電壓。每個偶極摻雜劑可以同時存在於n型電晶體和p型電晶體中，並且不同的偶極摻雜劑的任意組合(如上所述)可以存在於n型電晶體或p型電晶體中，或者同時位於p型電晶體和n型電晶體中。
偶極膜168和268可以是偶極摻雜劑的氧化物和/或氮化物。例如，含鑭(La)的偶極膜168和268可以是氧化鑭(La2O3)、氮化鑭(LaN)等或其組合的形式。含鋁(Al)的偶極膜168和268可以是氧化鋁(Al2O3)、氮化鋁(AlN)等或其組合的形式。偶極膜168和268的厚度T4可以在大約0.3埃和大約30埃之間的範圍內。應理解，偶極膜168和268的厚度T4通常可以與預期的臨界電壓調整的幅度相關，並且預期的臨界電壓調整越大，則厚度T4越大。
參考第12圖，形成並圖案化蝕刻遮罩70。根據 部分實施例，蝕刻遮罩70包括底部抗反射塗層(Bottom Anti-Reflective Coating,BARC)70A和在底部抗反射塗層70A之上的光阻70B。亦可以在底部抗反射塗層70A下面添加硬遮罩(未繪示)以輔助蝕刻製程。硬遮罩可以形成為金屬氧化物(例如，氧化鈦)、金屬氮化物(例如，氮化鈦)，或者可以在金屬氧化物層之上包括金屬氮化物層。
接下來，執行蝕刻製程，其中使用蝕刻遮罩70去除偶極膜168。在第24圖中所示的製程流程400中將相應的製程繪示為步驟426。因此，暴露出介電層166。在第13圖中繪示所得的結構。根據本公開的部分實施例，透過濕式蝕刻執行蝕刻製程。例如，當使用基於鑭(La)的材料形成偶極膜168時，可以採用酸性濕式蝕刻化學溶液。例如，濕式蝕刻化學品可包括諸如鹽酸(HCl)、硫酸(H2SO4)、碳酸(H2CO3)、氫氟酸(HF)之類的酸，並且此酸可與過氧化氫(H2O2)和水等混合。當使用基於鋁(Al)的材料形成偶極膜168時，可以採用鹼性濕式蝕刻化學溶液。例如，濕式蝕刻化學品可以包括氨(NH3)、過氧化氫(H2O2)和水等。
然後去除蝕刻遮罩70，得到第14圖所示的結構，其中偶極膜268保留在高介電常數介電層266上方，而沒有偶極膜在高介電常數介電層166上方。參照第14圖，執行趨入退火製程(Drive-in Annealing Process)72。在第24圖所示的製程流程400中將相應的製程繪示 為步驟428。根據部分實施例，透過浸入式退火(Soak Annealing)、尖峰快速熱退火(Spike Rapid Thermal Anncaling)等來執行退火製程72。當採用浸入式退火時，退火的持續時間可以在約5秒至約5分鐘之間的範圍內。退火的溫度可以在約500℃和約950℃之間的範圍內。退火製程可以在諸如氮氣(N2)、氫氣(H2)、氨氣(NH3)或其混合物的製程氣體中進行。當採用尖峰快速熱退火製程時，退火的持續時間可以在約0.5秒至約3.5秒之間的範圍內。退火的溫度可以在約700℃至約950°C之間的範圍內。退火製程也可以在諸如氮氣(N2)、氫氣(H2)、氨氣(NH3)或其混合物的製程氣體中進行。退火導致偶極摻雜劑被驅動到高介電常數介電層266中。在整個說明書中，摻雜有偶極摻雜劑的高介電常數介電層266被稱為(含偶極摻雜劑的)高介電常數介電層266'。由於擴散的性質，偶極摻雜劑的最高濃度在層266'和268之間的界面處，並且摻雜劑濃度沿箭頭73的方向逐漸減小。根據部分實施例，在高介電常數介電層和下面的層中之偶極摻雜劑的劑量在約0原子/公分2至約1E17原子/公分2的範圍內。
在趨入退火製程72之後，在蝕刻製程中去除偶極膜268。在第24圖所示的製程流程400中將相應的製程繪示為步驟430。可以從與第12圖所示的蝕刻製程相同的一組候選製程中選擇此蝕刻製程，並使用相同的一組候選蝕刻化學品。因此，這裡不再贅述。所得的結構如第15 圖所示。
根據其他實施例和/或在另一個元件區域中，省略了在趨入退火製程72之前去除偶極膜168的製程。因此，偶極膜168中的偶極摻雜劑也擴散到高介電常數介電質166中。根據這些實施例，高介電常數介電層166和266均摻雜有偶極摻雜劑。
第16圖至第20圖繪示根據部分實施例之第二高介電常數介電層的沉積和第二趨入退火製程。應當理解，一些材料和製程細節可以與第11圖至第15圖所示的先前製程相同。因此，在此將不再重複這些細節，並且這些細節可以在先前製程的描述中找到。
參照第16圖，沉積高介電常數介電層174和274。在第24圖所示的製程流程400中將相應的製程繪示為步驟432。高介電常數介電層174和274的材料可以選自用於形成高介電常數介電層166和266的同一組候選材料(第11圖)，並且可以包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)、二氧化鈦(TiO2)等，或其組合(例如，氧化鋯鉿(HfZrO)、氧化鈦鉿(HfTiO)等)。高介電常數介電層174和274在各自之下面的高介電常數介電層166和266之上並且可以與其接觸。根據本公開的部分實施例，高介電常數介電層174和274使用原子層沉積或化學氣相沉積形成。沉積溫度可以在約200℃至約400℃之間的範圍內。厚度T5可以等於或小於下面的高介電常數介電層166和266'的厚度。例如，厚度T5可以在大約1 埃和大約20埃之間的範圍內。
根據部分實施例，高介電常數介電層174和274由介電常數值低於高介電常數介電層166的介電常數值的材料形成。例如，高介電常數介電層174和274可以由二氧化鉿(HfO2)形成，而高介電常數介電層166和266可以由二氧化鋯(ZrO2)或二氧化鈦(TiO2)形成。根據其他實施例，高介電常數介電層174和274具有相同的介電常數值，並且由與高介電常數介電層166和266相同的材料形成。根據又一其他實施例，高介電常數介電層174和274具有比高介電常數介電層166和266更大的介電常數值。例如，高介電常數介電層174和274可以由二氧化鋯(ZrO2)或二氧化鈦(TiO2)形成，而高介電常數介電層166和266可以由二氧化鉿(HfO2)形成。
進一步參考第16圖，透過諸如原子層沉積製程或化學氣相沉積製程的保形沉積製程形成偶極膜176和276。在第24圖所示的製程流程400中將相應的製程繪示為步驟434。偶極膜176和276包括偶極摻雜劑(例如，鑭(例如，氧化鑭(La2O3)或氮化鑭(LaN))、鋁(例如，氧化鋁(Al2O3)或氮化鋁(AlN)等)。偶極膜176和276的偶極摻雜劑可以與偶極膜168和268的偶極摻雜劑相同或不同。偶極膜176和276的厚度T6可以在約0.3埃和約30埃之間的範圍內。
第16圖進一步繪示蝕刻遮罩78(亦可稱之為蝕刻停止層)的形成，其可以具有與蝕刻遮罩70相似的結構。 因此，在此不再贅述。在隨後的製程中，如第17圖所示，執行蝕刻製程以去除偶極膜276，並因此暴露高介電常數介電層274。在第24圖所示的製程流程400中將相應的製程繪示為步驟436。蝕刻製程可以與第12圖和第13圖所示的蝕刻製程相同。然後去除蝕刻遮罩78(如第16圖所示)，以暴露出偶極膜176。
進一步參考第17圖，執行趨入退火製程80。在第24圖所示的製程流程400中將相應的製程繪示為步驟438。趨入退火製程80類似於第14圖中的趨入退火製程72，因此在此不再贅述。偶極膜176中的偶極摻雜劑擴散到高介電常數介電層174中，並可能擴散到比高介電常數介電層174的摻雜濃度低的高介電常數介電層166中。在隨後的段落中，摻入偶極摻雜劑的高介電常數介電層174被稱為(包含偶極摻雜劑的)高介電常數介電層174'。
在趨入退火製程之後，在蝕刻製程中去除偶極膜176。在第24圖所示的製程流程400中將相應的製程繪示為步驟440。可以從與第12圖所示的蝕刻製程相同的一組候選製程中選擇此蝕刻製程，並使用相同的一組候選蝕刻化學品。因此，在此不再贅述。所得的結構如第18圖所示。
根據其他實施例和/或在另一元件區域中，省略了在趨入退火製程80之前去除偶極膜276的製程。因此，偶極膜276中的偶極摻雜劑也被擴散到高介電常數介電質274中。根據這些實施例，高介電常數介電層174和274 均摻雜有偶極摻雜劑。
如上所述，下面的高介電常數介電層166/266的介電常數值可以小於、等於或大於上面的高介電常數介電層174/274的介電常數值。此外，可以在下面的高介電常數介電層(例如，266)或上面的高介電常數介電層(例如，174)上執行偶極摻雜劑的摻雜。摻雜下面的高介電常數介電層在調整臨界電壓方面與摻雜上面的高介電常數介電層具有不同的效果。例如，摻雜下面的高介電常數介電層可以比摻雜上面的高介電常數介電層更大地改變臨界電壓。另外，摻雜具有較低介電常數值的高介電常數介電層與摻雜具有較高介電常數值的高介電常數介電層在調節臨界電壓方面具有不同的效果。例如，摻雜具有較高介電常數值的高介電常數介電層可以比摻雜具有較低介電常數值的高介電常數介電層更大地改變臨界電壓。因此，透過選擇上面的高介電常數介電層是否具有比下面的高介電常數介電層更高、相等或更低的介電常數值(具有三種可能性)，並選擇是否摻雜上面的高介電常數介電層、下面的介電層或這兩者(有三種可能性)下，會產生9(3x3)種可能的臨界電壓調節等級。根據部分實施例，在相同的晶片上，根據設計要求，形成具有這些不同的臨界電壓調節等級的鰭式場效應電晶體。另外，由於諸如鑭(La)和鋁(Al)之不同的偶極摻雜劑也具有彼此不同的臨界電壓調節能力，因此透過在不同的鰭式場效應電晶體中採用不同的偶極摻雜劑，臨界電壓調節等級會進一步倍增。
第19圖繪示閘極186和286的形成，其中閘極186和286分別包括堆疊的層182和282以及可能的金屬填充區域184和284。在第24圖所示的製程流程400中將相應製程繪示為步驟442。根據本公開的部分實施例，堆疊的層182和282中的每一個包括黏著層(也稱為阻擋層，未繪示)，其可以由氮化鈦(TiN)、氮化矽鈦(TiSiN)等形成。堆疊的層182和282還包括功函數層，依據相應的鰭式場效應電晶體是p型鰭式場效應電晶體或n型鰭式場效應電晶體，其可以包括氮化鈦(TiN)層、氮化鉭(TaN)和/或基於鋁(Al)的層(例如，由氮化鋁鈦(TiAlN)、碳化鋁鈦(TiAlC)、氮化鋁鉭(TaAlN)或碳化鋁鉭(TaAlC)形成)。如果層182和282沒有完全地填充溝槽，則沉積由層184和284表示的阻擋層(未繪示)和填充金屬。否則，不需要層184和284。然後執行諸如化學機械平坦化製程或機械研磨製程的平坦化製程，以形成閘極186和286。形成替代閘極堆疊188和288，其包括相應的閘極186和286以及相應的閘極介電質164/166/174'和264/266'/274。由此形成鰭式場效應電晶體190和290。
參照第20圖，使閘極堆疊188和288凹陷，並使其填充有介電材料(例如，氮化矽(SiN))以形成硬遮罩192和292。蝕刻停止層93形成在硬遮罩192和292和層間介電質60之上。蝕刻停止層93由介電材料形成，其可以包括碳化矽、氮化矽、氮氧化矽等。在蝕刻停 止層78上方形成層間介電質94，並且形成閘極接觸塞195和295。
第21圖繪示在第20圖所示的閘極堆疊的某些部分中偶極摻雜劑的分佈。第21圖繪示在閘極堆疊188(第20圖)中的區域502的放大圖以及在閘極堆疊288(第20圖)中的區域504的放大圖。在區域502和504的相應放大圖的左側繪示示意性摻雜劑濃度。在區域502中，在形成堆疊的金屬層182之前，偶極濃度的峰值濃度出現在高介電常數介電層174'的頂表面。在隨後的熱製程中，偶極摻雜劑向上和向下擴散，因此產生如第21圖所示的摻雜劑分佈，其中峰值偶極摻雜劑的濃度分佈506位於(或略低於)高介電常數介電層174'的頂表面。偶極摻雜劑濃度沿向上和向下方向逐漸地減小。在區域504中，峰值偶極摻雜劑的濃度分佈508位於(或略低於)高介電常數介電層266'的頂表面，並沿向上和向下方向逐漸地減小。
第22圖繪示假設當執行如第14圖所示的趨入退火製程72時未去除偶極膜168(第12圖)的摻雜劑濃度。因此，在區域502中，高介電常數介電層166也被偶極摻雜劑擴散，從而形成高介電常數介電層166'。示意性地繪示所產生的偶極摻雜劑的濃度分佈(亦稱為摻雜劑的分佈)510和512，其中偶極摻雜劑的濃度分佈510代表偶極膜168的摻雜劑，其峰值在高介電常數介電層166'的頂表面處(或略低於高介電常數介電層166'的頂表面處)具有峰值。偶極摻雜劑濃度分佈512表示偶極膜176的摻雜劑， 其在高介電常數介電層174'的頂表面處(或略低於高介電常數介電層174'的頂表面處)具有峰值。因此，總偶極摻雜劑濃度是偶極摻雜劑的濃度分佈510和512的總和。偶極摻雜劑的分佈510和512的可以彼此相同或彼此不同。例如，摻雜劑的分佈510和512中的一個可以是鑭(La)，而另一個可以是鋁(Al)。儘管鑭(La)和鋁(Al)可能具有相反的效果(一個會增大臨界電壓，另一個會減小臨界電壓)，但兩者的組合會產生一個附加的臨界電壓等級。
第23圖繪示示例性實施例，其中高介電常數介電層166和174中的每一個透過多個沉積製程形成以形成多個子層。對於高介電常數介電層166和174中的每個子層，在多個沉積製程之間插入多個偶極膜沉積製程、趨入退火製程和摻雜劑膜去除製程。根據這些實施例，高介電常數介電層166的子層由相同的高介電常數介電材料形成並且具有相同的介電常數值。高介電常數介電層166的子層的第一偶極摻雜劑也彼此相同。類似地，高介電常數介電層174的子層由相同的高介電常數介電材料形成並且具有相同的介電常數值。高介電常數介電層174的子層的第二偶極摻雜劑也彼此相同。第一偶極摻雜劑可以與第二偶極摻雜劑相同或不同。將第一偶極摻雜劑的分佈繪示為514，並將第二偶極摻雜劑的分佈繪示為516。交替的沉積和趨入退火製程可以導致更均勻的偶極摻雜劑分佈。
應當理解，包括第21圖、第22圖和第23圖在內的前述實施例可以共存於同一晶片和同一半導體基材 20上。此外，可以在第20圖所示的介電層上形成更多的(例如，1、2或3)高介電常數介電層，並且透過相應之隨後的偶極摻雜劑沉積和趨入退火製程來摻雜或不摻雜每個高介電常數介電層。對於同一晶片上之不同的鰭式場效應電晶體，這會產生更多的臨界電壓調整等級。
本公開的實施例具有一些有利的特徵。透過形成具有相同的介電常數值或不同的介電常數值的多個高介電常數介電層，並且進一步在高介電常數介電層中的一些選擇性地摻雜偶極摻雜劑，可以針對不同的電路需求實現多個等級的臨界電壓調節。透過偶極的摻雜，提高了電晶體的等效電容厚度值，並提高了等效電容厚度縮放的可行性。
根據本公開的部分實施例，一種方法包括：在第一半導體區域上形成第一氧化物層；在第一氧化物層上方沉積第一高介電常數介電層，其中第一高介電常數介電層由第一高介電常數介電材料形成；在第一高介電常數介電層上沉積第二高介電常數介電層，其中第二高介電常數介電層由不同於第一高介電常數介電材料的第二高介電常數介電材料形成；在選自第一高介電常數介電層和第二高介電常數介電層中的第一層上沉積第一偶極膜並與之接觸；進行第一退火製程以將第一偶極膜中的第一偶極摻雜劑趨入第一層中；去除第一偶極膜；在第二高介電常數介電層上形成第一閘極。在一個實施例中，第一偶極膜沉積在第一高介電常數介電層上並與之接觸。在一個實施例中，第一偶極膜沉積在第二高介電常數介電層上並與之接觸。在一 個實施例中，第二高介電常數介電層具有比第一高介電常數介電層高的介電常數值。在一個實施例中，第二高介電常數介電層具有比第一高介電常數介電層低的介電常數值。在一個實施例中，此方法還包括在第二半導體區域上形成第二氧化物層，其中第一高介電常數介電層和第二高介電常數介電層均進一步在第二氧化物層上延伸；在選自第一高介電常數介電層和第二高介電常數介電層的第二層上沉積第二偶極膜並與之接觸，其中第二層不同於第一層，並且第二偶極膜與第二半導體區域重疊；進行第二退火製程以將第二偶極膜中的第二偶極摻雜劑趨入第二層中；去除第二偶極膜；在第二高介電常數介電層上形成第二閘極，其中第二閘極與第二半導體區域重疊。在一個實施例中，此方法還包括在第二退火製程之前，從在第一半導體區域正上方的區域去除第二偶極膜。在一個實施例中，第一偶極膜包括選自氧化鑭、氮化鑭、氧化鋁、氮化鋁或其組合的材料。
根據本公開的部分實施例，一種半導體元件包括：第一氧化物層，在第一半導體區域上；第一高介電常數介電層，其包括第一高介電常數介電材料；第二高介電常數介電層，其包括不同於第一高介電常數介電材料的第二高介電常數介電材料，其中第二高介電常數介電層覆蓋並接觸第一高介電常數介電層；第一偶極摻雜劑，在第一高介電常數介電層和第二高介電常數介電層中，其中第一偶極摻雜劑的第一峰值濃度在第一高介電常數介電層的第一頂 表面處或在第二高介電常數介電層的第二頂表面處；閘極，在第二高介電常數介電層上；源極/汲極區域，在閘極的一側上。在一個實施例中，第一偶極摻雜劑包括鑭。在一個實施例中，第一偶極摻雜劑包括鋁。在一個實施例中，第一偶極摻雜劑的第一峰值濃度在第一頂表面處，並且此半導體元件還包括與第一偶極摻雜劑不同的第二偶極摻雜劑，其中第二偶極摻雜劑在第二頂表面處具有第二峰值濃度。在一個實施例中，第一偶極摻雜劑和第二偶極摻雜劑中的第一個是鑭，並且第一偶極摻雜劑和第二偶極摻雜劑中的第二個是鋁，並且鑭和鋁都被擴散到每個第一高介電常數介電層和第二高介電常數介電層中。在一個實施例中，第二高介電常數介電層具有比第一高介電常數介電層低的介電常數值。
根據本公開的部分實施例，一種半導體元件包括：第一電晶體，其包括第一高介電常數介電層的第一部分；第二高介電常數介電層的第一部分，其中第二高介電常數介電層在第一高介電常數介電層上，並且其中第一高介電常數介電層和第二高介電常數介電層具有不同的介電常數值；第一偶極摻雜劑，在第一高介電常數介電層的第一部分和第二高介電常數介電層的第一部分之間的界面處具有第一峰值濃度；第二電晶體，其包括第一高介電常數介電層的第二部分；第二高介電常數介電層的第二部分；以及第二偶極摻雜劑，在第二高介電常數介電層的頂表面上具有第二峰值濃度。在一個實施例中，第一偶極摻雜劑與第 二偶極摻雜劑相同。在一個實施例中，第一偶極摻雜劑和第二偶極摻雜劑彼此不同。在一個實施例中，第一偶極摻雜劑和第二偶極摻雜劑選自鑭和鋁。在一個實施例中，第一偶極摻雜劑和第二偶極摻雜劑中的第一個是鑭，並且第一偶極摻雜劑和第二偶極摻雜劑中的第二個是鋁。在一個實施例中，第一電晶體和第二電晶體具有相同的導電類型。
前述內容概述了幾個實施例的特徵，使得本領域具普通知識者可以更好地理解本公開的各方面。本領域具普通知識者應該理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域具普通知識者還應該認識到，這樣的等效構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
20:基材
58:接觸蝕刻停止層
60:層間介電質
93:蝕刻停止層
94:層間介電質
100:元件區域
124A:頂表面
136:鰭片
146:閘極間隔物
152:源極/汲極區域
164:界面層
166:高介電常數介電層
174':高介電常數介電層
182:堆疊的層
184:金屬填充區域
186:閘極
188:閘極堆疊
190:鰭式場效應電晶體
192:硬遮罩
195:閘極接觸塞
200:元件區域
224A:頂表面
236:鰭片
246:閘極間隔物
252:源極/汲極區域
264:界面層
266’:高介電常數介電層
274:高介電常數介電層
282:堆疊的層
284:金屬填充區域
286:閘極
288:閘極堆疊
290:鰭式場效應電晶體
292:硬遮罩
295:閘極接觸塞
502:區域
504:區域

Claims (10)

  1. 一種半導體元件的形成方法，包含：形成一第一氧化物層在一第一半導體區域上；沉積一第一高介電常數介電層在該第一氧化物層上，其中該第一高介電常數介電層由一第一高介電常數介電材料形成；沉積一第二高介電常數介電層在該第一高介電常數介電層上，其中該第二高介電常數介電層由不同於該第一高介電常數介電材料的一第二高介電常數介電材料形成；沉積一第一偶極膜在該第一高介電常數介電層和該第二高介電常數介電層上並使該第一偶極膜與該第一高介電常數介電層和該第二高介電常數介電層接觸，其中該第一偶極膜與一第一層接觸，並且該第一層是該第一高介電常數介電層和該第二高介電常數介電層中的一個層；進行一第一退火製程以將該第一偶極膜中的一第一偶極摻雜劑趨入該第一層中；去除該第一偶極膜；以及形成一第一閘極在該第二高介電常數介電層上，其中該第一氧化物層、該第一、第二高介電常數介電層、該第一層以及該第一閘極形成一n型電晶體，且該第一偶極摻雜劑選自鋁，以增加該n型電晶體的一臨界電壓。
  2. 根據請求項1所述的方法，其中，將該第一偶極膜沉積在該第一高介電常數介電層上並使該第一偶極 膜與該第一高介電常數介電層接觸。
  3. 根據請求項1所述的方法，其中，將該第一偶極膜沉積在該第二高介電常數介電層上並使該第一偶極膜與該第二高介電常數介電層接觸。
  4. 根據請求項1所述的方法，更包含：形成一第二氧化物層在一第二半導體區域上，其中該第一高介電常數介電層和該第二高介電常數介電層均進一步在該第二氧化物層上延伸；沉積一第二偶極膜在選自於該第一高介電常數介電層和該第二高介電常數介電層的一第二層上並使該第二偶極膜與該第二層接觸，其中該第二層不同於該第一層，並且其中該第二偶極膜與該第二半導體區域重疊；進行一第二退火製程以將該第二偶極膜中的一第二偶極摻雜劑趨入該第二層中；去除該第二偶極膜；以及形成一第二閘極在該第二高介電常數介電層上，其中該第二閘極與該第二半導體區域重疊，其中該第二氧化物層、該第一、第二高介電常數介電層、該第二層以及該第二閘極形成一p型電晶體，且該第一偶極摻雜劑選自鋁，以降低該p型電晶體的一臨界電壓。
  5. 一種半導體元件，包含： 一第一氧化物層，在一第一半導體區域上；一第一高介電常數介電層，包含一第一高介電常數介電材料；一第二高介電常數介電層，包含不同於該第一高介電常數介電材料的一第二高介電常數介電材料，其中該第二高介電常數介電層覆蓋並接觸該第一高介電常數介電層；一第一偶極摻雜劑，在該第一高介電常數介電層和該第二高介電常數介電層中，其中該第一偶極摻雜劑的一第一峰值濃度在該第一高介電常數介電層的一第一頂表面或該第二高介電常數介電層的一第二頂表面處；一閘極，在該第二高介電常數介電層上；以及一源極/汲極區域，在該閘極一側上，其中該第一氧化物層、該第一、第二高介電常數介電層、該閘極以及該源極/汲極區域形成一p型電晶體，且該第一偶極摻雜劑選自鋁，以降低該p型電晶體的一臨界電壓。
  6. 根據請求項5所述的半導體元件，其中該第一偶極摻雜劑的該第一峰值濃度在該第一頂表面處，並且該半導體元件更包含與該第一偶極摻雜劑不同的一第二偶極摻雜劑，其中該第二偶極摻雜劑具有在該第二頂表面的一第二峰值濃度。
  7. 根據請求項5所述的半導體元件，其中該第二高介電常數介電層具有比該第一高介電常數介電層低的 一介電常數值。
  8. 一種半導體元件，包含：一n型電晶體，包含：一第一高介電常數介電層的一第一部分；一第二高介電常數介電層的一第一部分，其中該第二高介電常數介電層在該第一高介電常數介電層上，並且其中該第一高介電常數介電層和該第二高介電常數介電層具有不同的介電常數值；一第一偶極摻雜劑，在該第一高介電常數介電層的該第一部分和該第二高介電常數介電層的該第一部分之間的一界面處具有一第一峰值濃度，其中該第一偶極摻雜劑選自鑭，以降低該n型電晶體的一臨界電壓；以及一p型電晶體，包含：該第一高介電常數介電層的一第二部分；該第二高介電常數介電層的一第二部分；以及一第二偶極摻雜劑，在該第二高介電常數介電層的一頂表面處具有一第二峰值濃度，其中該第二偶極摻雜劑選自鑭，以增加該p型電晶體的一臨界電壓。
  9. 根據請求項8所述的半導體元件，其中該第一高介電常數介電層的介電常數值，係大於該第二高介電常數介電層的介電常數值。
  10. 根據請求項8所述的半導體元件，其中該第一高介電常數介電層包含二氧化鉿，而該第二高介電常數介電層包含二氧化鋯或二氧化鈦。
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