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TWI777381B - 半導體裝置及其製造方法 - Google Patents

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TWI777381B
TWI777381B TW110102481A TW110102481A TWI777381B TW I777381 B TWI777381 B TW I777381B TW 110102481 A TW110102481 A TW 110102481A TW 110102481 A TW110102481 A TW 110102481A TW I777381 B TWI777381 B TW I777381B
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王祥保
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台灣積體電路製造股份有限公司
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Abstract

在閘極取代製程中，形成一虛置閘極及相鄰的結構（例如，源極/汲極區）。使用定向蝕刻至少局部去除虛置閘極，以去除一些但非全部的虛置閘極而形成一溝槽。保留一部分的虛置閘極並保護相鄰結構。然後可以在溝槽內形成一閘極電極。可以採用兩步驟製程，先進行等向性蝕刻，然後進行定向蝕刻。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其製造方法。
在半導體裝置（例如FinFET或其他電晶體）的製造中，通常採用“後閘極”製程，其中首先形成虛置閘極結構，然後再以金屬閘極取代。在蝕刻製程期間，可能會破壞周圍的結構（例如，源極/汲極區）而去除了虛置結構。因此，需要改進蝕刻製程以及由此產生的結構。
一種半導體裝置之製造方法，包括：形成一虛置閘極及一相鄰結構；使用一定向蝕刻，去除一些但非全部的虛置閘極以形成一溝槽，其中保留一部分的虛置閘極並保護相鄰結構；以及於溝槽內形成一閘極電極。
一種半導體裝置之製造方法，包括：形成延伸自一半導體基底的一鰭部；沉積一虛置閘極材料於鰭部上；圖案化虛置閘極材料，以形成一虛置閘極延伸於鰭部的一頂部並沿著鰭部的多個側壁；沉積一間隙壁材料於虛置閘極上，並圖案化間隙壁材料，以在虛置閘極的側壁的各個上形成一間隙壁；使用虛置閘極及間隙壁作為一罩幕，蝕刻鰭部的多個部分，以形成多個鰭部凹槽；以多個源極/汲極區對應填充鰭部凹槽；沉積一介電層以環繞虛置閘極、源極/汲極區及該鰭部；等向性蝕刻虛置閘極，以去除虛置閘極的一頂部部分並留下虛置閘極的一底部部分；異向性蝕刻虛置閘極的底部部分，以局部去除虛置閘極的底部部分，並留下虛置閘極的一餘留部分；以及形成一金屬閘極電極於虛置閘極的餘留部分上。
一種半導體裝置，包括：一鰭部，自一 基底向上延伸；一隔離材料，形成於鰭部上；一閘極，包括一閘極介電層，位於隔離材料的一溝槽內，閘極延伸於鰭部的一頂部及多個側壁上；一多晶矽材料沿溝槽的一底部部分延伸，該多晶矽材料位於該閘極介電層與該基底之間。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
根據各種不同的示例性實施例，提供使用取代閘極製程形成的電晶體及其製造方法。根據一些實施例說明形成電晶體的中間階段，討論一些實施例的一些變型。全文各種示意圖及示例性實施例，相似的標號用於表示相似的部件。在所示的示例性實施例中，以鰭式場效應電晶體（FinFET）的製作作為示例，以解釋本說明書的概念。其他多閘極電晶體、全繞式閘極（gate all around,  GAA）電晶體以及平面電晶體（在某些情況下）也可以採用本說明書的實施例。
第1至9B圖繪示出根據本說明書的一些實施例的在半導體裝置（例如，FinFET電晶體）的製造中的中間階段的剖面示意圖、立體示意圖及平面示意圖。第1至9B圖所示的步驟也示意性地反映於如第10圖所示的製程流程200中。
第1圖繪示出初始結構的立體示意圖。初始結構包括一晶圓10，晶圓10更包括一基底20。基底20可為一半導體基底（其可為矽基底、矽鍺基底或由其他半導體材料形成的基底）。基底20可摻雜有p型或n型雜質。隔離區22（例如，淺溝槽隔離（Shallow Trench Isolation, STI）區）可形成為從基底20的上表面延伸至基底20內。相鄰的STI區22之間的基底20的部分稱為半導體條帶24。根據一些示例性實施例，半導體條帶24及STI區22的上表面可以彼此實質上齊平。根據本說明書的一些實施例，半導體條帶24是原始基底20的一部分，因此半導體條帶24的材料與基底20的材料相同。根據本說明書的替代實施例，半導體條帶24是取代條帶，其透過蝕刻位於STI區22之間的基底20部分以形成凹槽，並且進行磊晶以在凹槽內再生長另一半導體材料而形成。因此，半導體條帶24由不同於基底20的半導體材料形成。根據一些示例性實施例，半導體條帶24由矽鍺、矽碳或III-V族化合物半導體材料形成。儘管僅繪示出兩個半導體條帶24，然而實施例中的基底20上形成有多個，甚至數千個或更多個半導體條帶24的。另外，值得注意的是圖式並未按比例繪製。而是一些特徵部件在尺寸、厚度、深度等等上為誇大顯示，以允許更容易地理解所揭露的特徵部件。
STI區22可包括襯層氧化物（未繪示），襯層氧化物可為透過基底20的表面層的熱氧化所形成的熱氧化物。襯層氧化物也可為沉積的氧化矽層，例如其使用原子層沉積（Atomic Layer Deposition, ALD）、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition, HDPCVD）或化學氣相沉積（Chemical Vapor Deposition, CVD）。STI區22也可包括一介電材料，位於襯層氧化物上方，其中可使用流動式化學氣相沉積（Flowable Chemical Vapor Deposition, FCVD）、旋塗或相似方法形成介電材料。
請參照第2圖，回蝕刻STI區22，使半導體條帶24的頂部突出高於STI區22的餘留部分的上表面22A，從而形成突出鰭部24’。對應的步驟表示為如第10圖所示的製程流程200中的步驟202。可使用乾蝕刻製程來進行蝕刻，其中以HF3 及NH3 作為蝕刻氣體。根據本說明書的替代實施例，利用濕蝕刻製程進行STI區22的回蝕刻，例如，蝕刻化學劑可包括HF溶液。
在上述示例性實施例中，可透過任何合適的方法來圖案化鰭部。舉例來說，可使用一或多種微影製程來圖案化鰭部，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將微影製程及自對準製程相結合，因而容許形成間距小於使用單次直接微影法可獲得的間距的圖案。舉例來說，在一實施例中，形成一犧牲層於一基底上方並使用微影製程將其圖案化。使用自對準製程於圖案化的犧牲層側邊形成間隙壁層。然後去除犧牲層，之後可使用餘留的間隙壁層或芯軸來圖案化鰭部。
突出鰭部24’的材料也可使用不同於基底20的材料代替。舉例來說，突出鰭部24’可由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge或III-V族化合物半導體（例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs或相似物）形成。應注意的是，並非基底上的所有鰭部都必須具有相同的尺寸、形狀或材料。僅為一示例，可想到的是，一些鰭部將用於製造p型電晶體（或使用p型電晶體結構的電容器、二極體或相似物），而其他鰭部將用於製造n型電晶體（或使用n型電晶體結構的電容器、二極體或相似物）。因此，舉例來說，基底上所謂的p型鰭部可全部由相同的材料形成，然而相對於所謂的n型鰭部，可由不同的材料形成（或者至少部分由不同的材料形成）。僅為另一示例，基底上的一些鰭部，無論是n型還是p型，鰭部長度甚至鰭部寬度可能與其他鰭部不同。如對所屬技術領域中具有通常知識者為顯而易見的，當從本說明書中獲悉時，鰭部寬度的差異可導致形成於各鰭部上的電晶體的通道長度的差異。
請參照第3A圖，在（突出）鰭部24’的上表面及側壁上形成虛置閘極堆疊30。對應的步驟表示為如第10圖所示的製程流程200中的步驟204。虛置閘極堆疊30可包括虛置閘極介電層32及位於虛置閘極介電層32上方的虛置閘極電極34。舉例來說，可使用多晶矽形成虛置閘極電極34，也可使用其他材料。每個虛置閘極堆疊30也可包括位於虛置閘極電極34上的一（或多個）硬式罩幕層36。硬式罩幕層36可由氮化矽、氧化矽、碳氮化矽或其多層形成。虛置閘極堆疊30可跨過單一或多個突出鰭部24’及/或STI區22。虛置閘極堆疊30也具有一縱向，其垂直於突出鰭部24’的縱向的。所屬技術領域中具有通常知識者將認識到，可透過毯覆式沉積形成虛置閘極堆疊的材料的一或多個膜層，然後使用微影及蝕刻或其他圖案化技術來個別或共同地圖案化這些膜層而形成個別的虛置閘極堆疊。在所示的實施例中，兩個虛置閘極堆疊分別在兩個相鄰的鰭部上延伸。實際上，在一些實施例中多個閘極堆疊將會延伸於多個鰭部上，儘管鰭部與閘極堆疊具體數量及排置以及之間關係本質上是設計選擇的問題（如依本揭露所述，其對於所屬技術領域中具有通常知識者透過常規實驗而言為顯而易見的）。
接下來，形成閘極間隙壁38於虛置閘極堆疊30的側壁上。根據一些實施例，閘極間隙壁38由介電材料形成，諸如氮化矽、氧化矽、碳氮化矽、氧氮化矽、氧氮化碳矽或相似物，並且可包括單層結構或多層結構（其具有多個介電層）。儘管為了簡化目的僅繪示出單個閘極間隙壁，然而在本揭露的預期範圍內，可在形成FinFET或相似類型的電晶體中使用兩個或更多個閘極間隙壁。閘極間隙壁可用於自對準去除部分的鰭部-如下所述。閘極間隙壁也可以用於自對準形成例如輕摻雜汲極（LDD）區域、袋狀佈植、環型佈植或相似物。
第3B圖中繪示出第3A圖所示的結構的剖面示意圖，該剖面示意圖得自第3A圖中線A-A的垂直平面。如第3B圖所示，繪示出虛置閘極堆疊30的其中一者。由於製程原因（例如，虛置閘極堆疊30的圖案化中的蝕刻效應），各自的虛置閘極堆疊30的底部比上部寬。另外，虛置閘極堆疊30可能包括具有筆直及垂直側壁的上部及具有傾斜或漸縮側壁的下部。傾斜側壁也可為筆直的，或者可為實質上筆直的，且具有輕微斜曲。虛置閘極堆疊30的底部擴寬稱為底腳效應（footing effect），擴寬的部分稱為底腳區（或底腳部），且如底腳部30’所示。底腳現象在虛置閘極堆疊與STI層之間的相交處或“角落”處（靠近鰭部的側壁）尤其明顯，並且在虛置閘極堆疊、鰭部及STI層的相交處或“角落”處尤其更加明顯。底腳部30’與部分的閘極間隙壁38重疊。根據本說明書的一些實施例，虛置閘極堆疊30的底部寬度W1及頂部（具有垂直邊緣）的寬度W2之間的差大於約4nm，且可約在4nm至12nm之間的範圍。閘極間隙壁38可依循虛置閘極堆疊30的側壁的輪廓，因此也具有底腳部。
根據本說明書的一些實施例，進行蝕刻步驟（以下稱為源極/汲極凹陷）以蝕刻未覆蓋虛置閘極堆疊30及閘極間隙壁38的突出鰭部24’的部分，而得到第4圖所示的結構。上述凹陷可為異向性的，因此位於虛置閘極堆疊30及閘極間隙壁38正下方的鰭部24’的部分受到保護，且未被蝕刻。根據一些實施例，凹陷的半導體條帶24的上表面可低於STI區22的上表面22A。凹槽40對應形成於STI區22之間。凹槽40位於虛置閘極堆疊30的相對側。
接下來，透過選擇性生長半導體材料於凹槽40內形成磊晶區（源極/汲極區）42，得到第5A圖的結構。對應的步驟表示為如第10圖所示的製程流程200中的步驟206。根據一些示例性實施例，磊晶區42包括矽鍺、矽或碳矽。取決於所得的FinFET為p型FinFET還是n型FinFET，可隨著磊晶的進行而原位摻雜p型或n型雜質。舉例來說，當所得的FinFET為p型FinFET時，可生長矽鍺硼（SiGeB）、GeB或相似物。相反地，當所得的FinFET為n型FinFET時，可生長矽磷（SiP）、矽碳磷（SiCP）或相似物。根據本說明書的替代實施例，磊晶區42由III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或多其層。在磊晶區42完全填滿凹槽40之後，磊晶區42開始水平擴展，且會形成刻面（facet）輪廓。在一些實施例中，一系列磊晶生長及蝕刻製程可去除、改變或以其他方式成形上述刻面輪廓。在一些實施例中（未繪示），相鄰鰭部24’上的相鄰磊晶區42可水平生長直至合併在一起。
在磊晶步驟之後，可以進一步向磊晶區42植入p型或n型雜質，以形成源極及汲極區，也用標號42表示源極/汲極區。在本揭露中，當進行磊晶期間用p型或n型雜質原位摻雜磊晶區42以形成源極/汲極區時，略過佈植步驟。磊晶源極/汲極區42包括形成於STI區22內的下部及形成於STI區22的上表面上方的上部。
第5B圖係繪示出根據本揭露的替代實施例的包覆源極/汲極區42的製作。根據這些實施例，如第3圖所示的突出鰭部24’並未凹陷，且磊晶區41生長於突出鰭部24’上。磊晶區41的材料可相似於第5A圖所示的磊晶區42的材料，這取決於所得的FinFET為p型還是n型FinFET。舉例來說，磊晶區41可包括矽鍺、矽或碳矽。取決於所得的FinFET為p型FinFET還是n型FinFET，可隨著磊晶的進行而原位摻雜p型或n型雜質。舉例來說，當所得的FinFET為p型FinFET時，可生長矽鍺硼（SiGeB）、GeB或相似物。相反地，當所得的FinFET為n型FinFET時，可生長矽磷（SiP）、矽碳磷（SiCP）或相似物。根據本揭露的替代實施例，磊晶區41由III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其組合或多其層。在磊晶區41生長於突出鰭部24’上之後，磊晶區41開始水平擴展，且會形成刻面。在一些實施例中，一系列磊晶生長及蝕刻製程可去除、改變或以其他方式成形上述刻面輪廓。在一些實施例中（未繪示），相鄰鰭部24’上的相鄰磊晶區41可水平生長直至合併在一起。因此，源極/汲極區42包括突出的鰭部24’及磊晶區41。可進行佈植以植入n型雜質或p型雜質（或可不進行）。
第6A圖係繪示出在形成接觸蝕刻停止層（Contact Etch Stop Layer, CESL）46與層間介電（Inter-Layer Dielectric, ILD）層48之後的結構立體示意圖。對應的步驟表示為如第10圖所示的製程流程200中的步驟208。接觸蝕刻停止層（CESL）46可由氮化矽、碳氮化矽或相似物形成。舉例來說，可使用順應性沉積方法（例如，ALD或CVD）來形成接觸蝕刻停止層（CESL）46。儘管繪示出單一接觸蝕刻停止層（CESL），然而在本揭露的預期範圍內，可取代第6A圖中所示的單一接觸蝕刻停止層（CESL）46來沉積或以其他方式形成兩個或更多個接觸蝕刻停止層（CESL），其具有相同或各自不同的厚度、相同或各自不同的材料的。 層間介電（ILD）層48可包括介電材料，其使用例如FCVD、旋塗、CVD或另一種沉積方法形成。層間介電（ILD）層48也可由含氧的介電材料形成，上述材料可為氧化矽類，例如四乙基正矽酸鹽（Tetra Ethyl Ortho Silicate, TEOS）氧化物、電漿增強CVD（PECVD）氧化物（SiO2 ）、磷矽玻璃（Phospho-Silicate Glass, PSG）、硼矽玻璃（Boro-Silicate Glass, BSG）、硼摻雜磷矽玻璃（Boron-Doped Phospho-Silicate Glass, BPSG）或相似物。同樣，與接觸蝕刻停止層（CESL）46一樣，層間介電（ILD）層48可以體現為共同形成層間介電（ILD）層的兩個或多個子層，這些子層可具有相同或各自不同的厚度、由相同或不同的材料形成，並使用相同或不同的沉積技術、製程及/或參數而形成。進行平坦化步驟（例如，化學機械研磨（Chemical Mechanical Polish, CMP）或機械磨削），以使層間介電（ILD）層48、虛置閘極堆疊件30及閘極間隙壁38的上表面彼此齊平。
第6B圖係繪示出第6A圖所示的結構的剖面示意圖。該剖面示意圖得自第6A圖中線A-A的垂直平面。如第6B圖所示，接觸蝕刻停止層（CESL）46如間隙壁38一樣，依循具有底腳區30’的虛置閘極堆疊30的輪廓，因此接觸蝕刻停止層（CESL）46也具有漸縮的部分，就像虛置閘極堆疊30一樣。
在一些實施例中，不使用硬式罩幕層36，或者若有使用則在形成接觸蝕刻停止層（CESL）46及層間介電（ILD）層48之前去除硬式罩幕層36。上述實施例繪示於第6C及6D圖。如圖所示，在上述實施例中，在化學機械研磨（CMP）或其他平坦化步驟之後，虛置閘極電極34與層間介電（ILD）層48的上表面共面或至少時植上共面。如依本揭露所述，所屬技術領域中具有通常知識者應可理解，在第6A及6C圖以及其他立體示意圖中雖未具體繪示出底腳區30’，然而如第6B及6D圖及其他剖面示意圖所示，其仍為存在的。
接下來，去除虛置閘極堆疊30（其包括硬式罩幕層36、虛置閘極電極34及虛置閘極介電層32），且隨後置換成取代閘極堆疊（其包括金屬閘極及取代閘極介電層），將敘述如下。
在去除虛置閘極堆疊30的常規製程中，等向性蝕刻（例如，濕蝕刻、遠程電漿蝕刻或相似蝕刻）用於完全去除包括硬式罩幕層36（若有）及虛置閘極電極34的虛置閘極堆疊。在一些實施例中，虛置閘極介電層32也可在虛置閘極堆疊去除製程中去除（蝕刻），而在其他一些實施例中，一些或全部虛置閘極介電層可在去除虛置閘極堆疊30之後保留下來。然而，本揭露的發明人已理解到，虛置閘極堆疊的去除（蝕刻）製程會導致對相鄰結構（例如，源極/汲極區42）的損壞。雖然尚未完全明白這種現象的機理，但發明人相信上述虛置閘極堆疊的底腳區在蝕刻製程期間會導致間隙壁38及接觸蝕刻停止層（CESL）46受損或缺乏抵抗性。這種損壞或缺乏抵抗性可容許蝕刻劑/蝕刻製程侵蝕相鄰結構（例如，源極/汲極區42）以及可能侵蝕鰭部24’。已經觀察到在某些情況下，可能發生相鄰結構（例如，源極/汲極區）及/或鰭部區的損壞（例如，局部去除、點蝕（pitting）及相似損害）。在極端情況下，這些結構幾乎全部或全部被除去。
第7A至9B圖係繪示出一實施例中的步驟，此步驟在虛置閘極堆疊的去除製程期間最小化或消除了對相鄰結構的損壞。第7A及7B圖係繪示出虛置閘極堆疊30的第一局部蝕刻的結果（包括硬式罩幕層36（若有使用）及虛置閘極電極34的上部）。在所示的實施例中，虛置閘極堆疊30的第一局部分蝕刻為等向性蝕刻，即實際上非定向蝕刻。在一實施例中，將虛置閘極堆疊暴露於適當的濕式或乾式刻蝕配方，例如NF3 /H2 /Ar/He、或NF3 /H2 /Ar/He、NF3 /CH4 /H2 /N2 /Ar/He、或NF3 /H2 /Ar/CH4 或NF3 /H2 /Ar/CH3 F或相似配方。依本揭露所述，所屬技術領域中具有通常知識者將顯而易見其他配方及所揭露配方的變化。等向性蝕刻的典型製程參數包括大氣壓下約在10℃至120℃的溫度及約在20秒至300秒的持續時間。
預期第一局部蝕刻為定時蝕刻，定時允許進行第一局部蝕刻製程使虛置閘極堆疊30的頂部向下蝕刻至與鰭部24’的頂部約為齊平的高度。此為方便的參考點，而實際上可採用端點偵測而非採用定時蝕刻，然而對於所述的實施例並非必需如此。實際上，在其他實施例中，當虛置閘極堆疊30的頂部位於鰭部24’的高度之上或在鰭部24’的高度之下時，可停止第一局部蝕刻製程。無論與鰭部24’的頂部的關係如何，最好是在達到底腳區30’的高度之前，停止第一局部蝕刻/等向性蝕刻。
接下來，採用第二局部蝕刻製程以進一步去除虛置閘極堆疊30。第二局部蝕刻製程為異向性蝕刻製程，在本說明書中有時也稱作定向蝕刻製程，例如具有離子轟擊的電漿蝕刻。有利的是，定向蝕刻在垂直方向上的去除較水平方向上的去除要快得多。如此一來，虛置閘極堆疊材料的餘留部分被保留下來，特別是在底腳區30’中，其傾向相對於虛置閘極堆疊30的上方部分水平向外延伸。這些殘留部分繪示於第8B圖中。儘管定向蝕刻提供了有利的結果，如本說明書所述，然而僅進行定向蝕刻以去除整個虛置閘極堆疊30會引發其他缺點。舉例來說，定向蝕刻通常與離子轟擊及形成用於側壁鈍化保護的高分子有關。離子轟擊的物理力會導致無需的閘極高度損失或角落損失。同樣，高分子的形成會導致多晶矽去除不完全。因此，需有兩次蝕刻製程，等向性蝕刻去除虛置閘極堆疊的一部分，而所餘留的（大部分或全部）則由異向性蝕刻去除。
如第8B圖所示，虛置閘極堆疊材料的餘留部分（通常為多晶矽）在第二局部蝕刻之後被保留下來，可與虛置閘極堆疊30的底腳區域30’實質上一同延伸。然而，此非為要求，並且-根據蝕刻化學劑及蝕刻條件-保留的多晶矽（或其他虛置閘極堆疊材料）的餘留部分可能大於或小於底腳區30’。第8C及8D圖最能夠說明此點，其為第8B圖所示結構的平面示意圖（也稱為上視圖）（換句話說，在第8C及8D圖中僅繪示出一個鰭部24’）。
在第8C圖所示的實施例中，繼續進行第二局部蝕刻直至幾乎所有虛置閘極堆疊材料去除為止，僅於角落區域留下餘留材料31，由於底腳效應，虛置閘極堆疊30在閘極堆疊的橫向尺寸之外橫向擴展。因為第二局部蝕刻為定向蝕刻，所以這些餘留部分將在大部份的虛置閘極堆疊材料（特別是虛置閘極電極34）去除之後留下來。相反地，在第8D圖中，更多的餘留材料31保留於溝槽33內，特別是在溝槽33的底部。這是因為，例如，第8D圖的實施例的第二局部蝕刻製程的進行時間不如第8C圖所示的蝕刻製程的進行時間長，即使在兩個實施例中可能採用了相同的蝕刻製程參數（除持續時間外）。在第8D圖所示的實施例中，餘留的虛置閘極堆疊材料（例如，多晶矽或相似物）從溝槽33的一側壁延伸跨越溝槽33的底部至溝槽33的相對側壁。在一些實施例中，餘留材料可能不會一直延伸穿過溝槽，或者至少可能不會以連續層的方式延伸。
雖然尚未完全理解其力學原理，但本發明人認為，餘留材料31作用在於保護相鄰結構（例如，源極/汲極區42及鰭部24’）於蝕刻製程中不受蝕刻劑化學攻擊或損害。透過此種方式，可提高裝置效能及可靠度。
在一示例性實施例中，定向或異向性蝕刻為電漿蝕刻，其中其中，採用了或許約200V或更低的基底自偏壓所產生的離子轟擊。採用選自Cl2、F2 或Cx Fy 的蝕刻劑氣體與鈍化氣體（例如，O2 、CO2 、SO2 、HBr、SiCl4 、CH4 、CH3 F或相似氣體），以及稀釋氣體或載氣（例如，惰性氣體（Ar、He、N2 或相似氣體））。在一示例中，使用NF3的氣體化學劑，流量約在5sccm至100sccm的範圍、溫度約在10℃至120℃的範圍、壓力約在20mTorr至2Torr的範圍，持續時間約在10秒至300秒的範圍。
在以上所示的實施例中，虛置閘極堆疊介電層32在虛置閘極堆疊30的剩餘部分被去除之後仍存在（餘留部分31除外）。在其它實施例中，虛置閘極堆疊介電層可在虛置閘極堆疊去除製程中去除，或者在其它實施例中，虛置閘極堆疊介電層32可在虛置閘極電極34已經實質上去除之後的後續蝕刻製程中去除（同樣地，在兩步驟去除製程之後留下的餘留部分31除外）。又在其他實施例中，虛置閘極介電層32可保留並併入於最終裝置（例如，電晶體）中，可獨自或與後續形成的金屬閘極等等相容的高k值或其他閘極介電層相結合。
接下來，請參照第9A及9B圖，形成（取代）閘極堆疊60，其包括閘極介電層54及閘極電極56。對應的步驟表示為如第10圖所示的製程流程200中的步驟212。在本實施例中，在形成閘極堆疊60之前，已移除了虛置閘極介電層32。閘極堆疊60的形成包括形成/沉積多個膜層，然後進行平坦化製程，例如化學機械研磨（CMP）製程或機械磨削製程。閘極介電層54延伸至由移除的虛置閘極堆疊所留下的溝槽33內。根據本揭露的一些實施例，閘極介電層54可包括作為其下部的界面層（Interfacial Layer, IL）。界面層（IL）50形成於突出鰭部24’的露出表面上。界面層（IL）50可包括氧化層（例如，氧化矽層），其透過突出鰭部24’的熱氧化、化學氧化製程或沉積製程形成。閘極介電層54也可包括形成於界面層（IL）50上的高k值介電層52（第8B及8C圖）。高k值介電層52包括高k值介電材料，例如HfO2 、ZrO2 、HfZrOx 、HfSiOx 、HfSiON、ZrSiOx 、HfZrSiOx 、Al2 O3 、HfAlOx 、HfAlN、ZrAlOx 、La2 O3 、TiO2 、Yb2 O3 、氮化矽或相似材料。高k值介電材料的介電常數（k值）較佳為高於3.9，也可高於約7.0。高k值介電層52形成為順應性層，並延伸於突出鰭部24’的側壁及閘極間隙壁38的側壁上。根據本揭露的一些實施例，高k值介電層52使用ALD或CVD形成。
請參照第9A及9B圖，閘極電極56形成於閘極介電層54上，並填充由移除的虛置閘極堆疊所留下的溝槽33的剩餘部分。閘極電極56內的子層並未於第9A圖中單獨繪示出，而實際上由於子層的成分不同，它們之間是可區分的。至少較低的子層的沉積可使用順應性沉積方法，例如ALD或CVD，而使閘極電極56（以及子層中的每一者）的垂直部分的厚度與水平部分的厚度實質上彼此相等。
閘極電極56可包括多個膜層，包括但不限於氮化鈦矽（Titanium Silicon Nitride, TSN）層、氮化鉭（TaN）層、氮化鈦（TiN）層、鈦鋁（TiAl）層、額外的TiN及/或TaN層以及填充金屬。這些膜層中的某一些定義出對應的FinFET的功函數。再者，p型FinFET的金屬層及n型FinFET的金屬層可彼此不同，以便金屬層的功函數適合對應的p型或n型FinFET。填充金屬可包括鋁、銅或鈷。
第9B圖係繪示出示例性金屬閘極堆疊60的剖面示意圖。該剖面示意圖得自第9A圖中線A-A的垂直平面。由於上述剖面示意圖由穿越STI區22而不是穿越突出鰭部24’的平面所得，因此上述界面層（IL）在剖面示意圖中並不存在。更確切地說，高k值介電層52接觸STI區22的上表面。根據一些示例性實施例，閘極電極56包括氮化鈦矽（TSN）層56-1、氮化鉭（TaN）層56-2、氮化鈦（TiN）層56-3、鈦鋁（TiAl）層56-4、氮化鈦（TiN）層56-5及填充金屬56-6。可理解的是，此膜層堆疊為一示例，具有不同結構的金屬堆疊也可採用。閘極堆疊60也包括底腳部60’，這是由於在虛置閘極堆疊30內存在基腳區30’而產生的(第6B圖)。其繪示基底腳部60’包括高k值介電層52及可能的一些金屬層，如TSN層、TaN層及/或TiN層。底腳部60’位於閘極間隙壁38的部分正下方，並與其重疊。同樣地，第9B圖中繪示出原始虛置閘極堆疊30的餘留部分31，儘管可理解在形成取代閘極60的步驟中，局部的餘留部分31可能被移除或以其他方式改變。
進一步的製程對於本揭露所述的技術領域中具有通常知識者來說將是顯而易見的，且可包括形成一或多個接觸結構接觸閘極60及源極/汲極區42，形成一或多個電性內連接層於電晶體上以及相似的製程。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可於不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
本揭露的實施例的一個一般型態為一種半導體裝置之製造方法，包括形成一虛置閘極及一相鄰結構。上述方法更包括使用定向蝕刻，去除一些但非全部的虛置閘極以形成溝槽，其中保留一部分的虛置閘極並保護相鄰結構。上述方法也包括於溝槽內形成一閘極電極。
本揭露的實施例的另一個一般型態為一種半導體裝置之製造方法，包括形成延伸自半導體基底的一鰭部。上述方法也包括沉積一虛置閘極材料於鰭部上。上述方法也包括圖案化虛置閘極材料，以形成一虛置閘極延伸於鰭部的頂部並沿著鰭部的多個側壁。上述方法也包括沉積一間隙壁材料於虛置閘極上，並圖案化間隙壁材料，以在虛置閘極的各個側壁上形成間隙壁。上述方法也包括使用虛置閘極及間隙壁作為一罩幕，蝕刻鰭部的多個部分，以形成多個鰭部凹槽。上述方法也包括以多個源極/汲極區對應填充鰭部凹槽。上述方法也包括沉積一介電層以環繞虛置閘極、源極/汲極區及鰭部。上述方法也包括等向性蝕刻虛置閘極，以去除虛置閘極的頂部部分並留下虛置閘極的底部部分。上述方法也包括異向性蝕刻虛置閘極的底部部分，以局部去除虛置閘極的底部部分，並留下虛置閘極的一餘留部分。上述方法也包括形成金屬閘極電極於虛置閘極的餘留部分上。
本揭露的實施例的另一個一般型態為一種半導體裝置，包括一鰭部，自基底向上延伸。上述裝置也包括一隔離材料，形成於鰭部上。上述裝置也包括一閘極，包括一閘極介電層，位於隔離材料的一溝槽內，閘極延伸於鰭部的頂部及多個側壁上。上述裝置也包括一多晶矽材料沿溝槽的一底部部分延伸，多晶矽材料位於閘極介電層與基底之間。
10:晶圓 20:基底 22:（STI）隔離區 22A:上表面 24:半導體條帶 24’:（突出）鰭部 30:虛置閘極堆疊 30’:底腳部/底腳區 31:餘留材料 32:虛置閘極堆疊介電層 33:溝槽 34:虛置閘極電極 36:硬式罩幕層 38:閘極間隙壁 40:凹槽 41:磊晶區 42:磊晶區/源極/汲極區 46:接觸蝕刻停止層（CESL） 48:層間介電（ILD）層 52:高k值介電層 54:閘極介電層 56:閘極電極 56-1:氮化鈦矽（TSN）層 56-2:氮化鉭（TaN）層 56-3:氮化鈦（TiN）層 56-4:鈦鋁（TiAl）層 56-5:氮化鈦（TiN）層 56-6:填充金屬56-6 60:閘極堆疊 60’:底腳部 200:製程流程 202,204,206,208,210,212,214:步驟 W1:底部寬度 W2:頂部寬度
第1、2、3A-3B、4、5A-5B、6A-6D、7A-7B、8A-8D及9A-9B圖係繪示出一示例性的裝置（例如，電晶體）形成方法的中間步驟，其中使用兩步驟去除製程以去除虛置閘極堆疊，並繪示了所得裝置。 第10圖繪示出本說明書的一示例性方法中的相關步驟流程圖。
無
200:製程流程
202,204,206,208,210,212,214:步驟

Claims (14)

  1. 一種半導體裝置之製造方法，包括：形成一虛置閘極及一相鄰結構，該虛置閘極包括具有垂直側壁的一第一部以及側壁向外加寬的一底腳部；使用一定向蝕刻，去除一些但非全部的該虛置閘極以形成一溝槽，其中保留該虛置閘極的該底腳部並保護該相鄰結構；以及於該溝槽內形成一閘極電極。
  2. 如請求項1之半導體裝置之製造方法，更包括在使用該定向蝕刻的步驟之前，使用一等向性蝕刻來去除該虛置閘極的一頂部。
  3. 如請求項1之半導體裝置之製造方法，其中形成該虛置閘極的步驟導致該虛置閘極具有從虛置閘極的一名義上的邊緣向外加寬的一底腳區。
  4. 如請求項3之半導體裝置之製造方法，其中去除一些但非全部的該虛置閘極的步驟包括僅留下該虛置閘極的該底腳區或留下該虛置閘極的一部分，其自該溝槽的一第一側壁延伸至該溝槽的一第二側壁。
  5. 如請求項1、2或3之半導體裝置之製造方法，其中該虛置閘極延伸於一鰭部上，且該半導體裝置之製造方法更包括：蝕刻相鄰於該虛置閘極的該鰭部的一部分，以形成一鰭部凹槽；以及磊晶生長該相鄰結構於該鰭部凹槽中。
  6. 一種半導體裝置之製造方法，包括：形成延伸自一半導體基底的一鰭部；沉積一虛置閘極材料於該鰭部上；圖案化該虛置閘極材料，以形成一虛置閘極延伸於該鰭部的一頂部並沿著該 鰭部的多個側壁；沉積一間隙壁材料於該虛置閘極上，並圖案化該間隙壁材料，以在該虛置閘極的該等側壁的各個上形成一間隙壁；使用該虛置閘極及該間隙壁作為一罩幕，蝕刻該鰭部的多個部分，以形成多個鰭部凹槽；以多個源極/汲極區對應填充該等鰭部凹槽；沉積一介電層以環繞該虛置閘極、該等源極/汲極區及該鰭部；等向性蝕刻該虛置閘極，以去除該虛置閘極的一頂部部分並留下該虛置閘極的一底部部分；異向性蝕刻該虛置閘極的該底部部分，以局部去除虛置閘極的該底部部分，並留下該虛置閘極的一餘留部分；以及形成一金屬閘極電極於該虛置閘極的該餘留部分上。
  7. 如請求項6之半導體裝置之製造方法，其中該等向性蝕刻該虛置閘極的步驟包括進行濕法蝕刻或遠程電漿蝕刻。
  8. 如請求項7之半導體裝置之製造方法，其中異向性蝕刻該虛置閘極的該底部部分的步驟包括利用離子轟擊進行電漿蝕刻，以去除一些但非全部的該底部部分，同時留下該虛置閘極的該餘留部分。
  9. 如請求項8之半導體裝置之製造方法，其中等向性蝕刻該虛置閘極的步驟及異向性蝕刻該虛置閘極的該底部部分的步驟於該介電層內形成一溝槽，且其中留下該虛置閘極的該餘留部分於該溝槽的多個底部角落處。
  10. 如請求項9之半導體裝置之製造方法，其中該虛置閘極的該餘留部分自該溝槽的一第一側壁延伸至該溝槽的一第二側壁。
  11. 如請求項6或7之半導體裝置之製造方法，其中等向性蝕刻該虛置閘極以去除該虛置閘極的該頂部的步驟包括對該等向性蝕刻進行定時，以去除該虛置閘極材料至與該鰭部的一上表面實質上共平面的高度。
  12. 一種半導體裝置，包括：一鰭部，自一基底向上延伸；一隔離材料，形成於該鰭部上；一閘極，包括一閘極介電層，位於該隔離材料的一溝槽內，該閘極延伸於該鰭部的一頂部及多個側壁上；一多晶矽材料沿該溝槽的一底部部分延伸，該多晶矽材料位於該閘極介電層與該基底之間。
  13. 如請求項12之半導體裝置，其中該基底包括一介電層上表面。
  14. 如請求項12或13之半導體裝置，其中該多晶矽材料位於該半導體裝置的該閘極與一源極/汲極區之間。
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